專利名稱：快閃存儲器的低介電系數(shù)側(cè)壁子結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種快閃存儲器元件及制造一種快閃存儲器元件的方法，尤其是關(guān)于一種具有低介電系數(shù)介電側(cè)壁子(spacer)的快閃存儲器元件，及制造一種具有低介電系數(shù)介電側(cè)壁子的快閃存儲器元件的方法。
背景技術(shù)：
“快閃存儲器”為現(xiàn)有技術(shù)中電可擦除可編程只讀存儲器(EEPROM)的一特定類型，一標(biāo)準(zhǔn)的EEPROM僅允許一次在一位置上讀取或?qū)懭?，這表示當(dāng)系統(tǒng)使用快閃存儲器在同一時(shí)間讀取及寫入不同位置時(shí)，快閃存儲器可以在較高的有效速度下運(yùn)作。由于在一定次數(shù)的擦除操作之后，環(huán)繞用于儲存數(shù)據(jù)的電荷儲存機(jī)構(gòu)的絕緣氧化層會受損，使得所有類型的快閃存儲器及EEPROM損耗。快閃存儲器為非易失性，表示其以無須電源的方式將信息保留在硅片中，就可儲存信息于芯片上。再者，快閃存儲器提供較快的讀存時(shí)間及抗固態(tài)沖撞的能力。
快閃存儲器一般儲存信息于一陣列的晶體管中，一般稱為“單元”，每一單元一般儲存一比特的信息。快閃存儲器以浮動?xùn)艠O雪崩注入型金屬氧化物半導(dǎo)體(FAMOS)晶體管為主，其本質(zhì)上為具有一附加浮動導(dǎo)體的n型金屬氧化物半導(dǎo)體(NMOS)晶體管，通過柵極和源極/漏極終端之間的絕緣材料而使附加浮動導(dǎo)體“懸浮”。
圖1為現(xiàn)有的快閃存儲器單元500的剖面圖，現(xiàn)有的快閃存儲器單元500包含n+型源極504、p型溝道505、n+型漏極512及p型襯底502。浮動?xùn)艠O506夾在絕緣介電層510及覆蓋溝道505的薄隧道氧化層514之間。浮動?xùn)艠O506提供快閃存儲器單元500的存儲器儲存元件，且通過薄隧道氧化層514和絕緣介電層510而與存儲器單元500的其他元件絕緣?？刂茤艠O508位于絕緣介電層510頂上，且位于浮動?xùn)艠O506之上。此浮動?xùn)艠O506通過絕緣層510，如一層二氧化硅(SiO2)而與控制柵極508絕緣。圖中顯示的現(xiàn)有的快閃存儲器單元500基本上為具有附加的浮動?xùn)艠O506的n溝道晶體管。電“接觸”或耦合浮動?xùn)艠O506僅透過環(huán)繞二氧化硅層和源極504、漏極512、溝道505及控制柵極508的電容網(wǎng)絡(luò)(capacitor network)而發(fā)生。由于固有的硅-二氧化硅(Si-SiO2)能量勢壘高度，任一存在浮動?xùn)艠O506上的電荷被保留，從而產(chǎn)生一非易失性存儲器。
現(xiàn)有的快閃存儲器單元500的結(jié)構(gòu)一般包含約100埃()數(shù)量級的薄隧道氧化層514、陡變漏極接面、階段源極接面、氧化物-氮化物-氧化物(ONO)層間多晶硅氧化物，及長度約0.3微米(micron ormicrometer，μm)數(shù)量級的短電溝道。因?yàn)榕c浮動?xùn)艠O506的電連接僅通過電容，快閃存儲器單元500可以想成具有n溝道晶體管貼附其上的線性“電容網(wǎng)絡(luò)”。單元500的總電容約等于網(wǎng)絡(luò)的附加電容?？扉W存儲器500的耦合比，定義為與浮動?xùn)艠O耦合的終端電壓比，其一般定義如下控制柵極耦合比(GCR)、漏極耦合比(DCR)及源極耦合比(SCR)。
編程一快閃存儲器單元500表示電荷(即電子)被加入浮動?xùn)艠O506。施加一高漏極至源極偏壓電壓及一高控制柵極電壓Vg，控制柵極電壓Vg使溝道505反向，而漏極偏壓促進(jìn)電子朝向漏極512。在跨越溝道505的過程中，一些電子會撞擊硅晶格且變成直接朝向硅-二氧化硅介面。通過柵極電壓Vg產(chǎn)生的電場的幫助，一些電子穿過薄氧化層514且加入浮動?xùn)艠O506。在完成編程之后，加入浮動?xùn)艠O506的電子增加了單元的起始電壓。編程是被選擇性地在單元500陣列中每一單獨(dú)單元500執(zhí)行的。
讀取快閃存儲器單元500的執(zhí)行使用一感測放大器(未顯示)。對于已經(jīng)被編程的單元500，通過增加在浮動?xùn)艠O506的電荷，而增加單元的開啟電壓Vt，通過施加一控制柵極電壓Vg以及監(jiān)控漏極電流，可以確定在各自的浮動?xùn)艠O上，具有電荷的單元和不具有電荷的單元之間的差異。感測放大器比較單元漏極電流和參考單元的電流，其中，參考單元如在制造測試期間已編程至參考電平的快閃存儲器單元500。與參考單元相比較，擦除的存儲器單元具有更多的單元電流，因此，為邏輯“1”，相反地，相對于參考單元，編程存儲器單元500吸引較少的電流，為邏輯“0”。
擦除快閃存儲器單元500表示從浮動?xùn)艠O506移除電子。擦除快閃存儲器的執(zhí)行通過同時(shí)施加電壓至許多單元，使得單元500在“快閃”中被擦除?？扉W存儲器單元的一般擦除操作可能通過施加正電壓至源極504，施加一負(fù)或接地電壓至控制柵極508，且保持快閃存儲器單元500的襯底502在接地電位來執(zhí)行。漏極512可以是“浮動”的。在這些條件下，一高電場存在于浮動?xùn)艠O506和源極504之間。在擦除期間，源極接面經(jīng)歷門二極管狀態(tài)，而電子可以隧穿經(jīng)過厚度約數(shù)埃的二氧化硅隧道氧化層514，而抵達(dá)源極504中。在擦除操作完成之后，電子已從浮動?xùn)艠O506移除，從而降低單元的起始電壓Vt。雖然編程對每個個別的快閃存儲器單元500具選擇性，但是擦除操作通常包含一個陣列中的許多非易失性存儲器500被同時(shí)擦除。
當(dāng)快閃存儲器500的單元尺寸持續(xù)縮小時(shí)，柵極506和漏極512之間的電容增加，因此，導(dǎo)致GCR降低。
期待提供一種快閃存儲器單元，相對于現(xiàn)有的快閃存儲器單元具有縮小的尺寸，不會降低GCR，并達(dá)到良好的效能及可靠性。期待的是提供一種快閃存儲器元件，具有低介電系數(shù)(low-k)側(cè)壁子，及制造具有低介電系數(shù)介電側(cè)壁子的快閃存儲器元件的方法。

發(fā)明內(nèi)容
大致來說，本發(fā)明包含一種快閃存儲器單元，包含有主表面的硅襯底，源極區(qū)域于一部分硅襯底之中且接近主表面，漏極區(qū)域于一部分硅襯底之中且接近主表面，且漏極區(qū)域與源極區(qū)域分隔。此快閃存儲器單元包含第一介電層形成于主表面之上，浮動?xùn)艠O置于第一介電層之上，層間柵極介電層置于浮動?xùn)艠O之上，控制柵極置于層間柵極介電層之上，第二介電層及低介電系數(shù)介電側(cè)壁子置于第二介電層之上。第一介電層覆蓋漏極與源極之間的部分主表面。第二介電層圍繞第一介電層、控制柵極、層間柵極介電層和浮動?xùn)艠O的外側(cè)部分。
另一方面，本發(fā)明包含一種形成一快閃存儲器單元的方法。提供具有主表面的硅襯底，第一介電層形成于硅襯底的主表面之上。浮動?xùn)艠O形成于第一介電層之上，且層間柵極介電層形成于浮動?xùn)艠O之上?？刂茤艠O形成于層間柵極介電層之上。部分控制柵極、層間柵極介電層、浮動?xùn)艠O及第一介電層被移除。源極區(qū)域形成于一部分硅襯底之中且接近主表面。漏極區(qū)域形成于一部分硅襯底之中且接近主表面，漏極區(qū)域與源極區(qū)域分隔。第二介電層形成且圍繞第一介電層、控制柵極、層間柵極介電層及浮動?xùn)艠O的外側(cè)部分。低介電系數(shù)介電側(cè)壁子形成于第二介電層之上。


前面的發(fā)明內(nèi)容及實(shí)施方式將可結(jié)合附圖而有較佳的了解。為了說明本發(fā)明，揭示呈現(xiàn)優(yōu)選的圖示實(shí)施例。然而，本發(fā)明并非限定于圖中顯示的精確的安排及說明。
圖1為現(xiàn)有技術(shù)的快閃存儲器單元的部分放大剖面圖；圖2為根據(jù)本發(fā)明的第一優(yōu)選實(shí)施例的具有低介電系數(shù)介電側(cè)壁子的快閃存儲器單元的部分放大剖面圖；圖3為根據(jù)本發(fā)明的第二優(yōu)選實(shí)施例的具有低介電系數(shù)介電側(cè)壁子的快閃存儲器單元的部分放大剖面圖；圖4為根據(jù)本發(fā)明的優(yōu)選實(shí)施例的具有第一介電層形成于硅襯底的快閃存儲器單元的部分放大剖面圖；圖5為在圖4中的部分形成的半導(dǎo)體元件的部分放大剖面圖，其具有浮動?xùn)艠O形成于第一介電層之上；圖6為在圖5中的部分形成的半導(dǎo)體元件的部分放大剖面圖，其具有層間多晶硅介電層形成于浮動?xùn)艠O之上；圖7為在圖6中的部分形成的半導(dǎo)體元件的部分放大剖面圖，其具有控制柵極形成于層間多晶硅介電層之上；圖8為在圖案化期間，在圖7中的部分形成的半導(dǎo)體元件的部分放大剖面圖；圖9為在源極/漏極注入過程期間，在圖8中的部分形成的半導(dǎo)體元件的部分放大剖面圖；圖10為在圖9中的部分形成的半導(dǎo)體元件的部分放大剖面圖，其具有第二介電層和第三介電層形成于其上；圖11為在圖10中的部分形成的半導(dǎo)體元件的部分放大剖面圖，其具有低介電系數(shù)層形成于第三介電層之上；圖12為在圖案化期間，在圖11中的部分形成的半導(dǎo)體元件的部分放大剖面圖；以及圖13為在圖12中的部分形成的半導(dǎo)體元件的部分放大剖面圖，其具有選擇性地形成于其上的第四介電層。
具體實(shí)施例方式
下列說明書中所使用的特定用詞僅為便利之用而非限定。字“右”、“左”、“較低”及“較高”表示圖中參考元件的方向。字“向內(nèi)”及“向外”分別表示朝向或遠(yuǎn)離的說明及標(biāo)示部分的物件的幾何中心。這些用詞包含上述特定的字、其衍生及相似涵義的字。再者，使用在權(quán)利要求及其對應(yīng)的說明書中的字“一”，表示“至少一”。
如在此使用的，涉及導(dǎo)電性會限制在說明的實(shí)施例中。然而，可為本領(lǐng)域技術(shù)人員所知的是P型導(dǎo)電性可以與N型導(dǎo)電性切換，且元件仍是功能性正確的(即一第一或第二導(dǎo)電性類型)。因此，在此所使用的涉及的N或P也可以以N和P或P和N取代表示。
再者，N+及P+分別表示重?fù)诫s的N及P區(qū)域；N++及P++分別表示非常重?fù)诫s的N及P區(qū)域；N-及P-分別表示輕摻雜的N及P區(qū)域；N--及P--分別表示非常輕摻雜的N及P區(qū)域。然而，此相對摻雜的用詞不應(yīng)視為限制。
詳細(xì)參考附圖，其中所有圖中相似的元件編號代表類似元件。根據(jù)本發(fā)明的第一優(yōu)選實(shí)施例，快閃存儲器單元100揭示于圖2中，其具有LOW-K(低介電系數(shù))側(cè)壁子120。圖2顯示快閃存儲器單元100的剖面圖?？扉W存儲器單元100包含源極104、溝道105、漏極112及襯底102。浮動?xùn)艠O106夾在絕緣介電層或柵極間介電層110與一第一介電層或薄隧道氧化層114之間，其中第一介電層或薄隧道氧化層114覆蓋溝道105。浮動?xùn)艠O106提供快閃存儲器單元100的存儲器儲存元件，且與存儲器單元100的其他元件絕緣?？刂茤艠O108位于柵極間介電層110頂上，且覆蓋浮動?xùn)艠O106。浮動?xùn)艠O106通過柵極間介電層110與控制柵極108絕緣。
柵極間介電層110優(yōu)選為一多晶硅間介電材料，控制柵極108和浮動?xùn)艠O106優(yōu)選由摻雜或未摻雜的多晶硅(SIX)形成。
與現(xiàn)有快閃存儲器單元500相似，電接觸或耦合浮動?xùn)艠O106僅透過環(huán)繞二氧化硅層和源極104、漏極112、溝道105及控制柵極108的電容網(wǎng)絡(luò)而發(fā)生。任一存在浮動?xùn)艠O106之上的電荷由于固有的硅-二氧化硅能量勢壘高度而被保留，從而產(chǎn)生一般的非易失性存儲器。
快閃存儲器單元100還包含第二介電層115，環(huán)繞柵極106、108及介電層110、114的外側(cè)部分。此第二介電層115優(yōu)選為一氧化物材料。第三介電層118形成于第二介電層115之上。此第三介電層118優(yōu)選為一氮化物材料。再者，一低介電系數(shù)介電側(cè)壁子層位于第三介電層118頂上，且提供進(jìn)一步的絕緣區(qū)域于浮動?xùn)艠O106及源極區(qū)域104及漏極區(qū)域112之間。低介電系數(shù)介電側(cè)壁子層120具有的介電系數(shù)小于二氧化硅的介電系數(shù)(即小于約3.9)。
低介電系數(shù)介電側(cè)壁子層120可能為氟化氧化物(FSG)、芳香烴(SILK)、碳氟(CF)聚合物、多孔聚合物等。低介電系數(shù)介電側(cè)壁子層120優(yōu)選為氟化氧化物。對于氟化氧化物而言，低介電系數(shù)介電側(cè)壁子層120可能以化學(xué)氣相沉積(CVD)形成，對于芳香烴及多孔聚合物，低介電系數(shù)介電側(cè)壁子層120可能以旋涂電介質(zhì)(SOD)形成。低介電系數(shù)材料的使用會降低電容耦合。通過提供此低介電系數(shù)介電側(cè)壁子層120，在浮動?xùn)艠O106和漏極區(qū)域112之間測量的電容降低。因此，控制柵極耦合比(GCR)可以被控制，而漏極耦合比(DCR)可以降低。低介電系數(shù)介電側(cè)壁子層120的使用可以增加GCR，因此，即使在尺寸降低之后，快閃存儲器單元100仍具有良好的效能。也可以達(dá)到良好的可靠性，這是因?yàn)榈谝唤殡?隧道氧化)層114的厚度不需要為了改善GCR而減少。另一方面，DCR降低使得當(dāng)快閃存儲器單元100進(jìn)行編程時(shí)，第一介電(隧道氧化)層114承受較少的應(yīng)力，因此，快閃存儲器單元100的可靠性得以改善。
圖3根據(jù)本發(fā)明的第二優(yōu)選實(shí)施例，揭示一快閃存儲器單元200，其具有低介電系數(shù)側(cè)壁子220。圖3顯示快閃存儲器單元200的剖面圖。快閃存儲器單元200包含源極204、溝道205、漏極212及襯底202。浮動?xùn)艠O206夾在絕緣介電層或柵極間介電層210與第一介電層或薄隧道氧化層214之間，其中第一介電層或薄隧道氧化層214覆蓋溝道205。浮動?xùn)艠O206提供快閃存儲器單元200的存儲器儲存元件，且與存儲器單元200的其他元件絕緣?？刂茤艠O208位于柵極間介電層210頂上，且覆蓋浮動?xùn)艠O206。浮動?xùn)艠O206通過柵極間介電層210與控制柵極絕緣。
柵極間介電層210優(yōu)選為一多晶硅間介電材料，控制柵極208和浮動?xùn)艠O206優(yōu)選由摻雜或未摻雜的多晶硅(SIX)形成。
與現(xiàn)有的快閃存儲器單元500相似，電接觸或耦合浮動?xùn)艠O206僅透過環(huán)繞二氧化硅層和源極204、漏極212、溝道205及控制柵極208的電容網(wǎng)絡(luò)而發(fā)生。任一存在浮動?xùn)艠O206之上的電荷由于固有的硅-二氧化硅能量勢壘高度而被保留，從而產(chǎn)生一般的非易失性存儲器。
與第一優(yōu)選實(shí)施例相似，快閃存儲器單元200還包含第二介電層215，環(huán)繞柵極206、208及介電層210、214的外側(cè)部分。此第二介電層215優(yōu)選為一氧化物材料。第三介電層218形成于第二介電層215之上。此第三介電層218優(yōu)選為一氮化物材料。再者，一低介電系數(shù)介電側(cè)壁子層220位于第三介電層218頂上，且提供進(jìn)一步的絕緣區(qū)域于浮動?xùn)艠O206和源極區(qū)域204及漏極212之間。再者，快閃存儲器單元200包含第四介電層219，圍繞低介電系數(shù)介電側(cè)壁子層220，此第四介電層219優(yōu)選為一氮化物材料。低介電系數(shù)介電側(cè)壁子層220具有的介電系數(shù)小于二氧化硅的介電系數(shù)(即小于約3.9)。
低介電系數(shù)介電側(cè)壁子層220可能為氟化氧化物(FSG)、芳香烴(SILK)、碳氟(CF)聚合物、多孔聚合物等。低介電系數(shù)介電側(cè)壁子層220優(yōu)選為氟化氧化物。對于氟化氧化物及碳氟聚合物而言，低介電系數(shù)介電側(cè)壁子層220可能以化學(xué)氣相沉積(CVD)形成，或?qū)τ诜枷銦N及多孔聚合物，低介電系數(shù)介電側(cè)壁子層220可能以旋涂電介質(zhì)(SOD)形成。低介電系數(shù)材料的使用會降低電容耦合。通過提供此低介電系數(shù)介電側(cè)壁子層220，在浮動?xùn)艠O206和漏極區(qū)域212之間測量的電容降低。因此，控制柵極耦合比(GCR)可以被控制，而漏極耦合比(DCR)可以降低。低介電系數(shù)介電側(cè)壁子層220的使用可以增加GCR，因此，即使在尺寸降低之后，快閃存儲器單元200仍具有良好的效能。也可以達(dá)到良好的可靠性，這是因?yàn)榈谝唤殡?隧道氧化)層214的厚度不需要為了改善GCR而降低。另一方面，DCR降低使得當(dāng)快閃存儲器單元200進(jìn)行編程時(shí)，第一介電(隧道氧化)層214承受較少的應(yīng)力，因此，快閃存儲器單元200的可靠性得以改善。
層110、114、115、120、210、214、215、218、219、220及柵極106、108、206、208可能以現(xiàn)有技術(shù)中各種不同的方式形成，舉例來說，層110、114、115、120、210、214、215、218、219、220可以長成或沉積。沉積可以是化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、蒸鍍、濺鍍等。通過光刻或光掩膜(“掩膜”)技術(shù)可以將圖案形成于半導(dǎo)體襯底102、202的表面之上。層110、114、115、120、210、214、215、218、219、220可以機(jī)械蝕刻、化學(xué)蝕刻和/或化學(xué)機(jī)械拋光(CMP)等回蝕。再者可以在快閃存儲器單元100、200的工藝中使用已知的摻雜、熱處理、擴(kuò)散、蝕刻、層化、挖溝、拋光等，而不會脫離本發(fā)明。
根據(jù)圖4至圖13所揭示的本發(fā)明的優(yōu)選實(shí)施例，本發(fā)明還包含形成快閃存儲器單元100、200的方法。
參考圖4，提供具有主表面102A、202A的硅襯底102、202，此硅襯底102、202優(yōu)選為P型硅襯底。第一介電層114、214形成于硅襯底102、202的主表面102A、202A之上，第一介電層114、214使用熱長成、低壓(LP)化學(xué)氣相沉積、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、常壓化學(xué)氣相沉積(APCVD)、沉積的直接使用及其組合。
圖5顯示浮動?xùn)艠O106、206形成于第一介電層114、214之上，且圖6顯示層間多晶硅介電層110、210形成于浮動?xùn)艠O106、206之上。層間多晶硅介電層110、210使用熱長成、低壓化學(xué)氣相沉積、等離子體增強(qiáng)化學(xué)氣相沉積、常壓化學(xué)氣相沉積、沉積的直接使用及其組合。
現(xiàn)在參考圖7，控制柵極108、208形成于層間多晶硅介電層110、210之上。圖8中，在圖案化期間，柵極掩膜50置于接近硅襯底102、202的主表面102A、202A，通過柵極掩膜50曝光的部分控制柵極108、208、層間多晶硅介電層110、210、浮動?xùn)艠O106、206及介電層114、214，是以已知的蝕刻技術(shù)，如化學(xué)蝕刻、機(jī)械蝕刻、等離子體蝕刻、反應(yīng)性離子蝕刻(RIE)等移除的，以形成圖8所顯示的結(jié)構(gòu)。
圖9顯示源極區(qū)域104、204形成于一部分的硅襯底102、202之中，接近主表面102A、202A的位置。漏極區(qū)域112、212也形成于一部分的硅襯底102、202之中，接近主表面102A、202A的位置。源極區(qū)域104、204和漏極區(qū)域112、212的形成可能通過摻雜部分硅襯底102、202接近主表面102A、202A的位置，且有效擴(kuò)散這些摻雜至硅襯底102、202中，以產(chǎn)生預(yù)期的源極區(qū)域104、204和漏極區(qū)域112、212。此摻雜的執(zhí)行通過下列之一離子注入、固相擴(kuò)散、液相擴(kuò)散、旋涂沉積、等離子體摻雜、氣相摻雜、激光摻雜等。以硼(B)摻雜則產(chǎn)生更P型的區(qū)域，以磷摻雜則產(chǎn)生更N型的摻雜，以氬(AR)摻雜則產(chǎn)生更N型的摻雜。可能使用其他摻雜，如銻(SB)、鉍(BI)、鋁(AL)、銦(IN)、鎵(GA)等，將視硅襯底202的材料及預(yù)期的摻雜長度而定。源極區(qū)域104、204及漏極區(qū)域112、212優(yōu)選以離子注入形成。硅襯底102、202優(yōu)選為P型，源極區(qū)域104、204優(yōu)選為N型，且漏極區(qū)域112、212優(yōu)選為N型。
參考圖10，第二介電層115、215圍繞部分介電層114、214、控制柵極108、208、層間多晶硅介電層110、210及浮動?xùn)艠O106、206形成。第三介電層118、218可能在形成低介電系數(shù)介電側(cè)壁子120、220之前，形成于第二介電層115、215之上。
圖11顯示低介電系數(shù)介電側(cè)壁子120、220形成于第三介電層118、218之上。對于氟化氧化物及碳氟聚合物，低介電系數(shù)介電側(cè)壁子層120、220可能以化學(xué)氣相沉積(CVD)形成，或?qū)τ诜枷銦N及多孔聚合物，低介電系數(shù)介電側(cè)壁子層120、220可能以旋涂電介質(zhì)(SOD)形成。在圖12顯示低介電系數(shù)介電側(cè)壁子120、220在圖案化期間被移除。低介電系數(shù)介電側(cè)壁子120、220可能為氟化氧化物(FSG)、芳香烴(SILK)、碳氟(CF)聚合物、多孔聚合物等。低介電系數(shù)介電側(cè)壁子層120、220優(yōu)選具有的介電系數(shù)小于二氧化硅的介電系數(shù)(即小于約3.9)。
第四介電層219可選擇性地形成于低介電系數(shù)介電側(cè)壁子120、220之上(圖13)。第四介電層219優(yōu)選為氮化硅材料。
附加的層可能形成于快閃存儲器100、200之上，且附加的連接及金屬化可能以現(xiàn)有技術(shù)產(chǎn)生，而不脫離本發(fā)明。
根據(jù)前述可以看出本發(fā)明關(guān)于具有低介電系數(shù)介電側(cè)壁子層的快閃存儲器元件，及制造具有低介電系數(shù)介電側(cè)壁子層的快閃存儲器元件的方法?？梢詾楸绢I(lǐng)域技術(shù)人員所了解的是在不脫離廣義的本發(fā)明內(nèi)容的情況下，可以將前述的實(shí)施例予以變化。因此，可以了解的是本發(fā)明并非限定于前述的特定實(shí)施例，而是涵蓋權(quán)利要求所界定的本發(fā)明的精神及范圍內(nèi)的修飾。
權(quán)利要求
1.一種快閃存儲器單元，包含一硅襯底，具有一主表面；一源極區(qū)域，于一部分該硅襯底之中且接近該主表面；一漏極區(qū)域，于一部分該硅襯底之中且接近該主表面，且該漏極區(qū)域與該源極區(qū)域分隔；一第一介電層，形成于該硅襯底的該主表面之上，該第一介電層覆蓋至少一部分該硅襯底中該漏極區(qū)域與該源極區(qū)域之間的該主表面；一浮動?xùn)艠O，置于該第一介電層之上；一層間柵極介電層，置于該浮動?xùn)艠O之上；一控制柵極，置于該層間柵極介電層之上；一第二介電層，圍繞該第一介電層、該控制柵極、該層間柵極介電層及該浮動?xùn)艠O的外側(cè)部分；以及一低介電系數(shù)介電側(cè)壁子，置于該第二介電層之上。
2.如權(quán)利要求1所述的快閃存儲器，其中該低介電系數(shù)介電側(cè)壁子為氟化氧化物(FSG)、芳香烴(SiLK)、碳氟(CF)聚合物及多孔聚合物之一。
3.如權(quán)利要求1所述的快閃存儲器，還包含一第三介電層，形成于該第二介電層之上，且在該第二介電層與該低介電系數(shù)介電側(cè)壁子之間。
4.如權(quán)利要求1所述的快閃存儲器，還包含一第四介電層，形成于該低介電系數(shù)介電側(cè)壁子之上。
5.如權(quán)利要求1所述的快閃存儲器，其中該低介電系數(shù)介電側(cè)壁子具有一介電系數(shù)，該介電系數(shù)小于未摻雜的二氧化硅(SiO2)的介電系數(shù)。
6.如權(quán)利要求1所述的快閃存儲器，其中該浮動?xùn)艠O為摻雜的多晶硅及未摻雜的多晶硅之一。
7.如權(quán)利要求1所述的快閃存儲器，其中該硅襯底為p型，該源極區(qū)域及該漏極區(qū)域?yàn)閚型。
8.如權(quán)利要求1所述的快閃存儲器，其中至少一部分該硅襯底接近該主表面、該源極區(qū)域和該漏極區(qū)域之間及該控制柵極的下方定義一溝道區(qū)域。
9.一種形成一快閃存儲器單元的方法，包含提供一硅襯底，具有一主表面；形成一第一介電層，位于該硅襯底的該主表面之上；形成一浮動?xùn)艠O，位于該第一介電層之上；形成一層間柵極介電層，位于該浮動?xùn)艠O之上；形成一控制柵極，位于該層間柵極介電層之上；移除部分該控制柵極、該層間柵極介電層、該浮動?xùn)艠O及該第一介電層；形成一源極區(qū)域，于一部分該硅襯底之中且接近該主表面；形成一漏極區(qū)域，于一部分該硅襯底之中且接近該主表面，且該漏極區(qū)域與該源極區(qū)域分隔；形成一第二介電層，圍繞該第一介電層、該控制柵極、該層間柵極介電層及該浮動?xùn)艠O的外側(cè)部分；以及形成一低介電系數(shù)介電側(cè)壁子于該第二介電層之上。
10.如權(quán)利要求9所述的方法，還包含形成一第三介電層于該第二介電層之上，且在形成該低介電系數(shù)介電側(cè)壁子之前。
11.如權(quán)利要求10所述的方法，還包含形成一第四介電層于該低介電系數(shù)介電側(cè)壁子之上。
12.如權(quán)利要求9所述的方法，其中形成該低介電系數(shù)介電側(cè)壁子通過化學(xué)氣相沉積及旋涂電介質(zhì)之一。
13.如權(quán)利要求9所述的方法，還包含蝕刻部分該低介電系數(shù)介電側(cè)壁子。
14.如權(quán)利要求9所述的方法，其中該低介電系數(shù)介電側(cè)壁子為氟化氧化物(FSG)、芳香烴(SiLK)、碳氟(CF)聚合物及多孔聚合物之一。
15.如權(quán)利要求9所述的方法，其中該低介電系數(shù)介電側(cè)壁子具有一介電系數(shù)，該介電系數(shù)小于未摻雜的二氧化硅(SiO2)的介電系數(shù)。
16.如權(quán)利要求9所述的方法，其中該浮動?xùn)艠O為摻雜的多晶硅和未摻雜的多晶硅之一。
17.如權(quán)利要求9所述的方法，其中該硅襯底為p型，該源極區(qū)域及該漏極區(qū)域?yàn)閚型。
18.如權(quán)利要求9所述和方法，其中至少一部分該硅襯底接近該主表面、該源極區(qū)域和該漏極區(qū)域之間及該控制柵極的下方定義一溝道區(qū)域。
全文摘要
一種快閃存儲器單元，包含有主表面的硅襯底，源極區(qū)域于一部分硅襯底之中且接近主表面，漏極區(qū)域于一部分硅襯底之中且接近主表面，且漏極區(qū)域與源極區(qū)域分隔。此快閃存儲器單元包含第一介電層形成于主表面之上，浮動?xùn)艠O置于第一介電層之上，層間柵極介電層置于浮動?xùn)艠O之上，控制柵極置于層間柵極介電層之上，第二介電層及低介電系數(shù)介電側(cè)壁子置于第二介電層之上。第一介電層覆蓋漏極與源極之間的部分主表面。第二介電層圍繞第一介電層、控制柵極、層間柵極介電層及浮動?xùn)艠O的外側(cè)部分。
文檔編號H01L29/423GK1917234SQ20061009592
公開日2007年2月21日 申請日期2006年6月23日 優(yōu)先權(quán)日2005年8月16日
發(fā)明者吳祝菁, 易成名 申請人:旺宏電子股份有限公司