專利名稱：與非閃存器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種與非(NAND)閃存器及其制造方法。更具體而言，本發(fā)明涉及在NAND閃存器中防止在鄰近漏選擇晶體管和源選擇晶體管的存儲(chǔ)單元中發(fā)生程序干擾。
背景技術(shù)：
閃存是非易失存儲(chǔ)型，其中甚至在關(guān)掉電源時(shí)可以儲(chǔ)存數(shù)據(jù)。閃存可以是電可編程可擦除的，并且在正則區(qū)間(regular interval)不需要重寫數(shù)據(jù)的刷新功能?！熬幊獭敝傅氖前褦?shù)據(jù)編程進(jìn)存儲(chǔ)單元的操作，“擦除”指的是從存儲(chǔ)單元擦除數(shù)據(jù)的操作。
根據(jù)單元的結(jié)構(gòu)和操作條件，閃存器主要可以分類為與或(NOR)閃存器和與非(NAND)閃存器。在NOR閃存器中，每個(gè)存儲(chǔ)單元晶體管的源極連接到地端(VSS)以使能用于預(yù)定地址的編程和擦除功能。因此，NOR閃存器已經(jīng)主要用于要求高速操作的應(yīng)用領(lǐng)域。
另一方面，在NAND閃存器中，多個(gè)存儲(chǔ)單元串聯(lián)以形成一串。一個(gè)串連接到源和漏。NAND閃存器已經(jīng)主要用于高集成數(shù)據(jù)保存相關(guān)領(lǐng)域。
圖1是常規(guī)NAND閃存器的電路布線圖。
參照?qǐng)D1，在漏選擇晶體管DST和源選擇晶體管SST之間串聯(lián)了32個(gè)存儲(chǔ)單元MC0到MC31的。應(yīng)該認(rèn)識(shí)到的是，考慮到器件和密度，可以串聯(lián)16或64個(gè)存儲(chǔ)單元。
在圖1中，32個(gè)存儲(chǔ)單元形成一串且設(shè)置了1-1到1-n的N串。存儲(chǔ)單元(例如MC0)通過一個(gè)字線WL0控制并形成一頁，即存儲(chǔ)單元群。在圖1中，示出了32頁。
在如圖1所示構(gòu)建的NAND閃存器的編程操作中，在非選串(例如1-1)中，當(dāng)將被編程的存儲(chǔ)單元是MC2時(shí)，不被編程的存儲(chǔ)單元MC0、MC1和MC3-MC31的溝道電壓升到大約8V以防止編程干擾。如上所述如果溝道電壓升到約8V，在鄰近源選擇晶體管SST和漏選擇晶體管DST的存儲(chǔ)單元MC0和MC31中產(chǎn)生編程干擾。
在編程操作期間，相鄰的源選擇晶體管SST的柵極施加有0V電壓，漏選擇晶體管DST的柵極施加有VCC電壓，且不被編程的存儲(chǔ)單元MC0、MC1和MC3-MC31的柵極施加有大約10V的禁止編程電壓(Vpass)。因此，源選擇晶體管SST的溝道電壓升到大約0V，漏選擇晶體管DST的溝道電壓升到大約1V且存儲(chǔ)單元MC0、MC1和MC3-MC31的溝道電壓升到大約8V。
如此，由于源選擇晶體管SST的0V溝道電壓和存儲(chǔ)單元MC0的8V溝道電壓之間的壓差，在源選擇晶體管SST和存儲(chǔ)單元MC0之間形成了強(qiáng)橫向電場(chǎng)。由于漏選擇晶體管DST的1V溝道電壓和存儲(chǔ)單元MC31的8V溝道電壓之間的壓差，在漏選擇晶體管DST和存儲(chǔ)單元MC31之間也形成了強(qiáng)橫向電場(chǎng)。
如上所述如果在橫向產(chǎn)生強(qiáng)電場(chǎng)，在源選擇晶體管SST的柵極氧化膜和硅襯底之間的界面上產(chǎn)生的電子變成熱電子同時(shí)沿硅襯底表面移向存儲(chǔ)單元MC0。如上所述產(chǎn)生的熱電子在縱向移動(dòng)并隨后進(jìn)入不應(yīng)被編程的存儲(chǔ)單元MC0的浮置柵極，從而把數(shù)據(jù)編程進(jìn)非選串1-1內(nèi)的存儲(chǔ)單元MC0。漏選擇晶體管DST具有相對(duì)高于源選擇晶體管SST的柵極電壓。因此，在漏選擇晶體管DST中的電子數(shù)相對(duì)少于在源選擇晶體管SST中的電子數(shù)。結(jié)果，在存儲(chǔ)單元MC31中的編程干擾低于在存儲(chǔ)單元MC0中的編程干擾。
圖2是示出了閾值電壓(Vt)和存儲(chǔ)單元MC0、MC31(即其中因?yàn)闊犭娮右呀?jīng)發(fā)生編程干擾的存儲(chǔ)單元)的禁止編程電壓(Vpass)之間的關(guān)系圖。
從圖2可以看到連接到第一和最后的字線WL0、WL31的存儲(chǔ)單元MC0、MC31具有與連接到余下的字線WL1到WL30的存儲(chǔ)單元MC1到MC30不同的特性。這是因?yàn)橛捎谌缟纤龅臒犭娮泳幊谈蓴_已經(jīng)產(chǎn)生。
當(dāng)存儲(chǔ)單元的尺寸變小時(shí)圖2中所示的編程干擾現(xiàn)象變得嚴(yán)重，在多級(jí)單元中也變得嚴(yán)重。不希望編程干擾在于它降低了器件的性能。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例涉及在編程操作期間防止在鄰近非選單元串中的漏選擇晶體管的存儲(chǔ)單元和鄰近源選擇晶體管的存儲(chǔ)單元中發(fā)生編程干擾。
根據(jù)本發(fā)明一個(gè)實(shí)施例的NAND閃存器包括凹進(jìn)低于半導(dǎo)體襯底有源區(qū)的漏和源選擇晶體管柵極，和形成在源選擇晶體管柵極和漏選擇晶體管柵極之間的有源區(qū)上的存儲(chǔ)單元柵極。凹入的源和漏選擇晶體管柵極的縱向溝道長(zhǎng)度可以長(zhǎng)于存儲(chǔ)單元柵極的溝道長(zhǎng)度。
根據(jù)本發(fā)明另一個(gè)實(shí)施例的NAND閃存器包括凹進(jìn)低于半導(dǎo)體襯底有源區(qū)的源選擇晶體管柵極，形成在半導(dǎo)體襯底的有源區(qū)上的漏選擇晶體管柵極，和形成在源選擇晶體管柵極和漏選擇晶體管柵極之間的有源區(qū)上的存儲(chǔ)單元柵極。凹入的源選擇晶體管柵極的縱向溝道長(zhǎng)度可以長(zhǎng)于存儲(chǔ)單元柵極的溝道長(zhǎng)度。
根據(jù)本發(fā)明又一個(gè)實(shí)施例的NAND閃存器包括凹進(jìn)低于半導(dǎo)體襯底有源區(qū)的漏選擇晶體管柵極，形成在半導(dǎo)體襯底的有源區(qū)上的源選擇晶體管柵極，和形成在漏選擇晶體管柵極和源選擇晶體管柵極之間的有源區(qū)上的存儲(chǔ)單元柵極。凹入的漏選擇晶體管柵極的縱向溝道長(zhǎng)度可以長(zhǎng)于存儲(chǔ)單元柵極的溝道長(zhǎng)度。
根據(jù)本發(fā)明一個(gè)實(shí)施例的NAND閃存器的制造方法包括在半導(dǎo)體襯底上形成隔離膜以限定有源區(qū)；在隔離膜之間凹進(jìn)有源區(qū)；在凹入的有源區(qū)中形成用于浮置柵極的隧道氧化膜和導(dǎo)電膜；和在整個(gè)所得表面上形成用于控制柵極的介電膜和導(dǎo)電膜。
根據(jù)本發(fā)明另一個(gè)實(shí)施例的NAND閃存器的制造方法包括凹進(jìn)半導(dǎo)體襯底的柵極形成區(qū)；在包括凹入?yún)^(qū)域的半導(dǎo)體襯底的整個(gè)表面上淀積用于浮置柵極的隧道氧化膜和多晶硅膜以及硬掩模；構(gòu)圖硬掩模，并利用構(gòu)圖的硬掩模為蝕刻掩模蝕刻用于所述浮置柵極的多晶硅膜和隧道氧化膜；形成用于形成隔離膜的溝槽；用氧化膜間隙填充所述溝槽的內(nèi)部，并拋光所述整個(gè)表面以形成隔離膜；和在拋光的表面上形成用于控制柵極的介電膜和導(dǎo)電膜。


通過參照當(dāng)結(jié)合其中相似的參考標(biāo)號(hào)表示相同或相似元件的附圖考慮時(shí)的下列詳細(xì)描述，本發(fā)明更完全的認(rèn)識(shí)將顯而易見并變得更好理解。
圖1是常規(guī)NAND閃存器的電路布線圖；
圖2是示出了其中編程干擾產(chǎn)生在圖1所示的常規(guī)NAND閃存器的每一個(gè)字線上的現(xiàn)象的圖；圖3A到3G是根據(jù)本發(fā)明一個(gè)實(shí)施例的NAND閃存器的剖面圖；圖4A到4E是根據(jù)本發(fā)明一個(gè)實(shí)施例的NAND閃存器的布局圖；圖5A到5H是根據(jù)本發(fā)明另一個(gè)實(shí)施例的NAND閃存器的剖面圖；和圖6是根據(jù)本發(fā)明另一個(gè)實(shí)施例的NAND閃存器的布局圖。
具體實(shí)施例方式
在下列詳細(xì)描述中，通過圖示方式示出并簡(jiǎn)單描述了一些本發(fā)明的具體實(shí)施例。本領(lǐng)域的技術(shù)人員將會(huì)了解，不脫離本發(fā)明的精神或范圍，所描述的實(shí)施例可用多種不同方式修正。因此，附圖和說明將被認(rèn)為在本質(zhì)上是示意性的和非限制性的。相似的參考標(biāo)號(hào)始終指定相似的元件。
在本發(fā)明的一個(gè)實(shí)施例中，示出了其中利用普通淺槽隔離(STI)形成了選擇晶體管的例子。在本發(fā)明的另一個(gè)實(shí)施例中，示出了其中利用自對(duì)準(zhǔn)STI形成了選擇晶體管的例子。
圖3A到3G是根據(jù)本發(fā)明一個(gè)實(shí)施例的NAND閃存器的剖面圖。圖4A到4E是根據(jù)本發(fā)明一個(gè)實(shí)施例的NAND閃存器的布局圖。
參照?qǐng)D3A和圖4A，選擇性地蝕刻硅襯底100以形成用于形成限定有源區(qū)的隔離膜的溝槽102。利用STI膜形成隔離膜，但應(yīng)該認(rèn)識(shí)到，隔離膜可以利用諸如硅的局部氧化(LOCOS)的其它方法形成。圖3A是沿圖4A中線A-A’所取的NAND閃存器的剖面圖。
參照?qǐng)D3B和4B，利用高密度等離子體(HDP)氧化膜、硼磷硅酸鹽玻璃(BPSG)和玻璃上硅(SOG)或其組合之一將溝槽間隙填充到約300到約10000的厚度，形成隔離膜104。整個(gè)表面隨后通過化學(xué)機(jī)械拋光(CMP)、覆蓋蝕刻(blanket etching)之類拋光。圖3B是沿圖4B中線A-A’所取的NAND閃存器的剖面圖。
參照?qǐng)D3C和4C，為了形成凹進(jìn)低于有源區(qū)的選擇晶體管的柵極，隔離膜104之間的硅襯底100的有源區(qū)凹進(jìn)以形成凹入式區(qū)域106。為了防止在鄰近選擇晶體管的存儲(chǔ)單元中發(fā)生編程干擾，有源區(qū)凹進(jìn)以形成凹入式區(qū)域106。這將在下面更詳細(xì)地描述。圖3C是沿圖4C中線A-A’所取的NAND閃存器的剖面圖。
為了形成凹入式區(qū)域106，使用了干法蝕刻法。諸如加進(jìn)Cl2基的HBr、Ar或He的氣體可以用作蝕刻氣。在一個(gè)實(shí)施例中，等離子體氣用作蝕刻氣并使用約100瓦特到約3千瓦特的等離子體能量。這時(shí)，凹入?yún)^(qū)域(或溝槽)106的深度可以設(shè)為小于或等于隔離膜104的深度。凹入?yún)^(qū)域106的寬度(橫向)可以設(shè)為小于或等于存儲(chǔ)單元柵極的寬度。
如果源區(qū)和漏區(qū)形成在凹入?yún)^(qū)域106上，源區(qū)和漏區(qū)的有效溝道長(zhǎng)度(沿與線A-A’相同平面的縱向)長(zhǎng)于圖1中所示器件源區(qū)和漏區(qū)的有效溝道長(zhǎng)度。因此，源選擇晶體管和漏選擇晶體管的柵極長(zhǎng)度減小了。此外，可以縮短單元串的整體尺寸。
此外，在凹入式區(qū)域106形成之后，進(jìn)行用于形成結(jié)(即，漏區(qū)和源區(qū))的雜質(zhì)注入工藝(離子注入)。離子注入工藝進(jìn)行到凹入的有源區(qū)的底部。之后，為了減少選擇晶體管SST、DST的源區(qū)和漏區(qū)之間的泄漏，還進(jìn)行用于控制閾值電壓(Vt)的雜質(zhì)工藝。根據(jù)本發(fā)明的一個(gè)實(shí)施例，通過增長(zhǎng)選擇晶體管SST、DST的有效溝道長(zhǎng)度(縱向)，源區(qū)和漏區(qū)之間不會(huì)產(chǎn)生泄漏。因此，可以省略用于控制閾值電壓(Vt)的雜質(zhì)注入工藝。
參照?qǐng)D3D，隧道氧化膜108稀薄地形成在包括凹入?yún)^(qū)域106的內(nèi)部區(qū)域的區(qū)域上方但不形成在隔離膜104的區(qū)域上方。隧道氧化膜108可以通過在約300到約1500℃的溫度下進(jìn)行氧化作用或自由基氧化(radicaloxidation)工藝形成，使得它具有正形臺(tái)階覆蓋(conformal step coverage)?？梢允褂弥T如O2、N2O3、濕氧、自由基之類的反應(yīng)氣。
參照?qǐng)D3E，在約300℃到約900℃的溫度下，用于浮置柵極的導(dǎo)電膜在隧道氧化膜108上淀積到約200到約10000的厚度。隨后利用掩模(未示出)形成浮置柵極110。利用摻雜的多晶硅或非摻雜的多晶硅單膜或其組合可以形成用于浮置柵極的導(dǎo)電膜。圖3E是沿圖4D中線A-A’所取的NAND閃存器的剖面圖。
參照?qǐng)D3F，沿浮置柵極110和隔離膜104的臺(tái)階淀積多晶硅層間氧化物(inter poly oxide)(IPO)以形成介電膜?？梢岳没瘜W(xué)氣相淀積(CVD)或原子層淀積(ALD)淀積作為介電膜的ONO膜(SiO2/Si3N4/SiO2)112或高介電材料。ONO膜(SiO2/Si3N4/SiO2)112可以淀積到約10到約1000的厚度且高介電材料可以淀積到約1到約1000的厚度。具有預(yù)定比率的Al2O3、Ta2O5、HfO2、ZrO3、SrTiO3之類，可以用作高介電材料。
之后，為了形成控制柵極，用于控制柵極114的導(dǎo)電膜、金屬116和用于硬掩模118的氮化膜淀積在介電膜122上。通過金屬覆蓋，用于控制柵極114的導(dǎo)電膜可以淀積到約200到約5000的厚度，且用于硬掩模118的氮化膜可以淀積到約100到約10000的厚度。在一些實(shí)施例中，鎢、硅化鎢之類可以用作金屬116。此外，用于控制柵極的導(dǎo)電膜可以利用摻雜的多晶硅或非摻雜的多晶硅的單膜或其組合形成。圖3F是沿圖4E中線A-A’所取的NAND閃存器的剖面圖。在圖4E中，“G’’表示柵極。
圖3G是沿圖4E中線B-B’所取的NAND閃存器的剖面圖。在圖3G中，源選擇晶體管SST和漏選擇晶體管DST的柵極凹進(jìn)低于硅襯底的有源區(qū)。由圖3A，可以看到選擇晶體管SST、DST的柵極縱向上的有效溝道長(zhǎng)度長(zhǎng)于存儲(chǔ)單元MC0到MCn的柵極的溝道長(zhǎng)度。
在上述實(shí)施例中如果增長(zhǎng)源區(qū)和漏區(qū)之間的溝道，電場(chǎng)施加到在選擇晶體管SST、DST的柵極氧化膜之間的界面上產(chǎn)生的電子。此外，硅襯底減弱了(即，施加到電子的電場(chǎng)＝電壓/距離，如果距離增加而電壓為常數(shù)，電場(chǎng)減弱)。
換言之，在選擇晶體管SST、DST的柵極氧化膜和硅襯底之間的界面上產(chǎn)生的電子通過增長(zhǎng)的溝道長(zhǎng)度移動(dòng)到MC0、MCn的距離與圖1中所示器件相比增長(zhǎng)了。此時(shí)，當(dāng)移向存儲(chǔ)單元MC0、MCn(即，電場(chǎng)減弱了)時(shí)，選擇晶體管SST、DST的電子能量減弱了。因此，電子不進(jìn)入存儲(chǔ)單元MC0、MCn的浮置柵極。因此，在編程操作中，在非選串里的編程禁止單元MC0、MCn中不產(chǎn)生編程干擾。
圖5A到5H是根據(jù)本發(fā)明另一個(gè)實(shí)施例的NAND閃存器的剖面圖。圖6是根據(jù)本發(fā)明另一個(gè)實(shí)施例的NAND閃存器的布局圖。
參照?qǐng)D5A，為了形成凹進(jìn)低于有源區(qū)的選擇晶體管的柵極，其中將形成選擇晶體管柵極的硅襯底200凹進(jìn)，以形成凹入?yún)^(qū)域202。凹入?yún)^(qū)域202可以通過利用蝕刻氣的蝕刻工藝形成。
參照?qǐng)D5B，在隧道氧化膜204稀薄地淀積在凹入式區(qū)域202里之后，淀積用于形成第一浮置柵極206的多晶硅膜。用于形成自對(duì)準(zhǔn)STI膜的硬掩模208隨后淀積在多晶硅膜上。
參照?qǐng)D5C，構(gòu)圖硬掩模208。硅襯底200隨后利用構(gòu)圖的硬掩模208為蝕刻掩模蝕刻，形成用于形成自對(duì)準(zhǔn)STI膜的溝槽209。
參照?qǐng)D5D，溝槽209的內(nèi)部由氧化膜間隙填充以形成STI膜210。整個(gè)表面隨后通過CMP拋光。HDP氧化膜可以用作用于間隙填充STI膜210的氧化膜，但HDP氧化膜、BPSG、SOG或其組合的任一可以用作氧化膜。
參照?qǐng)D5E，在硬掩模208被除去后，用于形成浮置柵極212的第二多晶硅膜淀積在第一多晶硅膜206上。
參照?qǐng)D5F，蝕刻第二多晶硅膜212以形成浮置柵極。在一個(gè)實(shí)施例中，可以不淀積第二多晶硅膜212且第一多晶硅膜206可以用作浮置柵極。
參照?qǐng)D5G，為了形成控制柵極，介電膜214、多晶硅膜216、金屬218和硬掩模220依次在第二多晶硅膜212上淀積。圖5G是沿圖6中線A-A’所取的NAND閃存器的剖面圖。
用于形成選擇晶體管柵極的工藝條件與上述實(shí)施例中描述的相同。
圖5H是沿圖6中線B-B’所取的NAND閃存器的剖面圖。在圖5H中，源選擇晶體管SST和漏選擇晶體管DST的柵極凹進(jìn)低于硅襯底的有源區(qū)。因此，可以看到選擇晶體管SST、DST的柵極(縱向上)的有效溝道長(zhǎng)度長(zhǎng)于存儲(chǔ)單元MC0到MCn的柵極的溝道長(zhǎng)度。
如果源區(qū)和漏區(qū)之間的溝道增長(zhǎng)，由上述實(shí)施例中所描述的相同的原則，在NAND閃存器的編程操作中，非選串里的編程禁止單元MC0到MCn中不會(huì)產(chǎn)生編程干擾。
在圖3G和圖5H中，已經(jīng)顯示源選擇晶體管柵極和漏選擇晶體管柵極的溝道長(zhǎng)度大于存儲(chǔ)單元柵極的溝道長(zhǎng)度。然而，源選擇晶體管柵極的溝道長(zhǎng)度可以長(zhǎng)于存儲(chǔ)單元柵極的溝道長(zhǎng)度，漏選擇晶體管柵極的溝道長(zhǎng)度可以長(zhǎng)于存儲(chǔ)單元柵極的溝道長(zhǎng)度。
此外，在描述的實(shí)施例中，每個(gè)源選擇晶體管柵極和漏選擇晶體管柵極的溝道長(zhǎng)度大于存儲(chǔ)單元柵極的溝道長(zhǎng)度。然而，存儲(chǔ)單元柵極的溝道長(zhǎng)度也可以等于每個(gè)源選擇晶體管柵極和漏選擇晶體管柵極的溝道長(zhǎng)度。
以上也已經(jīng)描述，選擇晶體管SST、DST的柵極尺寸(柵極寬度)形成為長(zhǎng)于存儲(chǔ)單元的柵極尺寸以減少諸如編程干擾的問題。然而，在本發(fā)明的某些實(shí)施例中，由于增長(zhǎng)了每個(gè)選擇晶體管SST、DST的柵極的溝道長(zhǎng)度，不會(huì)產(chǎn)生編程干擾現(xiàn)象。因此，選擇晶體管SST、DST的柵極尺寸形成為與存儲(chǔ)單元柵極尺寸相同。然而，選擇晶體管SST、DST的柵極尺寸(柵極寬度)可以形成大于存儲(chǔ)單元柵極尺寸。
而且，在本發(fā)明的某些實(shí)施例中，源選擇晶體管SST和最靠近源選擇晶體管SST的第一存儲(chǔ)單元MC0之間的距離及漏選擇晶體管DST和最靠近漏選擇晶體管DST的最后一個(gè)存儲(chǔ)單元MCn之間的距離，設(shè)為等于源選擇晶體管SST和余下的存儲(chǔ)單元之間的距離及漏選擇晶體管DST和余下的存儲(chǔ)單元之間的距離。然而，源選擇晶體管SST和最靠近源選擇晶體管SST的第一存儲(chǔ)單元MC0之間的距離及漏選擇晶體管DST和最靠近漏選擇晶體管DST的最后一個(gè)存儲(chǔ)單元MCn之間的距離，可以設(shè)為寬于源選擇晶體管SST和余下的存儲(chǔ)單元之間的距離及漏選擇晶體管DST和余下的存儲(chǔ)單元之間的距離。
當(dāng)單元串內(nèi)的存儲(chǔ)單元數(shù)目增加且在MLC要求窄的閾值電壓分布的情況下，本發(fā)明可以提供突出的優(yōu)點(diǎn)。
如上所述，根據(jù)本發(fā)明的實(shí)施例，在NAND閃存器的編程操作中，可以防止在非選串內(nèi)鄰近源和漏選擇晶體管的存儲(chǔ)單元中發(fā)生編程干擾。
而且，根據(jù)本發(fā)明，源和漏選擇晶體管柵極的尺寸(柵極寬度)可以顯著減少。換言之，通過使源和漏選擇晶體管柵極和存儲(chǔ)單元柵極的尺寸相等，可以縮小整個(gè)芯片尺寸。
此外，根據(jù)本發(fā)明，源和漏選擇晶體管和鄰近源和漏選擇晶體管的存儲(chǔ)單元柵極之間的距離設(shè)為等于余下的存儲(chǔ)單元柵極之間的距離。因此能故構(gòu)縮小整個(gè)芯片尺寸。
而且，根據(jù)本發(fā)明，可以省略用于控制源和漏選擇晶體管閾值電壓的雜質(zhì)注入工藝。這可能有利于工藝步驟的減少。
因此，本發(fā)明的優(yōu)點(diǎn)在于它能減少成本并提高產(chǎn)量。
雖然已經(jīng)結(jié)合目前考慮的實(shí)用的具體實(shí)施例描述了本發(fā)明，但是將會(huì)理解的是本發(fā)明不限于公開的實(shí)施例，而是相反想要覆蓋包括在所附權(quán)利要求的精神和范圍內(nèi)的各種改進(jìn)和等同設(shè)置。
權(quán)利要求
1.一種與非閃存器，包括漏和源選擇晶體管柵極，每個(gè)柵極具有在半導(dǎo)體襯底的有源區(qū)下面延伸的部分；和存儲(chǔ)單元柵極，形成在所述源選擇晶體管柵極和漏選擇晶體管柵極之間的有源區(qū)上，其中沿所述凹入的源和漏選擇晶體管柵極縱向的溝道長(zhǎng)度大于存儲(chǔ)單元柵極的溝道長(zhǎng)度。
2.根據(jù)權(quán)利要求1所述的與非閃存器，其中所述源和漏選擇晶體管柵極的溝道長(zhǎng)度小于或等于限定所述有源區(qū)的隔離膜的長(zhǎng)度。
3.根據(jù)權(quán)利要求1所述的與非閃存器，其中所述源和漏選擇晶體管柵極的橫向上的溝道寬度窄于或等于存儲(chǔ)單元柵極的寬度。
4.根據(jù)權(quán)利要求1所述的與非閃存器，其中所述源和漏選擇晶體管柵極的柵極寬度等于存儲(chǔ)單元柵極的寬度。
5.根據(jù)權(quán)利要求1所述的與非閃存器，其中所述源選擇晶體管柵極和最靠近所述源選擇晶體管柵極的存儲(chǔ)單元柵極之間的距離及所述漏選擇晶體管柵極和最靠近所述漏選擇晶體管柵極的存儲(chǔ)單元柵極之間的距離，等于所述源選擇晶體管柵極和余下的存儲(chǔ)單元之間的距離及所述漏選擇晶體管柵極和余下的存儲(chǔ)單元之間的距離。
6.一種與非閃存器，包括源選擇晶體管柵極，凹進(jìn)低于半導(dǎo)體襯底的有源區(qū)；漏選擇晶體管柵極，形成在所述半導(dǎo)體襯底的有源區(qū)上；和存儲(chǔ)單元柵極，形成在所述源選擇晶體管柵極和漏選擇晶體管柵極之間的有源區(qū)上，其中沿所述凹入的源選擇晶體管柵極縱向的溝道長(zhǎng)度大于存儲(chǔ)單元柵極的溝道長(zhǎng)度。
7.根據(jù)權(quán)利要求6所述的與非閃存器，其中所述源選擇晶體管柵極的溝道長(zhǎng)度短于或等于限定所述有源區(qū)的隔離膜長(zhǎng)度。
8.根據(jù)權(quán)利要求6所述的與非閃存器，其中所述源選擇晶體管柵極的橫向上的溝道寬度窄于或等于存儲(chǔ)單元柵極的寬度。
9.根據(jù)權(quán)利要求6所述的與非閃存器，其中所述源選擇晶體管柵極的柵極寬度等于存儲(chǔ)單元柵極的寬度。
10.根據(jù)權(quán)利要求6所述的與非閃存器，其中所述源選擇晶體管柵極和最靠近所述源選擇晶體管柵極的存儲(chǔ)單元柵極之間的距離等于所述源選擇晶體管柵極和余下的存儲(chǔ)單元之間的距離。
11.一種與非閃存器，包括漏選擇晶體管柵極，凹進(jìn)低于半導(dǎo)體襯底的有源區(qū)；源選擇晶體管柵極，形成在所述半導(dǎo)體襯底有源區(qū)上；和存儲(chǔ)單元柵極，形成在所述漏選擇晶體管柵極和源選擇晶體管柵極之間的有源區(qū)上，其中沿所述凹入的漏選擇晶體管柵極縱向的溝道長(zhǎng)度大于存儲(chǔ)單元柵極的溝道長(zhǎng)度。
12.根據(jù)權(quán)利要求11所述的與非閃存器，其中所述漏選擇晶體管柵極的溝道長(zhǎng)度短于或等于限定所述有源區(qū)的隔離膜長(zhǎng)度。
13.根據(jù)權(quán)利要求11所述的與非閃存器，其中所述漏選擇晶體管柵極的橫向上的溝道寬度窄于或等于存儲(chǔ)單元柵極的寬度。
14.根據(jù)權(quán)利要求11所述的與非閃存器，其中所述漏選擇晶體管柵極的柵極寬度等于存儲(chǔ)單元柵極的寬度。
15.根據(jù)權(quán)利要求11所述的與非閃存器，其中所述漏選擇晶體管柵極和最靠近所述漏選擇晶體管柵極的存儲(chǔ)單元柵極之間的距離等于所述漏選擇晶體管柵極和余下的存儲(chǔ)單元之間的距離。
16.一種與非閃存器的制造方法，該方法包括在半導(dǎo)體襯底上形成限定有源區(qū)的隔離膜；在所述隔離膜之間凹進(jìn)有源區(qū)；在所述凹入有源區(qū)中形成用于浮置柵極的隧道氧化膜和導(dǎo)電膜；和在所述整個(gè)所得表面上形成用于控制柵極的介電膜和導(dǎo)電膜。
17.根據(jù)權(quán)利要求16所述的方法，其中所述凹入有源區(qū)的深度淺于或等于隔離膜的深度。
18.根據(jù)權(quán)利要求16所述的方法，其中所述凹入有源區(qū)橫向的寬度窄于或等于所述柵極的寬度。
19.根據(jù)權(quán)利要求16所述的方法，其中利用等離子體氣體凹進(jìn)所述有源區(qū)。
20.根據(jù)權(quán)利要求19所述的方法，其中所述等離子體氣體的能量約是100瓦特到3千瓦特。
21.根據(jù)權(quán)利要求16所述的方法，其中利用包括加進(jìn)Cl2基的HBr、Ar或He氣體來凹進(jìn)所述有源區(qū)。
22.根據(jù)權(quán)利要求16所述的方法，其中利用摻雜多晶硅或非摻雜多晶硅的單層，或摻雜多晶硅和非摻雜多晶硅的堆疊膜形成用于浮置柵極的所述導(dǎo)電膜和用于控制柵極的所述導(dǎo)電膜。
23.根據(jù)權(quán)利要求16所述的方法，其中用于浮置柵極的所述導(dǎo)電膜淀積到約200到約1000的厚度以掩埋所述凹入的有源區(qū)。
24.一種與非閃存器的制造方法，該方法包括凹進(jìn)半導(dǎo)體襯底的柵極形成區(qū)；在包括所述凹入?yún)^(qū)域的半導(dǎo)體襯底的整個(gè)表面上淀積用于浮置柵極的隧道氧化膜和多晶硅膜以及硬掩模；構(gòu)圖所述硬掩模，并隨后利用所述構(gòu)圖的硬掩模為蝕刻掩模蝕刻用于所述浮置柵極的多晶硅膜和隧道氧化膜，形成用于形成隔離膜的溝槽；用氧化膜間隙填充所述溝槽的內(nèi)部，并隨后拋光所述整個(gè)表面以形成所述隔離膜；和在所述拋光的表面上形成用于控制柵極的介電膜和導(dǎo)電膜。
25.根據(jù)權(quán)利要求24所述的方法，其中所述凹入?yún)^(qū)橫向的寬度窄于或等于所述柵極的寬度。
26.根據(jù)權(quán)利要求24所述的方法，其中所述凹入?yún)^(qū)的深度淺于或等于隔離膜的深度。
27.根據(jù)權(quán)利要求24所述的方法，其中利用等離子體氣體凹進(jìn)所述有源區(qū)。
28.根據(jù)權(quán)利要求27所述的方法，其中所述等離子體氣體的能量約是100瓦特到3千瓦特。
29.根據(jù)權(quán)利要求24所述的方法，其中利用包括加進(jìn)Cl2基的HBr、Ar或He氣體來凹進(jìn)所述有源區(qū)。
全文摘要
本發(fā)明公開了一種與非(NAND)閃存器及其制造方法。源和漏選擇晶體管柵極凹進(jìn)低于半導(dǎo)體襯底的有源區(qū)。所述源和漏選擇晶體管柵極的有效溝道長(zhǎng)度長(zhǎng)于存儲(chǔ)單元柵極的溝道長(zhǎng)度。因此，可以減少所述選擇晶體管的源區(qū)和漏區(qū)之間的電場(chǎng)。因此可能防止在鄰近非選(non－selected)單元串中的源和漏選擇晶體管的邊緣存儲(chǔ)單元中發(fā)生程序干擾。
文檔編號(hào)H01L21/8247GK1893086SQ200610094179
公開日2007年1月10日 申請(qǐng)日期2006年6月27日 優(yōu)先權(quán)日2005年7月4日
發(fā)明者嚴(yán)在哲, 金南經(jīng), 金世埈 申請(qǐng)人:海力士半導(dǎo)體有限公司