專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及縮小器件尺寸，同時(shí)防止寄生晶體管動(dòng)作的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
以往的半導(dǎo)體裝置，在硅襯底表面形成有N型漏極阱區(qū)域以及P型背柵區(qū)域。在漏極阱區(qū)域上還形成有高濃度的N型的漏極區(qū)域。另一方面，在背柵區(qū)域上形成有N型的源極區(qū)域。在漏極區(qū)域與源極區(qū)域之間的硅襯底表面上形成有柵極電極。并且，在背柵區(qū)域上形成與源極電極連接的P型擴(kuò)散層，形成有N溝道型的MOSFET。通過該結(jié)構(gòu)，將背柵區(qū)域和源極區(qū)域保持為同電位，抑制寄生NPN晶體管的動(dòng)作(例如參照專利文獻(xiàn)1)。
在以往的半導(dǎo)體裝置的制造方法中，在MOSFET形成區(qū)域，在襯底表面形成氧化膜后，通過離子注入法而形成用作為漏極區(qū)域的N型擴(kuò)散層、用作為背柵區(qū)域的P型擴(kuò)散層以及用作為源極區(qū)域的N型擴(kuò)散層。然后，根據(jù)需要，利用離子注入法，在用作為背柵區(qū)域的P型擴(kuò)散層以及用作為源極區(qū)域的N型擴(kuò)散層上形成與源極電極連接的P型擴(kuò)散層。并且，與用作為源極區(qū)域的N型擴(kuò)散層以及用作為背柵區(qū)域的P型擴(kuò)散層連接而形成源極電極。其結(jié)果，用作為背柵區(qū)域的P型擴(kuò)散層和用作為源極區(qū)域的N型擴(kuò)散層成為同電位，抑制寄生NPN晶體管的動(dòng)作(例如參照專利文獻(xiàn)2)。
專利文獻(xiàn)1特開2001-119019號(hào)公報(bào)(第6～7頁、第1～3圖)專利文獻(xiàn)2特開平9-139438號(hào)公報(bào)(第5～6頁、第4～6圖)如上所述，在以往的半導(dǎo)體裝置中，在背柵區(qū)域形成源極區(qū)域、抑制寄生晶體管動(dòng)作的P型擴(kuò)散層之后，形成源極電極用的接觸孔。并且，源極電極經(jīng)由該接觸孔與P型擴(kuò)散層及源極區(qū)域連接。由于該結(jié)構(gòu)，在形成接觸孔時(shí)，考慮形成P型擴(kuò)散層時(shí)的掩模偏移以及形成接觸孔時(shí)的掩模偏移，接觸孔的寬度被加大。其結(jié)果，具有難以縮小器件尺寸的問題。
另外，在以往的半導(dǎo)體裝置中，為了抑制N溝道型MOSFET元件內(nèi)的寄生NPN晶體管動(dòng)作，在背柵區(qū)域形成有P型擴(kuò)散層。但是，由于P型擴(kuò)散層通過熱擴(kuò)散工序形成，故在背柵區(qū)域深部的形成區(qū)域變窄。由于該結(jié)構(gòu)，具有背柵區(qū)域深部的電阻值難以降低，不易抑制寄生NPN晶體管動(dòng)作的問題。另一方面，在背柵區(qū)域深部，在寬的區(qū)域上形成P型擴(kuò)散層時(shí)，熱擴(kuò)散時(shí)間增加，還需要考慮橫向擴(kuò)散。此時(shí)，具有器件尺寸變得過于大的問題。
另外，在以往的半導(dǎo)體裝置的制造方法中，為了抑制N溝道型MOSFET元件內(nèi)的寄生NPN晶體管動(dòng)作，在背柵區(qū)域形成P型擴(kuò)散層。此時(shí)，為降低背柵區(qū)域的電阻值，并降低寄生NPN晶體管的基極電阻值，形成雜質(zhì)濃度高的P型擴(kuò)散層。但是，由于形成P型擴(kuò)散層時(shí)的掩模偏移，P型擴(kuò)散層會(huì)形成在柵極電極下方的形成有溝道的區(qū)域。此時(shí)，雖然能夠抑制寄生NPN晶體管動(dòng)作，但具有MOSFET的閾值(Vth)調(diào)制的問題。
另外，在以往的半導(dǎo)體裝置的制作方法中，在硅襯底上形成MOSFET的背柵區(qū)域、在源極區(qū)域及背柵區(qū)域上形成P型擴(kuò)散層之后，在硅襯底上形成絕緣層。并且，使用公知的光刻技術(shù)在絕緣層上形成接觸孔之后，形成源極電極等。通過該制造方法，在形成源極電極用的接觸孔時(shí)，除了要考慮相對(duì)P型擴(kuò)散層的掩模偏移之外，還需要考慮形成P型擴(kuò)散層時(shí)的掩模偏移。因此，源極電極用的接觸孔的寬度被加大，具有難以縮小器件尺寸的問題。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述各問題而研發(fā)的，本發(fā)明的半導(dǎo)體裝置，其具有半導(dǎo)體層；形成于所述半導(dǎo)體層上的漏極區(qū)域、源極區(qū)域以及背柵區(qū)域；形成于所述半導(dǎo)體層上面的柵極氧化膜；形成于所述柵極氧化膜上的柵極電極；形成于所述半導(dǎo)體層上面的絕緣層；形成于所述漏極區(qū)域、所述源極區(qū)域或所述柵極電極上的所述絕緣層上的接觸孔，其特征在于，在所述背柵區(qū)域形成背柵引出區(qū)域，所述背柵引出區(qū)域一直形成到比所述源極區(qū)域深的深部，并且，位于比所述源極區(qū)域更深的部位的所述背柵引出區(qū)域至少形成在所述源極區(qū)域上的所述接觸孔的整個(gè)開口區(qū)域。因此，在本發(fā)明中，在源極區(qū)域的下方也形成有背柵引出區(qū)域。通過該結(jié)構(gòu)，能夠降低背柵區(qū)域深部的電阻值，可抑制寄生晶體管的動(dòng)作。
另外，本發(fā)明的半導(dǎo)體裝置中，所述背柵引出區(qū)域中形成于所述源極區(qū)域的深部的區(qū)域與被所述源極區(qū)域包圍的區(qū)域相比，在更寬的區(qū)域上形成。因此，本發(fā)明中，能夠降低接觸電阻并且降低背柵區(qū)域深部的電阻值。通過該結(jié)構(gòu)，能夠謀求源極電極用的接觸孔形狀的細(xì)微化，并且可縮小器件尺寸。
另外，本發(fā)明的半導(dǎo)體裝置的制造方法，具有如下工序在半導(dǎo)體層上形成背柵區(qū)域、漏極區(qū)域并且在所述半導(dǎo)體層上形成柵極氧化膜以及柵極電極之后，在所述背柵區(qū)域的規(guī)定區(qū)域上以包覆抗蝕劑掩模的狀態(tài)進(jìn)行離子注入，包圍所述背柵區(qū)域上的去除了抗蝕劑掩模的區(qū)域而形成源極區(qū)域；在所述半導(dǎo)體層上面形成絕緣層，并在所述絕緣層上形成接觸孔之后，使位于所述背柵區(qū)域上的所述接觸孔開口而在所述絕緣層上形成抗蝕劑掩模；經(jīng)由所述接觸孔對(duì)所述背柵區(qū)域進(jìn)行離子注入，在所述背柵區(qū)域上的去除了抗蝕劑掩模的區(qū)域上形成背柵引出區(qū)域。因此，本發(fā)明中，在形成源極電極用的接觸孔之后，利用該接觸孔形成背柵引出區(qū)域。通過該制造方法，能夠減小源極電極用的接觸孔形狀，可縮小器件尺寸。
另外，在本發(fā)明的半導(dǎo)體裝置的制造方法中，在形成所述背柵引出區(qū)域的工序中，進(jìn)行離子注入條件不同的兩次離子注入工序，第一次的雜質(zhì)導(dǎo)入量比第二次的雜質(zhì)導(dǎo)入量大。因此，本發(fā)明中，以絕緣層為掩模，利用源極電極用的接觸孔形成背柵引出區(qū)域。通過該制造方法，可抑制在第二次的離子注入工序中引起的頻率復(fù)用。
另外，本發(fā)明的半導(dǎo)體裝置的制造方法中，在形成所述背柵引出區(qū)域的工序中，第一次的雜質(zhì)導(dǎo)入量是所述背柵引出區(qū)域與所述源極區(qū)域重疊的區(qū)域成為所述源極區(qū)域的條件。因此，在本發(fā)明中，相對(duì)被源極區(qū)域包圍的背柵區(qū)域，形成背柵引出區(qū)域。通過該制造方法，在源極電極用的接觸孔形成后，能夠利用該接觸孔來形成背柵引出區(qū)域。
另外，在本發(fā)明的半導(dǎo)體裝置的制造方法中，在形成所述背柵引出區(qū)域的工序中，第一次的加速電壓是雜質(zhì)不穿透所述源極區(qū)域的條件。因此，本發(fā)明中，通過減小第一次離子注入時(shí)的加速電壓，能夠減小在第一次離子注入工序中引起的頻率復(fù)用。
另外，在本發(fā)明的半導(dǎo)體裝置的制造方法，在形成所述背柵引出區(qū)域的工序中，第二次的加速電壓是雜質(zhì)穿透所述源極區(qū)域的條件，在所述源極區(qū)域的深部形成所述接觸孔的開口部形狀的所述背柵引出區(qū)域。因此，本發(fā)明中，通過在源極區(qū)域的深部形成背柵引出區(qū)域，能夠抑制寄生晶體管的動(dòng)作。
本發(fā)明中，在背柵區(qū)域，背柵引出區(qū)域與源極電極用的接觸孔的開口形狀相配合，一直形成到源極區(qū)域的深部。通過該結(jié)構(gòu)，能夠降低背柵區(qū)域的電阻值，可抑制寄生晶體管的動(dòng)作。
另外，在本發(fā)明中，與源極電極用的接觸孔的開口形狀配合而形成背柵引出區(qū)域。通過該結(jié)構(gòu)，能夠謀求源極電極用的接觸孔形狀的微細(xì)化，可縮小器件尺寸。
另外，在本發(fā)明中，將源極區(qū)域形成一環(huán)狀之后，利用形成于絕緣層上的接觸孔形成背柵引出區(qū)域。通過該制造方法，無需考慮背柵引出區(qū)域形成時(shí)的掩模偏移以及源極電極用的接觸孔形成時(shí)的掩模偏移。其結(jié)果，能夠謀求源極電極用的接觸孔形狀的細(xì)微化，可縮小器件尺寸。
另外，在本發(fā)明中，以絕緣層為掩模，通過兩次離子注入工序而形成背柵引出區(qū)域。并且，第一次的雜質(zhì)導(dǎo)入量比第二次的雜質(zhì)導(dǎo)入量大。通過該制造方法，即使在以高加速電壓進(jìn)行第二次的離子注入的情況下，也能夠抑制頻率復(fù)用。
另外，在本發(fā)明中，形成背柵引出區(qū)域時(shí)，第二次的離子注入時(shí)的加速電壓是雜質(zhì)形成到源極區(qū)域深部的條件。通過該制造方法，能夠與源極電極用的接觸孔的開口形狀配合，將背柵引出區(qū)域一直形成到源極區(qū)域的深部。并且，能夠降低背柵區(qū)域的電阻值，可抑制寄生晶體管的動(dòng)作。


圖1是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的(A)剖面圖、(B)平面圖；圖2是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的剖面圖；圖3是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖；圖4是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖；圖5是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖；圖6是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的制造方法的(A)剖面圖、(B)平面圖；
圖7是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖；圖8是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖。
符號(hào)說明1 N溝道型MOS晶體管2 P型單晶硅襯底4 N型外延層5 P型擴(kuò)散層6 P型擴(kuò)散層7 N型擴(kuò)散層8 N型擴(kuò)散層10柵極電極15接觸孔具體實(shí)施方式
以下，參照?qǐng)D1～圖2詳細(xì)說明本發(fā)明一實(shí)施方式的半導(dǎo)體裝置。圖1(A)是用于說明本實(shí)施方式的半導(dǎo)體裝置的剖面圖。圖1(B)是用于說明本實(shí)施方式的半導(dǎo)體裝置的平面圖。圖2是用于說明本實(shí)施方式的半導(dǎo)體裝置的剖面圖。
如圖1(A)所示，N溝道型MOS晶體管1主要由P型單晶硅襯底2、N型埋入擴(kuò)散層3、N型外延層4、用作為背柵區(qū)域的P型擴(kuò)散層5、6、用作為源極區(qū)域的N型擴(kuò)散層7、用作為漏極區(qū)域的N型擴(kuò)散層8、9以及柵極電極10構(gòu)成。
N型外延層4形成于P型單晶硅襯底2上。在襯底2和外延層4上形成有N型埋入擴(kuò)散層3。另外，本實(shí)施方式的襯底2以及外延層4對(duì)應(yīng)于本發(fā)明的“半導(dǎo)體層”。在本實(shí)施方式中，表示了在襯底2上形成有一層外延層4的情況，但不限于該情況。例如，作為本發(fā)明的“半導(dǎo)體層”，可以僅是襯底，也可以在襯底上面層積多個(gè)外延層。另外，襯底也可以是N型單晶硅襯底、化合物半導(dǎo)體襯底。
P型擴(kuò)散層5形成在外延層4上。在P型擴(kuò)散層5上使其形成區(qū)域重疊而形成P型擴(kuò)散層6。另外，P型擴(kuò)散層6一直形成到距離外延層4表面大于或等于1.0(μm左右)的深度。并且，P型擴(kuò)散層5、6作為背柵區(qū)域使用。另外，本實(shí)施方式中的P型擴(kuò)散型6對(duì)應(yīng)于本發(fā)明的“背柵引出區(qū)域”。
N型擴(kuò)散層7形成在P型擴(kuò)散層5上。N型擴(kuò)散層7作為源極區(qū)域使用。N型擴(kuò)散層7和P型擴(kuò)散層6與源極電極連接，為同電位。并且，N型擴(kuò)散層7一直形成到距離外延層4表面大于或等于1.5(μm左右)的深部。
N型擴(kuò)散層8、9形成在外延層4上。N型擴(kuò)散層8、9作為漏極區(qū)域使用。并且，位于柵極電極10下方且位于N型擴(kuò)散層7和N型擴(kuò)散層8之間的P擴(kuò)散層5作為溝道區(qū)域使用。
柵極電極10形成在柵極氧化膜上面。柵極電極10例如通過多晶硅膜和鎢硅膜而形成為希望的膜厚。
LOCOS(Local Oxidation of Silicon)氧化膜11形成在外延層4上。在LOCOS氧化膜11的平坦部上，其膜厚例如為3000～5000左右。在N型擴(kuò)散層8與P型分離區(qū)域12之間的LOCOS氧化膜11的下方形成有N型擴(kuò)散層13。N型擴(kuò)散層13防止外延層4表面翻轉(zhuǎn)的情況。
絕緣層14形成于外延層4上面。絕緣層14由BPSG(Boron PhosphoSilicate Glass)膜、SOG(Spin On Glass)膜等形成。并且，使用公知的光刻技術(shù)，例如通過使用CHF3+O2類的氣體的干式蝕刻，在絕緣層14上形成接觸孔15、16、17。
在接觸孔15、16、17中埋設(shè)有阻擋金屬膜18以及鎢(W)膜19。在鎢膜19的表面選擇地形成鋁硅銅(AlSiCu)膜以及阻擋金屬膜，形成源極電極20以及漏極電極21、22。另外，在圖1所示的剖面中，向柵極電極10的配線層雖未圖示，但在其他區(qū)域與配線層連接。
如圖1(B)所示，由虛線23包圍的區(qū)域表示分離區(qū)域12，點(diǎn)劃線24的內(nèi)側(cè)區(qū)域表示P型擴(kuò)散層5，雙點(diǎn)劃線25的內(nèi)側(cè)區(qū)域表示N型擴(kuò)散層7，三點(diǎn)劃線26內(nèi)側(cè)的區(qū)域表示N型擴(kuò)散層8。如圖所示，在由分離區(qū)域12包圍的區(qū)域，P型擴(kuò)散層5以及N型擴(kuò)散層8在圖示的Y軸方向上延伸。N型擴(kuò)散層8夾著P型擴(kuò)散層5而形成在P型擴(kuò)散層5的兩側(cè)。另一方面，在P型擴(kuò)散層5上形成N型擴(kuò)散層7，在N型擴(kuò)散層7上，如虛線27所示，P型擴(kuò)散層6在Y軸方向上以一定間隔形成。
圖1(A)所示的剖面圖是圖1(B)所示A-A線方向的剖面圖，是在外延層4表面露出有P型擴(kuò)散層6的區(qū)域。另一方面，圖2所示的剖面圖是圖1(B)所示的B-B線方向的剖面圖，在N型擴(kuò)散層7的下方形成有P型擴(kuò)散層6。對(duì)此，將在后面的對(duì)半導(dǎo)體裝置的制造方法的說明中詳細(xì)說明。P型擴(kuò)散層6在形成接觸孔15之后，分別通過不同條件的兩次離子注入工序形成。通過該制造方法，由于與接觸孔15的形狀配合而形成P型擴(kuò)散層6，故在形成接觸孔15時(shí)，不需要考慮與P型擴(kuò)散層6的掩模偏移。另外，也不需要考慮形成P型擴(kuò)散層6時(shí)的掩模偏移。其結(jié)果，能夠縮窄接觸孔15的寬度W1，并且可縮小MOS晶體管1的尺寸。而且能夠增大由一張晶圓得到的個(gè)數(shù)。
另外，在被N型擴(kuò)散層7包圍的區(qū)域，P型擴(kuò)散層6形成在被虛線27(參照?qǐng)D1(B))包圍的區(qū)域。另一方面，在比N型擴(kuò)散層7更深的深部，P型擴(kuò)散層6與接觸孔15的開口形狀相配合而形成。即，P型擴(kuò)散層6在比N型擴(kuò)散層7更深的深部，形成為比被N型擴(kuò)散型7包圍的區(qū)域更寬廣的區(qū)域。通過該結(jié)構(gòu)，能夠降低P型擴(kuò)散層5深部的電阻值，可抑制MOS晶體管1內(nèi)的寄生晶體管的動(dòng)作。
在此，如圖2所示，對(duì)寄生NPN晶體管(TR1)進(jìn)行說明。寄生NPN晶體管包括N型外延層4；由N型擴(kuò)散層8、9構(gòu)成的集電極區(qū)域；由P型擴(kuò)散區(qū)5、6構(gòu)成的基極區(qū)域；由N型擴(kuò)散層7構(gòu)成的發(fā)射極區(qū)域。在MOS晶體管1動(dòng)作時(shí)，P型擴(kuò)散層6和N型擴(kuò)散層7與源極電極連接，基極區(qū)域和發(fā)射極區(qū)域保持為同電位，寄生NPN晶體管不動(dòng)作。例如，在MOS晶體管1斷開時(shí)，在柵極電極10下方的翻轉(zhuǎn)層(形成于P型擴(kuò)散層5上的自由載流子(電子)流動(dòng)的區(qū)域)流動(dòng)的自由載流子(電子)，經(jīng)由P型擴(kuò)散層5向P型擴(kuò)散層6流動(dòng)。此時(shí)，在P型擴(kuò)散層5、6的電阻值大的情況下，寄生NPN晶體管的基極-發(fā)射極之間產(chǎn)生電位差，寄生NPN晶體管接通動(dòng)作。
因此，如上所述，P型擴(kuò)散層6與接觸孔15的形狀配合而形成在N型擴(kuò)散層7的下方，由此能夠降低P型擴(kuò)散層5、6的電阻值。并且，通過減小寄生NPN晶體管的基極-發(fā)射極間的電位差，能夠防止寄生NPN晶體管的接通動(dòng)作。結(jié)果，可擴(kuò)大MOS晶體管1的安全動(dòng)作區(qū)域。
其次，參照?qǐng)D3～圖8詳細(xì)說明本發(fā)明的一實(shí)施方式的半導(dǎo)體裝置的制造方法。圖3～圖6(A)以及圖7～圖8是用于說明本實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖。圖6(B)是用于說明本實(shí)施方式的半導(dǎo)體裝置的制造方法的平面圖。另外，在以下的說明中，對(duì)在由分離區(qū)域劃分的一個(gè)元件形成區(qū)域中例如形成N溝道型MOS晶體管的情況進(jìn)行說明，但不限于該情況。例如，也可以在其他元件形成區(qū)域形成P溝道型MOS晶體管、NPN型的晶體管、縱型PNP晶體管等，并且形成半導(dǎo)體集成電路裝置。
首先，如圖3所示，準(zhǔn)備P型單晶硅襯底31。使用公知的光刻技術(shù)，從襯底31的表面離子注入N型雜質(zhì)，例如磷(P)，形成N型埋入擴(kuò)散層32。其次，使用公知的光刻技術(shù)，從襯底31的表面離子注入P型雜質(zhì)，例如硼(B)，形成P型埋入擴(kuò)散層33。之后，將襯底31配置在外延生長(zhǎng)裝置的支承器上。并且，利用燈泡加熱，給予襯底31例如1200℃左右的高溫，同時(shí)向反應(yīng)管內(nèi)導(dǎo)入SiHCl3氣體和H2氣體。通過該工序，在襯底31上生長(zhǎng)例如電阻率0.1～2.0Ω·cm、厚度1.0～10.0μm左右的外延層34。
然后，使用公知的光刻技術(shù)，從外延層34的表面離子注入P型雜質(zhì)，例如硼(B)，形成P型擴(kuò)散層35。通過將P型埋入擴(kuò)散層33與P型擴(kuò)散層35連結(jié)，形成分離區(qū)域36。如上所述，通過分離區(qū)域36將襯底31及外延層34劃分成多個(gè)島區(qū)域。
另外，本實(shí)施方式的襯底31以及外延層34對(duì)應(yīng)本發(fā)明的“半導(dǎo)體層”。并且，在本實(shí)施方式中表示了在襯底31上形成有一層外延層34的情況，但不限于該情況。例如，作為本發(fā)明的“半導(dǎo)體層”，可以僅是襯底，也可以在襯底上面層積多個(gè)外延層。另外，襯底也可以是N型單晶硅襯底、化合物半導(dǎo)體襯底。
接著，如圖4所示，將在形成LOCOS氧化膜37的部分設(shè)有開口部的絕緣層作為掩模使用，離子注入N型雜質(zhì)，例如磷(P)，形成N型擴(kuò)散層38。之后，通過形成LOCOS氧化膜37，能夠?qū)型擴(kuò)散層38相對(duì)于LOCOS氧化膜37位置精度良好地形成。并且，在外延層34上依次堆積氧化硅膜39、多晶硅膜以及鎢硅膜。使用公知的光刻技術(shù)選擇地去除多晶硅膜以及鎢硅膜，形成柵極電極40。并且，將柵極電極40下方的氧化硅膜39作為柵極氧化膜使用。然后，離子注入N型雜質(zhì)，例如磷(P)，形成N型擴(kuò)散層41。N型擴(kuò)散層41作為漏極區(qū)域使用。
然后，如圖5所示，在外延層34上形成光致抗蝕劑42。并且，使用公知的光刻技術(shù)，在形成P型擴(kuò)散層43的區(qū)域上的光致抗蝕劑42上形成開口部。之后，離子注入P型雜質(zhì)，例如硼(B)，形成P型擴(kuò)散層43。
接著，如圖6(A)所示，在外延層34上形成光致抗蝕劑44。然后使用公知的光刻技術(shù)離子注入N型雜質(zhì)，例如磷(P)，形成N型擴(kuò)散層45、46。N型擴(kuò)散層45重疊在P型擴(kuò)散層43上而形成。N型擴(kuò)散層45和P型擴(kuò)散層43重疊的區(qū)域的N型雜質(zhì)濃度和P型雜質(zhì)濃度被修正，成為N型擴(kuò)散區(qū)域，作為源極區(qū)域使用。另一方面，N型擴(kuò)散層46作為漏極區(qū)域使用，并且漏極區(qū)域通過N型擴(kuò)散層41、46構(gòu)成雙層擴(kuò)散結(jié)構(gòu)。
在此，圖6(B)表示MOS晶體管的圖案的一部分。被虛線47包圍的區(qū)域表示分離區(qū)域36，點(diǎn)劃線48的內(nèi)側(cè)區(qū)域表示P型擴(kuò)散層43，雙點(diǎn)劃線49的內(nèi)側(cè)區(qū)域表示N型擴(kuò)散層45，三點(diǎn)劃線50的內(nèi)側(cè)區(qū)域表示N型擴(kuò)散層41。如圖所示，在形成有N型擴(kuò)散層45的P型擴(kuò)散層43上，在其一部分上包覆光致抗蝕劑44。另外，如圖6(A)所示，在未形成有N型擴(kuò)散層45、46的區(qū)域上包覆有光致抗蝕劑44，但圖6(B)中省略。
然后，離子注入磷(P)，在P型擴(kuò)散層43上形成N型擴(kuò)散層45，去除光致抗蝕劑44。即，在P型擴(kuò)散層43上形成有光致抗蝕劑44的區(qū)域保持P型擴(kuò)散層43的狀態(tài)。
接著，如圖7所示，在外延層34上作為絕緣層51堆積例如BPSG(BoronPhospho Silicate Glass)膜、SOG(Spin On Glass)膜。并且，使用公知的光刻技術(shù)，例如通過使用了CHF3+O2類的氣體的干式蝕刻，在絕緣層51上形成接觸孔52、53、54。
之后，在絕緣層51上形成光致抗蝕劑55，使接觸孔52成為開口狀態(tài)而選擇地去除光致抗蝕劑55。經(jīng)由接觸孔52在外延層34上離子注入P型雜質(zhì)，例如硼(B)。此時(shí)，如圖6(B)實(shí)線所示，形成接觸孔52。在接觸孔52的開口區(qū)域設(shè)有N型擴(kuò)散層45和周圍被N型擴(kuò)散層45包圍的P型擴(kuò)散層43。因此，利用從接觸孔52注入的硼(B)，在P型擴(kuò)散層43上形成P型擴(kuò)散層56。另一方面，注入到接觸孔52內(nèi)的N型擴(kuò)散層45中的硼(B)通過N型雜質(zhì)濃度和P型雜質(zhì)濃度的修正而保持N型擴(kuò)散層45的狀態(tài)。
具體地，利用接觸孔52，通過兩次離子注入工序形成P型擴(kuò)散層56。形成P型擴(kuò)散層56時(shí)的第一次離子注入條件例如是，加速電壓40～60keV、導(dǎo)入量1.0×1014～1.0×1016/cm2。第二次離子注入條件例如是，加速電壓70～90keV、導(dǎo)入量1.0×1013～1.0×1015/cm2。
即，第一次的離子注入條件是在與N型擴(kuò)散層45重疊的區(qū)域上不形成P型擴(kuò)散層56的條件。通過該條件，源極電極能夠經(jīng)由接觸孔52而與N型擴(kuò)散層45和P型擴(kuò)散層56兩個(gè)擴(kuò)散層連接。并且，上述的寄生NPN晶體管的基極電位和發(fā)射極電位可成為同電位。另一方面，第二次的離子注入條件是使加速電壓大于第一次，將硼(B)一直注入到外延層34的深部。通過該條件，在N型擴(kuò)散層45的下方形成有接觸孔52的開口形狀的P型擴(kuò)散層56。并且，降低P型擴(kuò)散層43、56的電阻值，并且如上所述，減小寄生NPN晶體管的基極-發(fā)射極之間的電位差，可防止寄生NPN晶體管的接通動(dòng)作。另外，通過第二次的離子注入工序，也能夠調(diào)制P型擴(kuò)散層56的表面區(qū)域的雜質(zhì)濃度，故也能夠降低接觸電阻。另外，通過形成P型擴(kuò)散層56的離子注入工序后的其他工序的熱處理，P型擴(kuò)散層56比接觸孔52的開口形狀多少橫向擴(kuò)散。
另外，通過該制造方法，能夠與接觸孔52的形狀位置配合，通過二次的離子注入工序形成P型擴(kuò)散層56。因此，可省去在形成接觸孔52之前形成P型擴(kuò)散層56的工序。并且，不用考慮形成P型擴(kuò)散層56時(shí)的掩模偏移，位于柵極電極40下方的P型擴(kuò)散層43的雜質(zhì)濃度不增高。其結(jié)果，能夠防止MOS晶體管的Vth值調(diào)制。
另外，在形成P型擴(kuò)散層56的離子注入工序中，不需要由于利用接觸孔52而考慮P型擴(kuò)散層56與接觸孔52的掩模偏移。例如，在形成P型擴(kuò)散層56之后形成接觸孔52的情況下，在接觸孔52的寬度的基礎(chǔ)上，作為掩模偏移寬度，需要在接觸孔52的周圍構(gòu)成0.6(μm)左右。但是，在本實(shí)施方式中，無需考慮掩模偏移寬度，如圖7所示剖面中，在接觸孔52的左右能夠省去所考慮的掩模偏移寬度(1.2μm左右)。并且，能夠縮小MOS晶體管尺寸。
另外，在形成P型擴(kuò)散層56的離子注入工序中，將絕緣層51用作為掩模，形成P型擴(kuò)散層56。因此，與將光致抗蝕劑作為掩模的情況相比，不會(huì)由于雜質(zhì)的導(dǎo)入量而導(dǎo)致開口部附近的掩模松弛，在第一次的離子注入工序中，可進(jìn)行雜質(zhì)的導(dǎo)入量大的工序。通過該制造方法，在第二次離子注入時(shí)，使加速電壓大于第一次，但能夠抑制頻率復(fù)用。這是由于，通過第一次的加速電壓較低的離子注入工序，在外延層34表面形成有非晶化了的貫穿膜。
另外，本實(shí)施方式的P型擴(kuò)散層56對(duì)應(yīng)于本發(fā)明的“背柵引出區(qū)域”。
最后，如圖8所示，在接觸孔52、53、54內(nèi)壁等上形成阻擋金屬膜57。然后，在接觸孔52、53、54內(nèi)埋設(shè)鎢(W)膜58。并且，在鎢膜58上面，通過CVD法而堆積鋁-硅-銅(Al-Si-Cu)膜、阻擋金屬膜。然后，使用公知的光刻技術(shù)，選擇地去除鋁-硅-銅膜以及阻擋金屬膜，形成源極電極59以及漏極電極60、61。另外，在圖8所示的剖面中，向柵極電極的配線層雖然未作圖示，但是在其他區(qū)域與配線層連接。
另外，在本實(shí)施方式中，對(duì)在P型擴(kuò)散層43上形成N型擴(kuò)散層45并且形成接觸孔52之后，利用接觸孔52形成P型擴(kuò)散層56的情況進(jìn)行了說明，但不限于該情況。例如，也可以在P型擴(kuò)散層43上形成N型擴(kuò)散層45，使用光致抗蝕劑作為掩模，形成P型擴(kuò)散層56，然后形成接觸孔52。此時(shí)，也能夠在所希望的區(qū)域形成P型擴(kuò)散層56，可抑制MOS晶體管的寄生NPN晶體管的動(dòng)作另外，在本實(shí)施方式中，對(duì)在形成P型擴(kuò)散層56時(shí)，經(jīng)由接觸孔52由加速電壓不同的兩次離子注入工序形成的情況進(jìn)行了說明，但不限于該情況。例如，也可以經(jīng)由接觸孔52，通過3次、4次等多次離子注入工序形成P型擴(kuò)散層56。此外，在不脫離本發(fā)明的要旨的范圍內(nèi)，能夠進(jìn)行各種變更。
權(quán)利要求
1.一種半導(dǎo)體裝置，其具有半導(dǎo)體層；形成于所述半導(dǎo)體層上的漏極區(qū)域、源極區(qū)域以及背柵區(qū)域；形成于所述半導(dǎo)體層上面的柵極氧化膜；形成于所述柵極氧化膜上的柵極電極；形成于所述半導(dǎo)體層上面的絕緣層；形成于所述漏極區(qū)域、所述源極區(qū)域或所述柵極電極上的所述絕緣層上的接觸孔，其特征在于，在所述背柵區(qū)域形成背柵引出區(qū)域，所述背柵引出區(qū)域一直形成到所述源極區(qū)域的深部，并且，位于所述源極區(qū)域的深部的所述背柵引出區(qū)域至少形成在所述源極區(qū)域上的所述接觸孔的整個(gè)開口區(qū)域。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述背柵引出區(qū)域中形成于所述源極區(qū)域的深部的區(qū)域與被所述源極區(qū)域包圍的區(qū)域相比，在更寬的區(qū)域上形成。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述源極區(qū)域一直形成到距離所述半導(dǎo)體層表面大于或等于1.0μm的深度，所述背柵引出區(qū)域一直形成到距離所述半導(dǎo)體層表面大于或等于1.5μm的深度。
4.一種半導(dǎo)體裝置的制造方法，其特征在于，具有如下工序在半導(dǎo)體層上形成背柵區(qū)域、漏極區(qū)域并且在所述半導(dǎo)體層上形成柵極氧化膜以及柵極電極之后，在所述背柵區(qū)域的期望區(qū)域上以包覆抗蝕劑掩模的狀態(tài)進(jìn)行離子注入，包圍所述背柵區(qū)域上的去除了抗蝕劑掩模的區(qū)域而形成源極區(qū)域；在所述半導(dǎo)體層上面形成絕緣層，在所述絕緣層上形成接觸孔之后，使位于所述背柵區(qū)域上的所述接觸孔開口而在所述絕緣層上形成抗蝕劑掩模；經(jīng)由所述接觸孔對(duì)所述背柵區(qū)域進(jìn)行離子注入，在所述背柵區(qū)域上的去除了抗蝕劑掩模的區(qū)域上形成背柵引出區(qū)域。
5.如權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其特征在于，在形成所述背柵引出區(qū)域的工序中，進(jìn)行離子注入條件不同的兩次離子注入工序，第一次的雜質(zhì)導(dǎo)入量比第二次的雜質(zhì)導(dǎo)入量大。
6.如權(quán)利要求5所述的半導(dǎo)體裝置的制造方法，其特征在于，在形成所述背柵引出區(qū)域的工序中，第一次的雜質(zhì)導(dǎo)入量是所述背柵引出區(qū)域與所述源極區(qū)域重疊的區(qū)域成為所述源極區(qū)域的條件。
7.如權(quán)利要求5所述的半導(dǎo)體裝置的制造方法，其特征在于，在形成所述背柵引出區(qū)域的工序中，第一次的加速電壓是雜質(zhì)不穿透所述源極區(qū)域的條件。
8.如權(quán)利要求5所述的半導(dǎo)體裝置的制造方法，其特征在于，在形成所述背柵引出區(qū)域的工序中，第二次的加速電壓是雜質(zhì)穿透所述源極區(qū)域的條件，在所述源極區(qū)域的深部形成所述接觸孔的開口部形狀的所述背柵引出區(qū)域。
全文摘要
一種半導(dǎo)體裝置及其制造方法。以往的半導(dǎo)體裝置中，例如MOS晶體管中，由于背柵區(qū)域的雜質(zhì)濃度以及其擴(kuò)散形狀的不同，而產(chǎn)生寄生晶體管容易動(dòng)作的問題。本發(fā)明的半導(dǎo)體裝置，例如是MOS晶體管，其在N型外延層(4)上形成作為背柵區(qū)域的P型擴(kuò)散層(5)以及作為漏極區(qū)域的N型擴(kuò)散層(8)。在P型擴(kuò)散層(5)上形成有作為源極區(qū)域的N型擴(kuò)散層(7)和P型擴(kuò)散層(6)。P型擴(kuò)散層(6)與接觸孔15的形狀配合，通過兩次離子注入工序形成，調(diào)制其表面部和深部的雜質(zhì)濃度。通過該結(jié)構(gòu)，能夠縮小器件尺寸，抑制寄生NPN晶體管動(dòng)作。
文檔編號(hào)H01L21/336GK1925168SQ20061009417
公開日2007年3月7日 申請(qǐng)日期2006年6月27日 優(yōu)先權(quán)日2005年8月31日
發(fā)明者大竹誠(chéng)治, 神田良, 菊地修一 申請(qǐng)人:三洋電機(jī)株式會(huì)社