專利名稱：淺渠溝隔離結(jié)構(gòu)的制造方法以及半導(dǎo)體結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明乃是關(guān)于一種集成電路制造技術(shù)，特別是關(guān)于一種形成集成電路元件中所采用的改進(jìn)淺渠溝隔離結(jié)構(gòu)。
背景技術(shù)：
在集成電路制造領(lǐng)域中，在追求更小的集成電路尺寸的潮流下，已能夠在一般基底上封裝出更高密度、更小的電子元件。在集成電路的應(yīng)用領(lǐng)域中，常使用的電子元件包括有主動元件(active device)如電晶體等，以及被動元件(passive device)如電阻和電容器等。一般來說，高密度封裝的電子元件的可靠性乃是部分地取決于是否能夠?yàn)榧呻娐分械南嘟釉峁┳銐虻碾娦愿綦x。
習(xí)知的一種為相接的元件提供電性隔離的方法是形成硅局部氧化(local oxidization of silicon，LOCOS)結(jié)構(gòu)。典型的LOCOS結(jié)構(gòu)的形成方法是將不可氧化的罩幕(mask)如氮化硅(Si3N4)沉積在空白硅晶圓(blanksilicon wafer)上。用微影法將罩幕形成圖案，然后在被暴露的硅表面部分(利用蝕刻技術(shù))上形成二氧化硅(SiO2)膜。該氧化膜的作用是將形成于基底的一部份上的元件電性隔離，其中基底上的此部份殘留有未氧化的罩幕。
另一種習(xí)知的將相接元件電性隔離的方法是在基底上的元件之間形成淺渠溝隔離(shallow trench isolation，STI)結(jié)構(gòu)。典型的STI結(jié)構(gòu)形成方法是在將要形成電子元件的區(qū)域之間的基底上蝕刻出淺渠溝，然后將這些淺渠溝注滿絕緣材料，如二氧化硅或其他介電材料。當(dāng)淺渠溝被注滿后，采用化學(xué)機(jī)械研磨(chemical mechanical polish，CMP)技術(shù)而平坦化晶圓表面，而使絕緣材料保留在淺渠溝中，其中淺渠溝的頂面與暴露的基底的頂面切齊。被“埋入”的絕緣材料為形成于暴露基底之內(nèi)或之上的相接元件之間提供電性隔離。一般用于注滿STI淺渠溝的材料是氧化物，其可采用高密度電漿的化學(xué)氣相沉積(high density plasma chemical vapordeposition，HDP-CVD)技術(shù)而沉積一層該氧化物薄膜。
盡管LOCOS結(jié)構(gòu)在某些應(yīng)用中能夠提供有效的電性隔離，但是LOCOS技術(shù)仍存在嚴(yán)重的局限。例如，LOCOS結(jié)構(gòu)在基底表面上耗費(fèi)大量的硅的主動面積，而減少了可用于形成電子元件的面積。此外，由于LOCOS結(jié)構(gòu)具有不平的表面輪廓(topology)，對其制程的產(chǎn)出量(process yield)和后續(xù)的基底處理制程的復(fù)雜度都會產(chǎn)生不利影響。還有，在習(xí)知的LOCOS方法中，氮化硅罩幕下面的硅容易發(fā)生橫向氧化(lateral oxidation)，而在已經(jīng)形成的氧化層邊緣形成“鳥嘴(brid’s beak)”結(jié)構(gòu)。
同樣地，習(xí)知的STI技術(shù)也存在一些缺陷。例如，隨著STI渠溝寬度的減少，填注渠溝的絕緣材料的寬度也相對地減少。如果填入渠溝的絕緣材料造成過高的埋置應(yīng)力(embedded stress)而使硅晶格產(chǎn)生差排(dislocation)，便會有額外的漏電流產(chǎn)生也使得此絕緣材料能夠提供有效電性隔離的能力隨的降低。特別是，使用各種習(xí)知技術(shù)所形成的寬度小于大約1800的STI渠溝，其提供的相接元件之間電性隔離的能力將嚴(yán)重下降。差排通常是在STI渠溝結(jié)構(gòu)的形成過程中，由施加在基底和/或絕緣材料上的機(jī)械或熱應(yīng)力所造成的。
如上所述，由于填充渠溝的絕緣材料的埋置應(yīng)力產(chǎn)生差排導(dǎo)致STI渠溝所提供的充分電性隔離的能力受到損害。此差排通常是由于STI渠溝結(jié)構(gòu)所導(dǎo)致的機(jī)械和熱應(yīng)力造成的。圖1是習(xí)知STI結(jié)構(gòu)的剖面示意圖，從圖中可以看出機(jī)械和熱應(yīng)力所造成的影響。圖1中所示的結(jié)構(gòu)包括硅基底100，其具有形成于其上的二氧化硅層102和氮化硅層104。蝕刻出一渠溝108并穿透氧化物和氮化物層而進(jìn)入基底100。利用習(xí)知的氧化技術(shù)，例如干的或濕的熱氧化法以在渠溝108表面上形成側(cè)壁氧化層106。當(dāng)其后渠溝108填注滿絕緣材料時(例如使用高密度電漿-化學(xué)氣相沉積法(HDP-CVD)技術(shù))，此時側(cè)壁氧化層106將有助于減少絕緣層內(nèi)的應(yīng)力。
圖1所示的習(xí)知STI渠溝結(jié)構(gòu)的實(shí)施例具有許多缺點(diǎn)。例如，氧化物侵蝕(oxide encroachment)結(jié)構(gòu)107，通常也被稱為“鳥嘴(bird’s beak)”結(jié)構(gòu)，其形成于當(dāng)H2O與O2擴(kuò)散到硅基底100和二氧化硅層102之間的介面時。侵蝕結(jié)構(gòu)107是使元件活性面積(active area)縮小而致特性損失的原因之一。此外，STI渠溝底部的尖銳角落110也將導(dǎo)致填注渠溝108的絕緣材料內(nèi)產(chǎn)生很高的埋置應(yīng)力，這是差排所產(chǎn)生的原因之一。在某些制程條件中，渠溝的角落110處的蝕刻略深于渠溝108的中心，使得角落110更為尖銳，尤其是在形成側(cè)壁氧化層106之后。如此，將更進(jìn)一步地增加了埋置應(yīng)力。如上所述，這些埋置應(yīng)力所造成的差排將導(dǎo)致漏電電流，進(jìn)而降低了鄰近的被渠溝108所分隔的主動元件的可靠性。
降低STI渠溝填充絕緣材料的埋置應(yīng)力的方法之一是繼續(xù)再沉積一層具有張應(yīng)力(tensile stress)和壓應(yīng)力(compressive stress)的另一層絕緣材料。理論上這另一層絕緣材料會平衡整個絕緣體中的整體結(jié)構(gòu)應(yīng)力。然而，在實(shí)際制程中，若要采用此一技術(shù)而將結(jié)構(gòu)應(yīng)力降低到能夠使整個絕緣體中的埋置應(yīng)力有效地減少是非常困難或者是不可能的。此外，由于沉積了多層絕緣材料，對后續(xù)的用于提供集成電路的平坦表面的化學(xué)機(jī)械研磨(CMP)技術(shù)處理的精確控制將變得十分困難。
降低STI渠溝填充絕緣材料內(nèi)埋置應(yīng)力的另一方法是在填充渠溝後進(jìn)行高溫退火(anneal)。退火的目的是減少機(jī)械應(yīng)力并由此降低沉積在渠溝內(nèi)的絕緣材料的差排密度。然而，在隔離渠溝的表面上具有側(cè)壁氧化層106的結(jié)構(gòu)中，此退火步驟將會產(chǎn)生不利地該側(cè)壁氧化層106的熱應(yīng)力，這種熱應(yīng)力又是產(chǎn)省絕緣材料差排的另一原因。
發(fā)明內(nèi)容
由于上述原因，本發(fā)明提供了一種用以電性隔離在普通半導(dǎo)體基底上的高密度封裝元件的技術(shù)方法。在某些實(shí)施例中，STI結(jié)構(gòu)提供一種已修正的圓形輪廓，可降低在渠溝角落處由于應(yīng)力所引起的絕緣材料的差排密度。絕緣材料的差排密度的降低可為STI結(jié)構(gòu)提供了已修正的電性隔離特性。
根據(jù)本發(fā)明一實(shí)施例所述的淺渠溝隔離結(jié)構(gòu)的制造方法包括下列數(shù)個步驟。首先，在硅基底上蝕刻出多個渠溝，其中這些渠溝具有一壁部、一底板部和一角落部，而角落部連接壁部和底板部。此淺渠溝隔離結(jié)構(gòu)的制造方法還包括均厚地將介電層沉積于渠溝內(nèi)。此介電層覆蓋至少部分的壁部、至少部分的底板部和至少部分的角落部。此淺渠溝隔離結(jié)構(gòu)的制造方法還包括將此介電層氧化。介電層的一部分沉積于角落部之上并以第一氧化速率氧化，且介電層的一部分沉積于壁部之上并以第二氧化速率氧化，其中第一氧化速率小于第二氧化速率。此淺渠溝隔離結(jié)構(gòu)的制造方法還包括將一種電介絕緣材料沉積在渠溝內(nèi)的介電層之上。
根據(jù)本發(fā)明另一實(shí)施例所述的另一種淺渠溝隔離結(jié)構(gòu)的制造方法，包括下列數(shù)個步驟首先，在基底上蝕刻出渠溝。此淺渠溝隔離結(jié)構(gòu)的制造方法還包括在渠溝內(nèi)形成一介電層。此介電層包括一渠溝壁部、一渠溝底板部和一渠溝角落部，其中渠溝角落部于一尖角而連接于渠溝壁部和渠溝底板部。此淺渠溝隔離結(jié)構(gòu)的制造方法還包括將介電層氧化，其中渠溝壁部以高于渠溝角落部的速度氧化，從而將渠溝角落部由尖角改變?yōu)閳A角。
根據(jù)本發(fā)明的又一實(shí)施例所述的一種半導(dǎo)體結(jié)構(gòu)，包括一硅基底，其上具有已蝕刻的渠溝。此渠溝具有一上壁部、一底板部和一角落部，其中角落部連接上壁部和底板部。此半導(dǎo)體結(jié)構(gòu)還包括一氧化層，形成于上壁部、底板部和角落部上，而此氧化層具有鄰接于渠溝的上壁部的第一厚度和在渠溝的角落部之上的第二厚底，其中第二厚度小于第一厚度。此半導(dǎo)體結(jié)構(gòu)還包括一電性絕緣材料，位于渠溝之內(nèi)并在氧化層之上。此氧化層位于電性絕緣材料和硅基底之間。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。
本發(fā)明的已修正的STI技術(shù)和結(jié)構(gòu)如附圖所示，這些附圖僅起說明作用。附圖由以下各圖組成，圖中相同的附圖標(biāo)記代表相同的部件。
圖1是習(xí)知的STI結(jié)構(gòu)的剖面示意圖。
圖2繪示為本發(fā)明較佳實(shí)施例的氮化層均厚地沉積于在STI渠溝上的剖面示意圖。
圖3繪示為執(zhí)行現(xiàn)場蒸汽產(chǎn)生氧化制程之后的圖2所示的STI渠溝的下角落部的局部放大圖。
圖4是利用一實(shí)施例所形成的STI結(jié)構(gòu)的一部分的剖面照片。
圖5是利用一實(shí)施例所形成的STI結(jié)構(gòu)的剖面照片。
圖6繪示為本發(fā)明較佳實(shí)施例的形成具有降低差排密度的絕緣材料的STI渠溝的方法的流程圖。
100基底102二氧化硅層104氮化硅層106側(cè)壁氧化層107氧化物侵蝕結(jié)構(gòu) 108渠溝110角落200基底202氧化層 204氮化硅層206、306側(cè)壁氧化層 208、308渠溝212氮化硅層t1、t2厚度400、402、404、406、408操作方塊具體實(shí)施方式
根據(jù)上述，本發(fā)明提出了一種降低STI渠溝結(jié)構(gòu)中沉積的絕緣材料的缺陷密度的方法。如圖2所示的實(shí)施例，蝕刻出STI渠溝208，其穿過氮化硅層204、氧化層202而進(jìn)入基底200。在一實(shí)施例中，基底200是具有<100>結(jié)晶方向(crystallographic orientation)的硅基底。然而，在另一實(shí)施例中，基底包括其他類型的半導(dǎo)體基底，如絕緣體上的硅(silicon-on-insulator，SOI)基底。在一實(shí)施例中，氧化層202包括藉由熱生長技術(shù)所形成的二氧化硅層，其具有大約20到大約300的厚度。在一實(shí)施例中，氮化硅層204具有大約100到大約2000的厚度。在另一實(shí)施例中，氮化硅層可被其他適宜的材料所取代。
STI渠溝208的深度乃是部分地取決于被該渠溝所隔離的元件類型。例如，在快閃記憶體(flash memory)的應(yīng)用設(shè)備中，渠溝通常介于大約2500到大約4500之間。為了分隔邏輯裝置(例如為金屬氧化半導(dǎo)體(MOS)的電晶體)，其渠溝通常介于大約2000到大約4000之間。在一實(shí)施例中，可藉由非等向性蝕刻(anisotropic etching)法而形成渠溝，例如為一反應(yīng)性離子蝕刻(reactive ion etching)法，至于其他蝕刻法則用于其他實(shí)施例。
然后，在蝕刻渠溝208上均厚地(conformally)沉積一層薄的、均厚的氮化硅層212。在一實(shí)施例中，均厚的氮化硅層212具有大約25到大約300之間的厚度，在另一實(shí)施例中，均厚的氮化硅層212具有大約30到大約200之間的厚度，在又一實(shí)施例中，均厚的氮化硅層212具有大約50到大約150之間的厚度，在一實(shí)施例中，均厚的氮化硅層212具有大約75到大約125之間的厚度。在一實(shí)施例中，氮化硅層212具有大約均一厚度，順著渠溝208的形狀蓋于渠溝208的直立、水平部及角落部。
在這些實(shí)施例中，然后，藉由現(xiàn)場蒸汽產(chǎn)生(in situ steam generation，ISSG)氧化技術(shù)而選擇性地將氮化硅層212氧化，其中能夠進(jìn)行ISSG氧化制程的處理工具(processing tool)例如使用應(yīng)用材料公司(在SantaClara，CA)于市場上所推出的Centura5000系統(tǒng)。在ISSG技術(shù)中，渠溝208底部角落上的氮化硅與渠溝208中其他部分(直立和水平部分)的氮化硅相比，具有相對較低的氧化速率。因此，在氧化渠溝208的底部角落的氮化硅所使用的時間中，不僅渠溝208的其他部分的氮化硅也會被氧化，而且位于其下的硅基底200也會部分地氧化。由于ISSG氧化技術(shù)以不同的速率而將渠溝208中不同的表面氧化，因此在渠溝208中可產(chǎn)生不同厚度的側(cè)壁氧化層，如圖3所示。特別是，圖3繪示為藉由ISSG氧化技術(shù)所產(chǎn)生的均厚氮化硅層212在渠溝208的直立和水平部具有相對較大的厚度t1，而在渠溝208的角落部具有相對較小的厚度t2。
表A中顯示了在STI渠溝中的不同部分的氮化硅沉積和氧化(采用ISSG法)的相對速率。
表A
如表A所示，盡管均厚氮化硅層212在整個基底上以均一速率沉積，但是ISSG技術(shù)使該均厚氮化硅層212能夠根據(jù)局部輪廓而以不同的速率氧化。特別是在提供表A數(shù)據(jù)的一實(shí)施例中，位于STI渠溝底部角落的氮化硅的氧化速率要比STI渠溝結(jié)構(gòu)其他部分的氮化硅的氧化速率要慢四倍。表A中的數(shù)據(jù)是藉由穿透式電子顯微技術(shù)(TEM)而得。
在一個實(shí)施例中，ISSG的氧化技術(shù)使用大約1％到大約50％之間的氫氣百分比(％H2)，在一實(shí)施例中，ISSG氧化技術(shù)使用大約5％到大約33％之間的氫氣百分比(％H2)，在一個實(shí)施例中，ISSG氧化技術(shù)使用大約10％到大約25％之間的氫氣百分比(％H2)。氫氣百分比％H2乃是由以下的公式所定義％H2＝(H2流速)×(H2流速+O2流速)-1藉由在STI渠溝內(nèi)形成可變厚度的氮化硅層，使得在STI渠溝中提供了一已修正的側(cè)壁氧化層206。如圖3所示，與圖1所示的習(xí)知STI渠溝的尖銳角落相比，已修正的側(cè)壁氧化層206具有一圓角落。當(dāng)絕緣材料沉積于已修正的側(cè)壁氧化層206之后，其結(jié)果由于圓角落的緣故以降低絕緣材料內(nèi)的機(jī)械應(yīng)力，以降低絕緣材料內(nèi)的差排密度。
圖4是利用在此所揭露的某些實(shí)施例所形成的STI渠溝308的部分的照片。照片顯示已修正的側(cè)壁氧化層306具有在渠溝壁平坦部的第一厚度t1和渠溝角落部的第二厚度t2，其中第一厚度t1＞第二厚度t2。類似結(jié)構(gòu)亦顯示于圖5中。圖4和圖5所示的相片分別是使用穿透式電子顯微鏡及掃描電子顯微鏡(SEM)所得到的。
本發(fā)明所揭露的技術(shù)的一個實(shí)施例繪示于如圖6的流程圖。在這些實(shí)施例中，在一操作方塊400內(nèi)，渠溝被蝕刻而穿過氮化物和氧化物層并進(jìn)入其下的基底。然后在操作方塊404中，采用ISSG技術(shù)而將均厚沉積的氮化硅層氧化。在一實(shí)施例中，對ISSG技術(shù)進(jìn)行微調(diào)，而使氮化硅根據(jù)局部輪廓而以非對稱的氧化速率氧化，如此，STI渠溝底部角落的氮化硅將比其他部分的氮化硅氧化得慢。這樣將導(dǎo)致STI渠溝的角落周圍產(chǎn)生較薄的氧化。在這些實(shí)施例中，這種非對稱的氧化導(dǎo)致在STI渠溝中所形成的已修正的側(cè)壁氧化層具有圓滑的底部角落。然后，在操作方塊406中，沉積絕緣材料于渠溝內(nèi)。接著，在操作方塊408中，可選擇性地進(jìn)行化學(xué)機(jī)械研磨(CMP)技術(shù)處理，以便提供平坦的上表面。
相較于各個習(xí)知的STI渠溝的形成技術(shù)，本發(fā)明所揭露的許多實(shí)施例具有許多優(yōu)點(diǎn)，其能夠形成更窄的渠溝，而不會犧牲能夠提供有效電性隔離的能力。特別是某些實(shí)施例中，能夠形成具有降低了缺陷密度的STI結(jié)構(gòu)。這些實(shí)施例包括圓形側(cè)壁氧化層，其可降低用于填充渠溝的絕緣材料內(nèi)的結(jié)構(gòu)應(yīng)力。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種淺渠溝隔離結(jié)構(gòu)的制造方法，包括在一硅基底上蝕刻出多數(shù)個渠溝，其中該些渠溝具有一壁部、一底板部和一角落部，而該角落部連接于該壁部和該底板部；均厚地沉積一介電層于該些渠溝內(nèi)，其中該介電層覆蓋至少部分的該壁部、至少部分的該底板部和至少部分的該角落部；氧化該介電層，其中該介電層的一部份沉積于該角落部之上并以一第一氧化速率氧化，且該介電層的一部分沉積于該壁部之上并以一第二氧化速率氧化，其中該第一氧化速率小于該第二氧化速率；以及沉積一電性絕緣材料在該些渠溝內(nèi)的該介電層之上。
2.根據(jù)權(quán)利要求1所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中氧化該介電層的步驟包括藉由一現(xiàn)場蒸汽產(chǎn)生氧化制程，其利用大約1％到大約50％之間的氫氣百分比(％H2)。
3.根據(jù)權(quán)利要求1所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中氧化該介電層的步驟包括執(zhí)行一現(xiàn)場蒸汽產(chǎn)生氧化制程。
4.根據(jù)權(quán)利要求1所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中該第一氧化速率是介于該第二氧化速率的大約20％到大約30％之間。
5.根據(jù)權(quán)利要求1所述的淺渠溝隔離結(jié)構(gòu)的制造方法，更包括氧化該硅基底的一部分，其中該硅基底的該部分乃是鄰接于該渠溝的該壁部。
6.根據(jù)權(quán)利要求1所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中該電性絕緣材料是二氧化硅。
7.根據(jù)權(quán)利要求1所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中該電性絕緣材料是藉由一高密度電漿的化學(xué)氣相沉積制程而沉積的。
8.根據(jù)權(quán)利要求1所述的淺渠溝隔離結(jié)構(gòu)的制造方法，在沉積該電性絕緣材料于該些渠溝內(nèi)的步驟之后，更包括進(jìn)行一化學(xué)機(jī)械研磨制程。
9.根據(jù)權(quán)利要求1所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中該硅基底具有<100>結(jié)晶方向。
10.根據(jù)權(quán)利要求1所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中蝕刻該些渠溝的步驟包括蝕刻并穿越形成于該硅基底上的一介電層。
11.根據(jù)權(quán)利要求1所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中該渠溝具有介于大約2000到大約4500之間的厚度。
12.根據(jù)權(quán)利要求1所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中該介電層是氮化硅。
13.根據(jù)權(quán)利要求1所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中該介電層具有介于大約25到大約300之間的厚度。
14.根據(jù)權(quán)利要求1所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中該介電層具有介于大約30到大約200之間的厚度。
15.一種淺渠溝隔離結(jié)構(gòu)的制造方法，包括在一基底上蝕刻出一渠溝；在該渠溝內(nèi)形成一介電層，而該介電層包括一渠溝壁部、一渠溝底板部和一渠溝角落部，其中該渠溝角落部于一尖角而連接于該渠溝壁部與該渠溝底板部；以及氧化該介電層，其中該渠溝壁部的氧化速率大于該渠溝角落部的氧化速率，從而將該渠溝角落部由該尖角改變?yōu)橐粓A角。
16.根據(jù)權(quán)利要求15所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中蝕刻出該渠溝的步驟包括蝕刻并穿過形成于該基底之上的一介電層。
17.根據(jù)權(quán)利要求15所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中該介電層是一氮化硅層。
18.根據(jù)權(quán)利要求15所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中該介電層具有介于大約50到大約150之間的厚度。
19.根據(jù)權(quán)利要求15所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中該介電層具有介于大約75到大約125之間的厚度。
20.根據(jù)權(quán)利要求15所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中該渠溝角落部的氧化速率乃是介于該渠溝壁部的氧化速率的大約20％到大約30％之間。
21.根據(jù)權(quán)利要求15所述的淺渠溝隔離結(jié)構(gòu)的制造方法，其中氧化該介電層的步驟包括藉由一現(xiàn)場蒸汽產(chǎn)生氧化制程，其利用介于大約5％到大約33％之間的氫氣百分比(％H2)。
22.根據(jù)權(quán)利要求15所述的淺渠溝隔離結(jié)構(gòu)的制造方法，更包括沉積一電性絕緣材料到該渠溝內(nèi)并在已氧化的該介電層之上。
23.根據(jù)權(quán)利要求15所述的淺渠溝隔離結(jié)構(gòu)的制造方法，更包括沉積一電性絕緣材料到該渠溝內(nèi)并在已氧化的該介電層之上；以及進(jìn)行一化學(xué)機(jī)械研磨制程。
24.一種半導(dǎo)體結(jié)構(gòu)，其包括一硅基底，具有已蝕刻的一渠溝在該硅基底內(nèi)，而該渠溝具有一上壁部、一底板部和一角落部，其中該角落部連接該上壁部與該底板部；一氧化層，形成于該渠溝的該上壁部、該底板部和該角落部上，而該氧化層具有鄰接于該渠溝的該上壁部的一第一厚度，以及在該渠溝的該角落部之上的一第二厚度，其中該第二厚度小于該第一厚度；以及一電性絕緣材料，位于該渠溝內(nèi)與該氧化層之上，使得該氧化層位于該電性絕緣材料和該硅基底之間。
25.根據(jù)權(quán)利要求24所述的半導(dǎo)體結(jié)構(gòu)，更包括形成于該硅基底之上的一介電層，使得該渠溝可蝕刻并穿過該介電層。
26.根據(jù)權(quán)利要求24所述的半導(dǎo)體結(jié)構(gòu)，更包括形成于該硅基底之上的一介電層，使得該渠溝可蝕刻并穿越該介電層，其中該介電層的材質(zhì)包括氮化硅。
27.根據(jù)權(quán)利要求24所述的半導(dǎo)體結(jié)構(gòu)，其中該渠溝具有介于大約2000到大約4500之間的深度。
28.根據(jù)權(quán)利要求24所述的半導(dǎo)體結(jié)構(gòu)，其中該氧化層具有介于大約150到大約50之間的厚度。
29.根據(jù)權(quán)利要求24所述的半導(dǎo)體結(jié)構(gòu)，其中該電性絕緣材料是二氧化硅。
全文摘要
一種淺渠溝隔離結(jié)構(gòu)的制造方法，包括在硅基底上蝕刻出多個渠溝，而渠溝具有一個壁部、一底板部和連接壁部和底板部的一角落部。此淺渠溝隔離結(jié)構(gòu)的制造方法還包括在渠溝內(nèi)均厚地沉積一介電層。此介電層覆蓋至少部分的壁部、底板部和角落部。此淺渠溝隔離結(jié)構(gòu)的制造方法還包括將介電層氧化。沉積在角落部之上的介電層的部分乃是以第一氧化速率氧化，且沉積在壁部之上的介電層的部分乃是以第二氧化速率氧化。第一氧化速率小于第二氧化速率。此淺渠溝隔離結(jié)構(gòu)的制造方法還包括將一電性絕緣材料沉積到渠溝內(nèi)的介電層之上。
文檔編號H01L27/04GK1858898SQ200610079100
公開日2006年11月8日 申請日期2006年4月29日 優(yōu)先權(quán)日2005年5月5日
發(fā)明者鄭培仁 申請人:旺宏電子股份有限公司