專利名稱：非揮發(fā)性記憶體及其制作方法
技術領域：
本發(fā)明是有關于一種半導體及其制造方法，且特別是有關于一種非揮發(fā)性記憶體及其制造方法。
背景技術：
隨著集成電路產業(yè)的快速發(fā)展，在要求電路積集化越來越高的情況下，整個電路元件大小的設計持續(xù)地往尺寸縮小的方向前進。當半導體元件的尺寸逐漸縮小時，元件之間的距離也會相對的縮小，當其距離縮短到某一定的程度之后，各種因制程積集度提高所衍生的問題便會發(fā)生。因此，如何制造出尺寸縮小、高積集度，又能兼顧其品質的半導體元件是產業(yè)的一致目標。
然而，隨著元件積集度的增加，相鄰的源極與汲極的距離也越接近，因此會有一些問題產生。舉例來說，由于源極/汲極區(qū)通常是以離子植入(ionimplant)的方式形成，一旦植入的摻質(dopant)產生擴散，容易使相鄰的源極/汲極區(qū)發(fā)生電性擊穿(punch through)。此電性擊穿的問題會造成不正常的電性導通，影響元件的正常操作速度與元件效能，且甚至會造成元件短路(short)或斷路(open)，進而大大地影響整個制程的良率與可靠度。

發(fā)明內容
依據本發(fā)明提供實施例的目的就是在提供一種非揮發(fā)性記憶體的制作方法，能夠避免因習知源極/汲極區(qū)的摻質擴散，而導致電性擊穿的問題。
依據本發(fā)明提供實施例的另一目的是提供一種非揮發(fā)性記憶體，可防止電性擊穿的發(fā)生，而影響元件效能與制程可靠度。
本發(fā)明提出一種非揮發(fā)性記憶體的制作方法，包括先于基底中形成二開口。接著，于二開口之間的基底上形成堆疊閘極結構，堆疊閘極結構包括第一介電層、電荷儲存層、第二介電層與第一導體層。之后，于二開口底部及側壁形成襯層，襯層的頂部表面低于基底的頂部表面。繼之，于二開口底部的襯層上形成第二導體層，其中第二導體層的頂部表面與襯層的頂部表面共平面。然后，于第二導體層與襯層上形成第三導體層，其中第三導體層的頂部表面至少與基底的頂部表面共平面，且低于第一介電層的頂部表面。
依照本發(fā)明的一實施例所述，上述的襯層的形成方法例如是原位蒸汽生成(in-situ steam generated，ISSG)法或化學氣相沉積法。襯層的材質例如是氧化硅、氮化硅或氮氧化硅。
依照本發(fā)明的一實施例所述，上述的第二導體層的材質例如是摻雜多晶硅。
依照本發(fā)明的一實施例所述，上述的第三導體層的形成方法例如是先于基底上形成導體材料層，以至少填滿二開口。然后，移除部分導體材料層，直至導體材料層的頂部表面至少與基底的頂部表面共平面，且低于第一介電層的頂部表面。
依照本發(fā)明的一實施例所述，上述的第三導體層的材質例如是摻雜多晶硅。
依照本發(fā)明的一實施例所述，上述的電荷儲存層的材質例如是氮化硅。在另一實施例中，電荷儲存層的材質例如是多晶硅或摻雜多晶硅。
依照本發(fā)明的一實施例所述，上述的第一介電層的材質例如是氧化硅。
依照本發(fā)明的一實施例所述，上述的第二介電層的材質例如是氧化硅或氧化硅/氮化硅/氧化硅。
依照本發(fā)明的一實施例所述，上述的第一導體層的材質例如是多晶硅或摻雜多晶硅。
本發(fā)明提供一種非揮發(fā)性記憶體，包括基底、堆疊閘極結構、襯層、第二導體層以及第三導體層。其中，基底中具有二開口。堆疊閘極結構位于二開口之間的基底上。其中堆疊閘極結構包括由基底往上依序是第一介電層、電荷儲存層、第二介電層與第一導體層。襯層位于二開口底部以及部分側壁，襯層的頂部表面低于基底的頂部表面。第二導體層位于二開口底部的襯層上，且第二導體層的頂部表面與襯層的頂部表面共平面。第三導體層位于第二導體層與襯層上，其中第三導體層的頂部表面至少與基底的頂部表面共平面，且低于第一介電層的頂部表面。
依照本發(fā)明的一實施例所述，上述的第二導體層的材質例如是摻雜多晶硅。
依照本發(fā)明的一實施例所述，上述的第三導體層的材質例如是摻雜多晶硅。
依照本發(fā)明的一實施例所述，上述的襯層的材質例如是氧化硅、氮化硅或氮氧化硅。
依照本發(fā)明的一實施例所述，上述的電荷儲存層的材質例如是氮化硅。在另一實施例中，電荷儲存層的材質例如是多晶硅或摻雜多晶硅。
依照本發(fā)明的一實施例所述，上述的第一介電層的材質例如是氧化硅。
依照本發(fā)明的一實施例所述，上述的第二介電層的材質例如是氧化硅或氧化硅/氮化硅/氧化硅。
依照本發(fā)明的一實施例所述，上述的第一導體層的材質例如是多晶硅或摻雜多晶硅。
本發(fā)明是利用在基底中形成開口，并于開口中依序形成襯層與導體層，以作為元件的源極/汲極區(qū)。因此，可避免習知以離子植入方式形成源極/汲極區(qū)，容易產生摻質擴散而導致電性擊穿的問題，進而提升非揮發(fā)性記憶體的良率與可靠度。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下。


圖1A至圖1E為依照本發(fā)明的一實施例所繪示的非揮發(fā)性記憶體的制作方法的流程結構剖面圖。
100基底 102、114、164、174、182頂部表面112、126介電層 122電荷儲存層132第一導體層140堆疊閘極結構150開口 160、162襯層170導體材料層172第二導體層180第三導體層190源極/汲極區(qū)具體實施方式
圖1A至圖1E為依照本發(fā)明的一實施例所繪示的非揮發(fā)性記憶體的制作方法的流程結構剖面圖。
首先，請參照圖1A，于基底100中形成開口150。開口150的形成方法例如是，先于基底100上形成一圖案化光阻層(未繪示)。接著，移除未被圖案化光阻層覆蓋住的部分基底100，以于基底100中形成溝渠150。然后，移除圖案化光阻層。
然后，請參照圖1B，于開口150之間的基底100上形成堆疊閘極結構140。堆疊閘極結構140由基底100起依序由介電層112、電荷儲存層122、介電層126與第一導體層132堆疊而成。其中，介電層112材質例如是氧化硅，介電層126的材質例如是氧化硅、氧化硅/氮化硅/氧化硅或其他合適的介電材質。第一導體層132的材質例如是多晶硅或摻雜多晶硅。在一實施例中，電荷儲存層122的材質例如是氮化硅，則介電層112、電荷儲存層122與介電層126組成氧化硅/氮化硅/氧化硅(ONO)層。在另一實施例中，電荷儲存層122的材質例如是多晶硅或摻雜多晶硅，則電荷儲存層122為浮置閘極，而第一導體層132為控制閘極。
接著，請參照圖1C，于基底100上方形成襯層160，順應性地覆蓋住二開口150以及堆疊閘極結構140表面。襯層160的材質例如是氧化硅、氮化硅或氮氧化硅，其形成方法例如是原位蒸汽生成(in-situ steamgenerated，ISSG)法或化學氣相沉積法。接著，于二開口150底部的襯層160上形成導體材料層170，且導體材料層170填滿二開口150。導體材料層170的材質例如是摻雜多晶硅。
隨后，請參照圖1D，移除部分導體材料層170，以形成第二導體層172，第二導體層172的頂部表面174低于基底100的頂部表面102。移除部分導體材料層170，以形成第二導體層172的方法例如是進行一蝕刻制程。接著，移除部分襯層160，以形成襯層162，且襯層162的頂部表面164與第二導體層172的頂部表面174共平面。移除部分襯層160，以形成襯層162的方法例如是進行一蝕刻制程。更詳細而言，襯層162的頂部表面164低于基底100的頂部表面102，可以使后續(xù)形成的源極/汲極區(qū)之間形成通道區(qū)。
上述，襯層162可以防止第二導體層172中的摻質擴散至基底100中，因此可避免因習知源極與汲極區(qū)中的摻質擴散，導致空乏區(qū)相連，而產生電性擊穿(punch through)的問題。
繼之，請參照圖1E，于第二導體層172與襯層162上形成第三導體層180。第三導體層180的頂部表面182至少與基底100的頂部表面102共平面，且低于介電層112的頂部表面114。第三導體層180的材質例如是摻雜多晶硅，而其形成方法例如是，于基底100上方形成一層導體材料層(未繪示)，此導體材料層可例如是至少填滿二開口150，然后移除部分導體材料層，至其頂部表面至少與基底100的頂部表面102共平面，且低于介電層112的頂部表面114，以形成第三導體層180。上述第二導體層172與第三導體層180可作為非揮發(fā)性記憶體的源極/汲極區(qū)190，亦即是所謂的溝渠式源極/汲極區(qū)(trench-like S/D)。
特別是，第三導體層180的頂部表面182至少與基底100的頂部表面102共平面，因此可避免源極/汲極區(qū)192之間的通道區(qū)暴露，而產生漏電流。而且，第三導體層180的頂部表面182低于介電層112的頂部表面114，其可避免與第一導體層122導通，而造成元件短路。
當然，本發(fā)明的方法并非限定在僅能應用在記憶體元件中，其還可應用于金氧半導體(MOS)元件等半導體元件中。另外，還可與周邊電路區(qū)的制程進行整合，以同時制作在同一晶圓上，形成一種同時結合記憶胞區(qū)與周邊電路區(qū)的非揮發(fā)性記憶體。本發(fā)明的源極/汲極區(qū)192不以離子植入的方式形成，而是先于基底100中蝕刻出開口150于預定形成源極與汲極192的區(qū)域138，再填入以摻雜多晶硅為材料的導體層190。其中，導體層190的底部與部分側壁會被襯層162包覆，可以避免源極/汲極區(qū)中的摻質擴散，而部分未被襯層162包覆的源極與汲極192可以使導通電流。如此一來，可以避免發(fā)生電性擊穿(punch through)的問題，進而可以提升元件的效能與可靠度。
以下，將以圖1E的結構剖面圖說明本發(fā)明的一實施例的非揮發(fā)性記憶體。
請再次參照圖1E，本發(fā)明的非揮發(fā)性記憶體包括基底100、堆疊閘極結構140、襯層162、第二導體層172以及第三導體層180。其中，基底100中具有二開口150。堆疊閘極結構140位于二開口150之間的基底100上。堆疊閘極結構140包括由基底100往上依序是介電層112、電荷儲存層122、介電層126以及第一導體層132。其中，介電層112與介電層126的材質皆例如是氧化硅或其他合適的介電材質。第一導體層132的材質例如是多晶硅或摻雜多晶硅。在一實施例中，電荷儲存層122的材質例如是氮化硅，則介電層112、電荷儲存層122與介電層126組成氧化硅/氮化硅/氧化硅(ONO)層。在另一實施例中，電荷儲存層122的材質例如是多晶硅或摻雜多晶硅，則電荷儲存層122為浮置閘極，而第一導體層132則為控制閘極。
襯層162位于二開口150底部以及部分側壁，襯層162的頂部表面164低于基底100的頂部表面102。襯層162的材質例如是氧化硅、氮化硅或氮氧化硅。第二導體層172位于二開口150底部的襯層162上，且第二導體層172的頂部表面174與襯層162的頂部表面164共平面。第二導體層172的材質例如是摻雜多晶硅。第三導體層180位于第二導體層172與襯層162上，其中第三導體層180的頂部表面182至少與基底100的頂部表面102共平面，且低于介電層112的頂部表面114。第三導體層180的材質例如是摻雜多晶硅。上述的第二導體層172與第三導體層180可作為一源極/汲極區(qū)190，亦即是所謂的溝渠式源極/汲極區(qū)(trench-like S/D)。
綜上所述，本發(fā)明的非揮發(fā)性記憶體以溝渠式的源極/汲極區(qū)，取代習知的以離子植入的方式形成源極/汲極區(qū)，利用溝渠式結構以防止源極/汲極區(qū)中的摻質擴散，進而可避免產生源極/汲極區(qū)之間發(fā)生電性擊穿，以提升元件的效能與可靠度。另一方面，本發(fā)明的方法亦可同時整合記憶胞區(qū)與周邊電路區(qū)的非揮發(fā)性記憶體的制程，且還可適用于其他合適的制程中，例如可應用于制作浮置閘極的制程。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習此技藝者，在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視權利要求所界定者為準。
權利要求
1.一種非揮發(fā)性記憶體的制作方法，包括于一基底中形成二開口；于該二開口之間的該基底上形成一堆疊閘極結構，其中該堆疊閘極結構包括一第一介電層、一電荷儲存層、一第二介電層與第一導體層；于該二開口底部及側壁形成一襯層，其中該襯層的頂部表面低于該基底的頂部表面；于該二開口底部的該襯層上形成一第二導體層，其中該第二導體層的頂部表面與該襯層的頂部表面共平面；以及于該第二導體層與該襯層上形成一第三導體層，其中該第三導體層的頂部表面至少與該基底的頂部表面共平面，且低于該第一介電層的頂部表面。
2.根據權利要求1所述的非揮發(fā)性記憶體的制作方法，其中該襯層的形成方法包括原位蒸汽生成(in-situ steam generated，ISSG)法或化學氣相沉積法。
3.根據權利要求1所述的非揮發(fā)性記憶體的制作方法，其中該襯層的材質包括氧化硅、氮化硅或氮氧化硅。
4.根據權利要求1所述的非揮發(fā)性記憶體的制作方法，其中該第二導體層的材質包括摻雜多晶硅。
5.根據權利要求1所述的非揮發(fā)性記憶體的制作方法，其中該第三導體層的形成方法包括于該基底上方形成一導體材料層，以至少填滿該二開口；以及移除部分該導體材料層，直至該導體材料層的頂部表面至少與該基底的頂部表面共平面，且低于該第一介電層的頂部表面。
6.根據權利要求1所述的非揮發(fā)性記憶體的制作方法，其中該第三導體層的材質包括摻雜多晶硅。
7.根據權利要求1所述的非揮發(fā)性記憶體的制作方法，其中該電荷儲存層的材質包括氮化硅。
8.根據權利要求1所述的非揮發(fā)性記憶體的制作方法，其中該電荷儲存層的材質包括多晶硅或摻雜多晶硅。
9.根據權利要求1所述的非揮發(fā)性記憶體的制作方法，其中該第一介電層的材質包括氧化硅。
10.根據權利要求1所述的非揮發(fā)性記憶體的制作方法，其中該第二介電層的材質包括氧化硅或氧化硅/氮化硅/氧化硅。
11.根據權利要求1所述的非揮發(fā)性記憶體的制作方法，其中該第一導體層的材質包括多晶硅或摻雜多晶硅。
12.一種非揮發(fā)性記憶體，包括一基底，該基底中具有二開口；一堆疊閘極結構，位于該二開口之間的該基底上，其中該堆疊閘極結構包括由該基底往上依序是一第一介電層、一電荷儲存層、一第二介電層與一第一導體層；一襯層，位于該二開口底部以及部分側壁，該襯層的頂部表面低于該基底的頂部表面；一第二導體層，位于該二開口底部的該襯層上，且該第二導體層的頂部表面與該襯層的頂部表面共平面；以及一第三導體層，位于該第二導體層與該襯層上，其中該第三導體層的頂部表面至少與該基底的頂部表面共平面，且低于該第一介電層的頂部表面。
13.根據權利要求12所述的非揮發(fā)性記憶體，其中該第二導體層的材質包括摻雜多晶硅。
14.根據權利要求12所述的非揮發(fā)性記憶體，其中該第三導體層的材質包括摻雜多晶硅。
15.根據權利要求12所述的非揮發(fā)性記憶體，其中該襯層的材質包括氧化硅、氮化硅或氮氧化硅。
16.根據權利要求12所述的非揮發(fā)性記憶體，其中該電荷儲存層的材質包括氮化硅。
17.根據權利要求12所述的非揮發(fā)性記憶體，其中該電荷儲存層的材質包括多晶硅或摻雜多晶硅。
18.根據權利要求12所述的非揮發(fā)性記憶體，其中該第一介電層的材質包括氧化硅。
19.根據權利要求12所述的非揮發(fā)性記憶體，其中該第二介電層的材質包括氧化硅或氧化硅/氮化硅/氧化硅。
20.根據權利要求12所述的非揮發(fā)性記憶體，其中該第一導體層的材質包括多晶硅或摻雜多晶硅。
全文摘要
一種非揮發(fā)性記憶體的制作方法，包括先于基底中形成二開口。接著，于二開口之間的基底上形成堆疊閘極結構，堆疊閘極結構包括第一介電層、電荷儲存層、第二介電層與第一導體層。之后，于二開口底部及側壁形成襯層，襯層的頂部表面低于基底的頂部表面。繼之，于二開口底部的襯層上形成第二導體層，其中第二導體層的頂部表面與襯層的頂部表面共平面。然后，于第二導體層與襯層上形成第三導體層，其中第三導體層的頂部表面至少與基底的頂部表面共平面，且低于第一介電層的頂部表面。
文檔編號H01L29/66GK101071772SQ20061007854
公開日2007年11月14日 申請日期2006年5月10日 優(yōu)先權日2006年5月10日
發(fā)明者陳進賢, 陳盈佐, 劉建宏, 黃守偉 申請人:旺宏電子股份有限公司