專利名稱：用于增強PFET遷移率的埋有臺階的SiGe結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的各方面總體上涉及在PFET中使用埋置的SiGe，具體地涉及形成埋置的SiGe層，其在離開PFET溝道的方向平滑地或者階梯式地逐步變薄，從而使溝道壓應力增加。
背景技術(shù)：
以前已經(jīng)認識到，埋置硅鍺(SiGe)技術(shù)對于生產(chǎn)基于硅的高性能p型場效應晶體管(PFET)來說已經(jīng)成為一種有前景的技術(shù)。具體地，已經(jīng)表明，在緊鄰PFET溝道的硅襯底中埋置SiGe會在溝道上產(chǎn)生壓應力，從而提高空穴遷移率，提高PFET的性能。作為例子，在下述論文中討論了這種壓應力特性“35％Drive CurrentImprovement From Recessed-SiGe Drain Extensions on 37nm GateLength PMOS”，P.R.Chidambaram，et al.，2004 Symposium on VLSITechnology，Digest of Technical Papers，pp.48-49.
圖23基本上是從上述參考文獻中復制下來的?？梢钥吹?，總體而言，溝道應力與SiGe層和溝道的相對距離有關(guān)。具體地，圖23的(a)部分圖示了向溝道的延伸僅及源/漏(SD)區(qū)的30nm深的SiGe層。(c)部分圖示了向溝道的延伸的同樣是30nm深的SiGe層，但是延伸得更遠一些(從而更接近溝道)，進入了漏極延伸(DE)(DrainExtension)區(qū)。從(b)部分的曲線圖可以看到，在溝道中央(距離＝0)的應力對于(a)部分的結(jié)構(gòu)大約為250MPa，而在溝道中央的應力對于(c)部分的結(jié)構(gòu)大約為900MPa。因此，可以看到，通過形成更靠近溝道的SiGe層，提高了溝道應力。
由于溝道壓應力在PFET中是受歡迎的(因為能夠提高溝道中的空穴遷移率)，因此希望能夠更多地提高溝道應力。但是，這樣做的努力很容易導致后面要討論的需要克服的相當復雜的情況。因此，需要開發(fā)出新技術(shù)來提高溝道應力，同時不顯著降低延伸結(jié)(extensionjunction)特性。
發(fā)明內(nèi)容
本發(fā)明的各方面是要解決上述問題中的一個或者多個。例如，本發(fā)明的各方面旨在形成具有埋置SiGe層的PFET，其中該SiGe層的淺的部分更靠近PFET溝道，而該SiGe層的深的部分更遠離PFET溝道。這樣，SiGe層在朝著溝道的那側(cè)的邊界變薄。這種結(jié)構(gòu)允許PFET溝道受到更大的壓應力，而不會顯著降低延伸結(jié)特性。
本發(fā)明的另外一些方面旨在形成具有多個臺階的逐漸變薄的SiGe邊界。例如，可以形成兩個或者多個臺階。這些方面提供了實現(xiàn)逐漸變薄的SiGe邊界的實際可行的方式。
閱讀下面對說明性的實施方案的詳細說明會更加清楚本發(fā)明的上述以及其他方面。
結(jié)合附圖閱讀以下的說明有助于更完全地理解本發(fā)明及其優(yōu)點。附圖中，相同的附圖標記標識相同的特征。附圖中圖1根據(jù)本發(fā)明的至少一個方面的埋有臺階的SiGe結(jié)構(gòu)的一種說明性實施方案的側(cè)視圖；圖2-12是在制造根據(jù)本發(fā)明的至少一個方面的埋有臺階的SiGe結(jié)構(gòu)的一種說明性實施方案的工藝過程中，在各個步驟中的一種結(jié)構(gòu)的側(cè)視圖；圖13-22是在制造根據(jù)本發(fā)明的至少一個方面的埋有臺階的SiGe結(jié)構(gòu)的另一種說明性實施方案的工藝過程中，在各個步驟中的另一種結(jié)構(gòu)的側(cè)視圖；圖23圖解了傳統(tǒng)的SiGe結(jié)構(gòu)。
具體實施例方式
看圖1，其中圖示了一種說明性的器件，PFET器件1，其具有埋置的SiGe結(jié)構(gòu)。具體的，器件部分1包括硅本體10，其上形成多晶硅PFET柵極11。硅本體10具有源/漏區(qū)3，以及在柵極11下方、在源/漏區(qū)3之間的溝道區(qū)2(圖1中圖示為大致在豎直虛線之間)。柵極11的頂部蓋有氧化物層12。柵極11在相對兩側(cè)被氧化物隔離體13橫向圍繞。另外，在柵極11和溝道2的相對兩側(cè)，在源/漏區(qū)上，在硅本體10上形成SiGe層14。硅本體10和SiGe層14的形狀被形成為在所述相對兩側(cè)的每一側(cè)，SiGe層14具有兩個臺階15、16。臺階15與臺階16相比形成在相對較淺的深度上。另外，臺階15被形成為與臺階16相比在橫向上更靠近柵極11。這樣，PFET 1可以被視為在相對兩側(cè)的每一側(cè)具有淺而近的臺階15和深而遠的臺階16。硅本體10的設置SiGe層14的表面的形狀是類似的，以便與SiGe層14的臺階15、16相配合。
更仔細地觀察硅本體10和SiGe層14之間的邊界，第一和第二臺階15、16中的每一個臺階具有基本上平坦的側(cè)邊界17、19，它們基本上平行于柵極11的側(cè)壁，并/或相互平行。但是，臺階15的側(cè)邊界17與臺階16的側(cè)邊界19相比更靠近柵極11和/或溝道2。例如，側(cè)邊界17可以大致與最近的氧化物隔離體13的外邊緣對齊，而側(cè)邊界19可以與最近的氧化物隔離體13的外邊緣橫向間隔一個距離L＞0，比如大致為L＝40nm，或者例如在40-60nm的范圍內(nèi)。另外，臺階15的下邊界18基本平坦，基本上平行于并且淺于臺階16的基本上平坦的下邊界5。如圖1所示的四個邊界/表面的結(jié)構(gòu)可以概括為，下邊界18從側(cè)邊界17以一定的角度(例如大約90度)延伸，側(cè)邊界19從下邊界18以一定的角度(例如大約90度)延伸并與側(cè)邊界17至少由下邊界18隔開，下邊界5從側(cè)邊界19以一定的角度(例如大約90度)延伸，并與側(cè)邊界17和下邊界18至少由側(cè)邊界19隔開。在一個說明性的實施方案中，臺階15的下邊界18從柵極11的底部測量的深度大約為D1＝20nm，或者在例如15-25nm的范圍內(nèi)，而臺階16的下邊界5從柵極11的底部測量的深度的范圍是D2＝50-60nm。一般，深度D1可以是深度D2的大約40％。上述尺度只是舉例說明，SiGe層14的具體尺度可以取決于所要的PFET 1特性。
已經(jīng)發(fā)現(xiàn)，隨著SiGe層接近溝道，或者隨著SiGe層加深，溝道應力都會增加。有人或許會得出結(jié)論說只需要簡單地形成深而近的SiGe層就可以提高溝道應力。然而不幸的是，這樣的結(jié)構(gòu)會顯著降低延伸結(jié)(extension junction)結(jié)漏電流(junction leakage current)，并增加SiGe外延層晶體缺陷。但是，圖1所示的具體SiGe結(jié)構(gòu)可以提高溝道壓應力，但是不會產(chǎn)生延伸結(jié)和晶體缺陷的問題。這是因為SiGe層14的下部比上部更遠離PFET溝道。換句話說，圖示的SiGe結(jié)構(gòu)充分利用了兩種情況在淺層靠近柵極11和/或溝道15的SiGe，以及在深層遠離柵極11和/或溝道2的SiGe。
盡管圖示了兩個臺階15、16，但是如果需要可以使用多于兩個的臺階。例如，可以形成三個、四個或者更多臺階，每一個臺階與前一個臺階相比更深入硅本體10并更遠離柵極11和/或溝道2。還應注意到，盡管圖1以及后面的各個附圖所圖示的是理想化的臺階組的情況，臺階具有銳利的直角邊界，在實際應用中，臺階15、16可以是圓角的。另外，盡管在這里所描述的各個說明性的實施方案中包括的是分立的(離散的)臺階，但是，取而代之，或者附加地，SiGe層14可以更加平滑地變薄，具有簡單的或者復雜的彎曲邊界而沒有銳利的角度。另外，在使用離散臺階的情況下，臺階的側(cè)邊界和下邊界相互可以形成任何角度，比如大約90度或者任何其他角度。無論形成的是臺階形邊界還是相對平滑的和彎曲的邊界或者二者都有，重要的是要將SiGe層14形成為使其邊界在較淺的位置更靠近PFET溝道，在較深的位置更遠離PFET溝道。
下面結(jié)合圖2-12描述形成具有臺階形SiGe埋入層的PFET的第一種說明性的工藝。見圖2，提供絕緣體上硅(SOI)晶片，其具有硅本體20、在硅本體20之下的氧化物埋層(BOX層)(未圖示)，以及在BOX層之下的襯底(未圖示)。硅本體20可以是例如50到70nm厚，BOX層例如可以是大約150nm厚。在硅本體20上以傳統(tǒng)方式形成多晶硅PFET柵極21，柵極21的頂部被蓋上氧化物層22，該氧化物層例如可以是大約50nm厚。柵極21可以從硅本體20延伸例如大約100nm。在柵極21的側(cè)壁再氧化之后，柵極21在側(cè)面被氧化物隔離體23環(huán)繞。氧化物隔離體23例如可以是大約10nm寬。
見圖3，使用暈圈注入工藝(halo implant process)形成N型擴散區(qū)(未圖示)，并使用延伸注入工藝(extension implant process)形成氧化物隔離體23和/或柵極21下方的P型擴散區(qū)30。
見圖4，使用氧化物隔離體23和蓋層22作為掩模，使用蝕刻工藝比如傳統(tǒng)的反應例子蝕刻(RIE)工藝，在區(qū)域30中蝕刻出具有臺階區(qū)41的淺凹陷。該臺階區(qū)41將在后面的工藝中用來幫助形成SiGe層的上臺階。
見圖5，在氧化物隔離體23上和淺凹陷區(qū)30的至少包括區(qū)域30的形成臺階區(qū)41的部分的一部分上形成第一SiN隔離體50。
見圖6，注入源區(qū)60和漏區(qū)61。
見圖7，使用第一SiN隔離體50和蓋層22作為掩模，利用蝕刻工藝比如傳統(tǒng)的RIE工藝，蝕刻硅本體20的暴露部分(包括源/漏區(qū)60、61的暴露部分)，從而在硅本體20中形成具有臺階區(qū)71的相對較深的凹陷。該臺階區(qū)71將在后面的工藝中幫助形成SiGe層的下臺階。
見圖8，去除第一SiN隔離體50，作為在臺階區(qū)41、71上形成SiGe層的準備?？梢杂肏3PO4濕法蝕刻去除隔離體50。
見圖9，在源/漏區(qū)60、61和硅本體20限定的凹陷的臺階區(qū)41、71上外延生長SiGe層90。這樣，由于臺階區(qū)41和71的形狀，SiGe層90本身形成為具有上臺階91和下臺階92的形狀。當然，取決于工藝，可以形成任何數(shù)量的臺階。
見圖10，例如使用傳統(tǒng)的表層RIE(blanket RIE)，在氧化物隔離體23和一部分SiGe層90上形成第二SiN隔離體100。
見圖11，用傳統(tǒng)的注入和退火工藝對源/漏區(qū)60、61摻雜，形成摻雜的柵極111和摻雜區(qū)110。
見圖12，在摻雜的柵極111以及摻雜區(qū)110上(從而在源/漏區(qū)60、61上)形成硅化鎳層120。
下面結(jié)合圖13-22描述形成具有臺階形SiGe埋入層的PFET的第二種說明性的工藝。見圖13，硅本體1300具有在第一SiN隔離體1304和/或多晶硅柵極1301之下的由延伸注入工藝形成的20-30nm的P型擴散區(qū)1305。延伸注入工藝可以使用例如二氟化硼(BF2)，以1E15cm-2的劑量在3KeV進行注入，以使擴散區(qū)1305從第一SiN隔離體1304向外擴展。也可以使用暈圈注入工藝，比如使用砷(As)，以5E13cm-2的劑量以30度角在60KeV注入。第一SiN隔離體1304環(huán)繞柵極1301，柵極1301具有夾在柵極1301和SiN隔離體1304之間的再氧化層1306。同樣，在柵極1301的頂部設置SiN蓋層1302。
見圖14，使用第一SiN隔離體1304和蓋層1302作為掩模，使用蝕刻工藝比如傳統(tǒng)的Si RIE工藝，在擴散區(qū)1305中蝕刻出具有臺階區(qū)1401的淺凹陷。該臺階區(qū)1401將在后面的工藝中用來幫助形成SiGe層的上臺階。
見圖15，在第一SiN隔離體1304上和淺凹陷的P型擴散區(qū)1305的至少包括區(qū)1305的形成臺階區(qū)1401的部分的一部分上形成氧化物隔離體1501。氧化物隔離體1501大約厚例如30nm，由氧化物淀積之后進行表層RIE形成。
見圖16，注入源和漏區(qū)1305。在此例中，使用BF2離子注入(大約20KeV，1×1015cm-2)。在源和漏區(qū)1305的下面留有一個未被離子注入的硅1300的薄層。該薄層可以是例如大約10nm厚。
見圖17，使用氧化物隔離體1501和蓋層1302作為掩模，利用蝕刻工藝比如傳統(tǒng)的RIE工藝，蝕刻硅本體1300的暴露部分(包括源/漏區(qū)1305的暴露部分)，從而在硅本體1300中形成具有臺階區(qū)1701的相對較深的凹陷。該臺階區(qū)1701將在后面的工藝中幫助形成SiGe層的下臺階。對硅本體1300的蝕刻留下一個殘留硅的薄層(例如大約10nm厚)。
見圖18，去除氧化物隔離體1501(例如使用稀釋HF濕法蝕刻)，作為在臺階區(qū)1401、1701上形成SiGe層的準備。
見圖19，在凹陷的臺階區(qū)1401、1701上外延生長原位(in situ)硼摻雜SiGe，形成厚度大約60-70nm的SiGe層1901。SiGe中的硼擴散進硅本體1300中，然后P型擴散層1305向下延伸到BOX(未圖示)。這樣，由于臺階區(qū)1401和1701的形狀，SiGe層1901本身形成為具有上臺階1902和下臺階1903的形狀。當然，取決于工藝，可以形成任何數(shù)量的臺階。
見圖20，去除第一SiN隔離體1304和SiN蓋層1302(例如用熱H3PO4濕法蝕刻)，暴露出多晶硅柵極1301的頂部。
見圖21，例如使用傳統(tǒng)的表層RIE(blanket RIE)，在再氧化層1306和一部分SiGe層1901上形成第二SiN隔離體2101，以將柵極1301與源/漏區(qū)1305隔開。
見圖22，在硅化退火(silicidation annealing)之后，在柵極1301、再氧化層1306和源/漏區(qū)1305上形成硅化鎳淀積層2201。去除剩余的純鎳(比如用濕法蝕刻)。
上面已經(jīng)描述了新的結(jié)構(gòu)和制造這樣的結(jié)構(gòu)的方法，可以在PFET溝道上產(chǎn)生相當大的壓應力，同時不會顯著降低PFET溝道的特性。
權(quán)利要求
1.具有PFET的半導體器件，該PFET包括具有PFET溝道的硅本體；設置在溝道的第一側(cè)上、具有面對溝道的多臺階邊界的第一SiGe層部分；以及設置在溝道的相對的第二側(cè)上、具有面對溝道的多臺階邊界的第二SiGe層部分。
2.如權(quán)利要求1所述的半導體器件，其中，硅本體在第一側(cè)和第二側(cè)的每一側(cè)上具有多臺階邊界，其中，第一和第二SiGe層部分中的每一個的多臺階邊界被直接設置在硅本體的多臺階邊界上。
3.如權(quán)利要求1所述的半導體器件，其中，PFET還包括設置在硅本體上、具有側(cè)壁的柵極，其中，第一和第二SiGe層部分中的每一個的多臺階邊界包括基本上相互平行的第一側(cè)邊界和第二側(cè)邊界，其中，第一側(cè)邊界與第二側(cè)邊界相比更靠近溝道；基本上相互平行的第一下邊界和第二下邊界，其中，第一下邊界與第二下邊界相比更靠近柵極。
4.如權(quán)利要求3所述的半導體器件，還包括在柵極的第一側(cè)設置在硅本體上的第一氧化物隔離體，以及在柵極的第二側(cè)設置在硅本體上的第二氧化物隔離體，其中，第一和第二SiGe層部分的第一側(cè)邊界分別與第一或第二氧化物隔離體的外邊界基本對齊。
5.具有PFET的半導體器件，該PFET包括柵極；硅本體，其中，柵極設置在硅本體上，其中，在柵極的相對兩側(cè)的每一側(cè)上，硅本體具有第一表面；從第一表面以一個角度延伸的第二表面；從第二表面以一個角度延伸，并與第一表面至少由第二表面隔開的第三表面；以及從第三表面以一個角度延伸，并與第一和第二表面至少由第三表面隔開的第四表面；以及在柵極的相對兩側(cè)中的每一側(cè)，在硅本體的第一、第二、第三和第四表面上設置的SiGe層。
6.如權(quán)利要求5所述的半導體器件，其中，柵極具有側(cè)壁，所述相對兩側(cè)中的每一側(cè)的第一和第三表面基本上平行于柵極的側(cè)壁。
7.如權(quán)利要求6所述的半導體器件，其中，PFET還包括在柵極的兩個側(cè)壁的每一個上的氧化物隔離體，其中，在所述相對兩側(cè)的每一側(cè)的第一表面與氧化物隔離體中的相應一個的外邊界基本對齊。
8.如權(quán)利要求5所述的半導體器件，其中，第一和第三表面基本相互平行，第二和第四表面基本相互平行。
9.如權(quán)利要求5所述的半導體器件，其中，第二和第四表面基本是平坦的。
10.如權(quán)利要求5所述的半導體器件，其中，SiGe層直接設置在第一、第二、第三和第四表面上。
11.一種制造半導體器件的方法，包括提供硅本體；在硅本體上形成柵極；去除硅本體的一部分，使得硅本體在柵極的相對兩側(cè)的每一側(cè)上具有多臺階邊界；在柵極的相對兩側(cè)的每一側(cè)上，在硅本體的多臺階邊界上形成SiGe層。
12.如權(quán)利要求11所述的方法，其中，柵極在其相對的兩側(cè)上具有側(cè)壁，該方法還包括形成設置在柵極的每一個側(cè)壁上和硅本體上的第一隔離體，其中，所述去除步驟包括至少用第一隔離體作為掩模蝕刻硅本體。
13.如權(quán)利要求12所述的方法，其中第一隔離體是氧化物層。
14.如權(quán)利要求12所述的方法，還包括形成設置在每一個第一隔離體上和硅本體上的第二隔離體，其中，所述去除步驟還包括至少用第二隔離體作為掩模蝕刻硅本體。
15.如權(quán)利要求14所述的方法，還包括在至少用第二隔離體作為掩模蝕刻硅本體之前，對柵極的相對兩側(cè)上的源/漏區(qū)進行注入。
16.如權(quán)利要求14所述的方法，其中第二隔離體是SiN層。
17.如權(quán)利要求14所述的方法，還包括去除第二隔離體。
18.如權(quán)利要求17所述的方法，其中，形成SiGe層的步驟包括在硅本體的先前由第二隔離體占據(jù)的表面部分上形成SiGe層。
19.制造半導體器件的方法，包括提供硅本體；在硅本體上形成柵極；去除硅本體的一部分，使得硅本體在柵極的相對兩側(cè)的每一側(cè)上具有第一表面；從第一表面以一個角度延伸的第二表面；從第二表面以一個角度延伸，并與第一表面至少由第二表面隔開的第三表面；以及從第三表面以一個角度延伸，并與第一和第二表面至少由第三表面隔開的第四表面；以及在柵極的相對兩側(cè)中的每一側(cè)，在硅本體的第一、第二、第三和第四表面上形成SiGe層。
20.如權(quán)利要求19所述的方法，其中，柵極在其相對兩側(cè)上具有側(cè)壁，該方法還包括形成設置在柵極的每一個側(cè)壁上和第二表面上的第一隔離體，其中，所述去除步驟包括至少用第一隔離體作為掩模蝕刻硅本體，形成第一和第二表面；形成設置在每一個第一隔離體上和第二表面上的第二隔離體，其中，所述去除步驟還包括至少用第二隔離體作為掩模蝕刻硅本體，形成第三和第四表面。
全文摘要
本申請涉及用于增強PFET遷移率的埋有臺階的SiGe結(jié)構(gòu)，具體的是一種器件及其制造方法。該器件包括具有埋置SiGe層(14)的PFET，其中該SiGe層的淺的部分(15)更靠近PFET溝道(2)，而該SiGe層的深的部分(16)更遠離PFET溝道。這樣，SiGe層在朝著溝道的那側(cè)的邊界變薄。這種結(jié)構(gòu)允許PFET溝道受到更大的壓應力，而不會顯著降低延伸結(jié)特性。所述逐漸變薄的SiGe邊界可以被構(gòu)成為多個分立的臺階。例如，可以形成兩個、三個或者多個分立臺階。
文檔編號H01L29/06GK1855535SQ200610075119
公開日2006年11月1日 申請日期2006年4月18日 優(yōu)先權(quán)日2005年4月18日
發(fā)明者幸山裕亮 申請人:株式會社東芝