專利名稱：使用單元二極管的相變存儲器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器件，并且更具體地，涉及使用單元二極管的存儲器件。
背景技術(shù)：
非易失性存儲器件具有當(dāng)不對存儲單元施加電源時，存儲在這樣的存儲單元中的數(shù)據(jù)不消失的優(yōu)點。非易失性存儲器件主要應(yīng)用于具有堆疊柵極結(jié)構(gòu)的閃存單元。堆疊柵極結(jié)構(gòu)包括被順序堆疊在溝道區(qū)上的隧穿氧化層、浮置柵極、柵極間介電層和控制柵電極。因此，為了提高閃存單元的可靠性和編程效率，應(yīng)當(dāng)改進(jìn)隧穿氧化層的膜質(zhì)量，并且應(yīng)當(dāng)增加閃存單元的耦合比。
最近，提出了諸如相變存儲單元這樣的新非易失性存儲單元來代替閃存單元。在授予Dennison et等的標(biāo)題為“Reduced Area Insertion BetweenElectrode and Programming Element”的美國專利No.6,605,527B2中公開了制造相變存儲單元的方法。根據(jù)Dennison等，相變材料被設(shè)置在多條位線和多條字線之間的交叉點上。此外，各個相變存儲單元包括串連電連接的相變材料圖案和單元二極管。單元二極管的N型半導(dǎo)體電連接到字線，并且相變材料圖案電連接到位線。形成字線和單元二極管的工藝包括第一工藝，第一工藝用來在P型半導(dǎo)體襯底上使用外延技術(shù)順序地形成第一N型半導(dǎo)體層、具有比第一N型半導(dǎo)體層更低的雜質(zhì)濃度的第二N型半導(dǎo)體層和P型半導(dǎo)體層；和第二工藝，第二工藝用來在P型半導(dǎo)體層上形成金屬硅化物層。
構(gòu)圖所述金屬硅化物層、P型半導(dǎo)體層、第二N型半導(dǎo)體層和第一N型半導(dǎo)體層，以形成設(shè)置在P型半導(dǎo)體襯底上的多條平行N型字線，以及順序堆疊在各自的N型字線上的第二N型半導(dǎo)體圖案、P型半導(dǎo)體圖案和金屬硅化物圖案。在這種情形，當(dāng)?shù)谝籒型半導(dǎo)體層被蝕刻以形成所述字線時，P型半導(dǎo)體襯底可能被過度蝕刻。這是因為P型半導(dǎo)體襯底可能對于第一N型半導(dǎo)體層不具有蝕刻選擇性。結(jié)果，在字線之間可能形成具有高縱橫比的深溝槽區(qū)。這樣的深溝槽區(qū)可能用將要在后續(xù)工藝形成的絕緣層不能完全填充。即深溝槽區(qū)的高縱橫比可以引起絕緣層的空洞或裂痕。
此外，使用跨過字線的掩模圖案作為蝕刻掩膜，蝕刻在字線上的第二N型半導(dǎo)體圖案、P型半導(dǎo)體圖案和金屬硅化物圖案，由此形成二維排列并且相互分隔的多個第一二極管和多個金屬硅化物電極。在這種情形，字線也可以具有對于第二N型半導(dǎo)體圖案低的蝕刻選擇性。結(jié)果，當(dāng)蝕刻第二N型半導(dǎo)體以形成單元二極管時，字線可能被過度蝕刻。因此，單元二極管之間的字線可能凹陷，如授予Dennison等的美國專利No.6,605,527B2的圖2所示。字線的過度蝕刻可能引起字線電阻的增加。根據(jù)Dennison等，在字線的凹陷區(qū)上形成了用雜質(zhì)重?fù)诫s的袋區(qū)(圖2的200)，以避免字線的電阻增加。
各條字線可以作為在相鄰相變單元之間寄生形成的橫向雙極晶體管的基極區(qū)的作用。在這種情形，如果字線(即基極區(qū))的電阻增加，可以增加寄生橫向雙極晶體管的電流增益。當(dāng)寄生橫向雙極晶體管的電流增益增加時，在用于讀出選擇的相變單元的數(shù)據(jù)的讀模式期間，電連接到所選擇的相變單元的位線上產(chǎn)生的電壓可能暫時不穩(wěn)定。這是因為對應(yīng)于寄生雙極晶體管集電極電流的大的充電電流可以流過與選擇的相變單元相鄰的非選擇的相變單元的位線。結(jié)果，可能增加用于讀出存儲在選擇的的相變單元中的數(shù)據(jù)的存取時間，從而降低了相變存儲器件的性能。
此外，在寄生橫向雙極晶體管的電流增益增加的情形，寄生橫向雙極晶體管可以在用于將數(shù)據(jù)存入選擇的相變單元的編程模式期間運行，從而增加了流過與選擇的相變單元相鄰的非選擇的相變單元位線的集電極電流。結(jié)果，非選擇的相變單元也可以被編程，從而改變了非相變單元的數(shù)據(jù)。
為了在有限的區(qū)內(nèi)降低字線的電阻，可以增加第一N型半導(dǎo)體層的厚度。但是，在第一N型半導(dǎo)體層厚度增加的情形，溝槽區(qū)的縱橫比可能增加，從而降低了溝槽區(qū)中絕緣層的可靠性。

發(fā)明內(nèi)容
本公開的一個實施例提供了適用于改善可靠性和電性能而不降低集成密度的相變存儲器件。
本公開的另一個實施例提供了能夠改善可靠性和電性能而不降低集成密度的相變存儲器件的制造方法。
在本公開的一個方面，本公開涉及采用單元二極管的相變存儲器件。所述相變存儲器件包括第一導(dǎo)電型的半導(dǎo)體襯底和設(shè)置在半導(dǎo)體襯底上的多條平行字線。所述字線具有不同于第一導(dǎo)電型的第二導(dǎo)電型并且具有基本平的頂表面。在字線上提供了多個第一半導(dǎo)體圖案。沿所述字線的長度方向在各個字線上一維排列第一半導(dǎo)體圖案。所述第一半導(dǎo)體圖案具有第一導(dǎo)電型或第二導(dǎo)電型。具有第一導(dǎo)電型的第二半導(dǎo)體圖案分別堆疊在第一半導(dǎo)體圖案上。在具有第二半導(dǎo)體圖案的襯底上提供絕緣層。所述絕緣層填充字線之間的間隙區(qū)、第一半導(dǎo)體圖案間的間隙區(qū)和第二半導(dǎo)體圖案之間的間隙區(qū)。多個相變材料圖案被二維設(shè)置于絕緣層上。所述相變材料圖案被分別電連接到第二半導(dǎo)體圖案。
在本公開的一些實施例中，第一導(dǎo)電型和第二導(dǎo)電型可以分別是P型和N型。
在其它實施例中，半導(dǎo)體襯底和字線間的界面可以具有與字線相鄰的半導(dǎo)體襯底的表面基本相同的高度。
在又一實施例中，多條緩沖線可以被提供于字線和半導(dǎo)體襯底之間。所述緩沖線可以具有與所述半導(dǎo)體襯底相同的導(dǎo)電型，并且所述字線和緩沖線之間的界面可以比絕緣層和半導(dǎo)體襯底之間的界面高。
在又一實施例中，所述字線可以是使用通過作為籽晶層的絕緣層暴露的半導(dǎo)體襯底的預(yù)定區(qū)生長的半導(dǎo)體圖案。作為替代，所述字線可以是在使用固相外延技術(shù)通過絕緣層暴露的半導(dǎo)體襯底的預(yù)定區(qū)上，通過結(jié)晶多晶半導(dǎo)體圖案或非晶半導(dǎo)體圖案所獲得的半導(dǎo)體圖案。
在又一實施例中，第一半導(dǎo)體圖案可以是使用通過作為籽晶層的絕緣層暴露的字線生長的半導(dǎo)體圖案，并且所述第二半導(dǎo)體圖案可以是使用所述第一半導(dǎo)體圖案作為籽晶層生長的半導(dǎo)體圖案。
在又一實施例中，第一和第二半導(dǎo)體圖案可以是使用固相外延技術(shù)形成的半導(dǎo)體圖案。
在又一實施例中，第一半導(dǎo)體圖案可以具有比第二半導(dǎo)體圖案和字線低的摻雜濃度。
在又一實施例中，層間絕緣層可以提供于具有相變材料圖案的襯底上，并且多條位線設(shè)置在層間絕緣層上。所述位線可以通過貫通所述層間絕緣層的位線接觸孔電連接到所述相變材料圖案。
在又一實施例中，字線、第一半導(dǎo)體圖案和第二半導(dǎo)體圖案可以是單晶半導(dǎo)體。
在又一實施例中，第一組開關(guān)元件和第二組開關(guān)元件可以提供為與所述字線的端部相鄰。第一和第二組開關(guān)元件可以提供于所述半導(dǎo)體襯底上或在所述半導(dǎo)體襯底上的外延半導(dǎo)體圖案上。此外，從俯視圖看時，多條主字線可以設(shè)置在字線之間。主字線傳輸用于控制開關(guān)元件的電信號。第一組開關(guān)元件分別電連接到所述字線的奇數(shù)字線，并且第二組開關(guān)元件分別電連接到所述字線的偶數(shù)字線。第一和第二組開關(guān)元件可以是CMOS存取晶體管。在這種情形，主字線分別電連接到MOS存取晶體管的柵極，并且字線分別電連接到MOS存取晶體管的漏區(qū)。多個導(dǎo)電插塞可以提供在第二半導(dǎo)體圖案和相變材料圖案之間的絕緣層中。在這種情形，主字線可以穿過導(dǎo)電插塞之間的區(qū)。
在本公開的另一個方面，所述相變存儲器件包括第一導(dǎo)電型的半導(dǎo)體襯底和在半導(dǎo)體襯底上提供的下成型層。下成型層具有暴露半導(dǎo)體襯底預(yù)定區(qū)的多個平行下開口。下開口用所述字線填充。字線具有與第一導(dǎo)電型不同的第二導(dǎo)電型，并且具有基本平的頂表面。字線和下成型層用上成型層覆蓋。下成型層具有暴露字線預(yù)定區(qū)的多個上開口。第一半導(dǎo)體圖案提供于上開口中。第一半導(dǎo)體圖案具有第一導(dǎo)電型或第二導(dǎo)電型。第二半導(dǎo)體圖案堆疊于第一半導(dǎo)體圖案上，并且第二半導(dǎo)體圖案設(shè)置于上開口中。第二半導(dǎo)體圖案具有第一導(dǎo)電型。多個相變材料圖案設(shè)置在第二半導(dǎo)體圖案上方。所述相變材料圖案電連接到第二半導(dǎo)體圖案。字線和第一半導(dǎo)體圖案之間的界面具有與字線和上成型層之間的界面基本相同的高度。
在本公開的又一個方面，所述相變存儲器件包括第一導(dǎo)電型的半導(dǎo)體襯底和在半導(dǎo)體襯底上提供的第一成型層。第一形成層具有暴露半導(dǎo)體襯底預(yù)定區(qū)的多個第一平行開口。第一開口的下區(qū)用多條字線填充。所述字線具有與第一導(dǎo)電型不同的第二導(dǎo)電型，并且具有基本平的頂表面。多個隔離壁提供于第一開口上區(qū)內(nèi)。隔離壁提供暴露所述字線預(yù)定區(qū)的多個第二開口。隔離壁由對所述第一成型層具有蝕刻選擇性的第二成型層構(gòu)成。第一半導(dǎo)體圖案提供于第二開口內(nèi)。第一半導(dǎo)體圖案具有第一導(dǎo)電型或第二導(dǎo)電型。第二半導(dǎo)體圖案堆疊在第一半導(dǎo)體圖案上，并且第二半導(dǎo)體圖案還提供于第二開口內(nèi)。第二半導(dǎo)體圖案具有第一導(dǎo)電型。多個相變材料圖案設(shè)置在第二半導(dǎo)體圖案上方，并且所述相變材料圖案分別電連接到第二半導(dǎo)體圖案。字線和第一半導(dǎo)體圖案之間的界面具有與字線和隔離壁之間的界面基本相同的高度。
在本公開的又一方面中，本公開涉及相變存儲器件的制造方法。所述方法包括在第一導(dǎo)電型的半導(dǎo)體襯底上形成多條平行字線和形成字線隔離層以填充所述字線之間的間隙區(qū)。所述字線形成以具有與第一導(dǎo)電型不同的第二導(dǎo)電型。在所述字線和字線隔離層上形成上成型層。構(gòu)圖所述上成型層以形成暴露所述字線預(yù)定區(qū)的多個上開口。在所述上開口內(nèi)順序形成第一半導(dǎo)體圖案和第二半導(dǎo)體圖案。第一半導(dǎo)體圖案形成以具有所述第一導(dǎo)電型或第二導(dǎo)電型，并且第二半導(dǎo)體圖案形成以具有第一導(dǎo)電型。在具有第二半導(dǎo)體圖案的襯底上，形成電連接到第二半導(dǎo)體圖案的多個相變材料圖案。
在本發(fā)明的一些實施例中，形成字線和字線隔離層可以包括提供第一導(dǎo)電型的半導(dǎo)體襯底；在半導(dǎo)體襯底上形成具有與所述第一導(dǎo)電型不同的第二導(dǎo)電型的上外延層；構(gòu)圖上外延半導(dǎo)體層以形成多個平行上外延半導(dǎo)體圖案；在具有上外延半導(dǎo)體圖案的襯底上形成絕緣層；以及使所述絕緣層平坦化以暴露所述上外延半導(dǎo)體圖案的頂表面。
在另一實施例中，緩沖線可以形成于字線下。在這種情形，緩沖線、字線和字線隔離層的形成可以包括提供第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底上順序形成具有第一導(dǎo)電型的下外延半導(dǎo)體層和具有與第一導(dǎo)電型不同的第二導(dǎo)電型的上外延半導(dǎo)體層；構(gòu)圖所述上外延半導(dǎo)體層和下外延半導(dǎo)體層以形成按順序堆疊的下外延半導(dǎo)體圖案和上外延半導(dǎo)體圖案；在具有上外延半導(dǎo)體圖案的襯底上形成絕緣層；以及使所述絕緣層平坦化，以暴露所述上外延半導(dǎo)體圖案的頂表面。
在又一實施例中，字線和字線隔離層的形成可以包括在第一導(dǎo)電型的半導(dǎo)體襯底上形成下成型層；構(gòu)圖下成型層以形成暴露所述半導(dǎo)體襯底預(yù)定區(qū)的多個平行下開口；以及使用選擇性外延生長技術(shù)或固相外延技術(shù)，在下開口內(nèi)形成多條半導(dǎo)體線。所述半導(dǎo)體線可以形成以具有與第一導(dǎo)電型不同的第二導(dǎo)電型。在半導(dǎo)體線形成之前，使用選擇性外延生長技術(shù)或固相外延技術(shù)，在所述下開口的下區(qū)內(nèi)形成多條緩沖線。所述緩沖線可以形成以具有第一導(dǎo)電型。
在又一實施例中，字線和字線隔離層的形成可以包括提供第一導(dǎo)電型的半導(dǎo)體襯底；在半導(dǎo)體襯底的預(yù)定區(qū)域中形成溝槽隔離層以界定多個平行有源區(qū)；并且將具有與所述第一導(dǎo)電型不同的第二導(dǎo)電型的雜質(zhì)離子注入所述有源區(qū)以形成第二導(dǎo)電型的字線。在將具有第二導(dǎo)電型的雜質(zhì)離子的注入之前或之后，可以將具有第一導(dǎo)電型的雜質(zhì)粒子注入有源區(qū)，以在字線下形成具有第一導(dǎo)電型的緩沖線。
在又一實施例中，第一和第二半導(dǎo)體圖案可以使用選擇性外延生長技術(shù)或固相外延技術(shù)形成。
在又一實施例中，可以在第二半導(dǎo)體圖案上分別形成多個導(dǎo)電插塞。所述導(dǎo)電插塞以及第一和第二半導(dǎo)體圖案可以形成于所述上開口內(nèi)。
在又一實施例中，第一導(dǎo)電型和第二導(dǎo)電型可以分別是P型和N型。
在又一實施例中，半導(dǎo)體襯底可以是單晶半導(dǎo)體襯底，并且字線、第一半導(dǎo)體圖案和第二半導(dǎo)體圖案可以是單晶半導(dǎo)體圖案。
在又一實施例中，第一半導(dǎo)體圖案可以具有比第二半導(dǎo)體圖案和字線低的雜質(zhì)濃度。
在又一實施例中，可以在具有相變材料圖案的襯底上形成層間絕緣層，并且可以構(gòu)圖所述層間絕緣層，以形成暴露相變材料圖案的位線接觸孔。另外，可以在所述層間絕緣層上形成覆蓋位線接觸孔的多條位線。位線可以形成以便跨過所述字線。
在本公開的又一方面中，所述方法包括在第一導(dǎo)電型的半導(dǎo)體襯底上形成第一成型層，并且構(gòu)圖所述第一成型層以形成暴露所述半導(dǎo)體襯底預(yù)定區(qū)的第一開口。在所述第一開口的下區(qū)形成多條字線。所述字線形成以具有與所述第一導(dǎo)電型不同的第二導(dǎo)電型。在第一開口上區(qū)內(nèi)形成第二成型層圖案。第二成型層圖案可以由對所述第一成型層具有蝕刻選擇性的絕緣層形成。構(gòu)圖第二成型層，以形成提供暴露所述字線的預(yù)定區(qū)多個第二開口的隔離圖案。在所述第二開口內(nèi)順序形成第一半導(dǎo)體圖案和第二半導(dǎo)體圖案。所述第一半導(dǎo)體圖案形成以具有第一導(dǎo)電型或第二導(dǎo)電型，并且第二半導(dǎo)體圖案形成以具有第一導(dǎo)電型。電連接到第二半導(dǎo)體圖案的多個相變材料圖案形成于具有第二半導(dǎo)體圖案的襯底上。


通過參照附圖詳細(xì)描述示范性實施例，本公開的上述和其它特征將變得更加顯而易見，在附圖中圖1是圖示使用單元二極管的相變存儲器件的典型方框圖；圖2是圖示使用單元二極管和選擇晶體管的相變存儲器件的單元塊的示范性示意圖；圖3是圖示根據(jù)本公開的實施例的相變存儲器件的單元陣列區(qū)的一部分的平面圖；圖4是圖示根據(jù)本公開的另一實施例的相變存儲器件的單元陣列區(qū)的一部分的平面圖；圖5A是沿圖3的I-I’線所取的橫截面圖，用來圖示根據(jù)本公開的實施例的相變存儲器件的單元陣列區(qū)；圖5B是沿圖3的II-II’線所取的橫截面圖，用來圖示根據(jù)本公開的實施例的相變存儲器件的單元陣列區(qū)；圖6A是沿圖3的I-I’線所取的橫截面圖，用來圖示根據(jù)本公開的另一實施例的相變存儲器件的單元陣列區(qū)；圖6B是沿圖3的II-II’線所取的橫截面圖，用來圖示根據(jù)本公開的另一實施例的相變存儲器件的單元陣列區(qū)；圖7A是沿圖4的I-I’線所取的橫截面圖，用來圖示根據(jù)本公開的又一實施例的相變存儲器件的單元陣列區(qū)；圖7B是沿圖4的II-II’線所取的橫截面圖，用來圖示根據(jù)本公開的又一實施例的相變存儲器件的單元陣列區(qū)；圖8A到11A是沿圖3的I-I’線所取的橫截面圖，用來圖示根據(jù)本公開的實施例的相變存儲器件的制造方法；圖8B到11B是沿圖3的II-II’線所取的橫截面圖，用來圖示根據(jù)本公開的實施例的相變存儲器件的制造方法；圖12A到15A是沿圖3的I-I’線所取的橫截面圖，用來圖示根據(jù)本公開的其它實施例的相變存儲器件的制造方法；以及圖12B到15B是沿圖3的II-II’線所取的橫截面圖，用來圖示根據(jù)本公開的其它實施例的相變存儲器件的制造方法。
具體實施例方式
將參照附圖詳細(xì)描述本發(fā)明的示范性實施例。然而，本發(fā)明可以以許多不同形式實現(xiàn)，并且不應(yīng)限于解釋為這里提出的實施例。而是，提供這些實施例，使得本公開是充分和完整的，并且對于本領(lǐng)域的技術(shù)人員全面轉(zhuǎn)達(dá)本發(fā)明的構(gòu)思。在圖中，為了清楚起見可以夸張層和區(qū)的長度和厚度。圖中相似的參考標(biāo)號可以表示相似的元件。
圖1是圖示包括使用單元二極管的相變存儲單元的相變存儲器件的示范性方框圖。所述相變存儲器件通常用參考標(biāo)號100表示。
參照圖1，相變存儲器件100包括單元陣列區(qū)CA和外部電路區(qū)。單元陣列區(qū)CA包括n條位線BL1、BL2、BL3、...、BLn和與所述位線BL1、BL2、BL3、...、BLn交叉的m條字線WL1、WL2、WL3、...WLm。多個兩維陣列的相變存儲單元Cp每個均設(shè)置在位線BL1、BL2、BL3、...、BLn和字線WL1、WL2、WL3、...、WLm的交叉點上。各個相變存儲單元Cp包括串連電連接的相變材料圖案Rp和單元二極管D。
單元二極管D的P型半導(dǎo)體電連接到相變材料圖案Rp的一端，并且相變材料圖案Rp的另一端電連接到位線BL1、BL2、BL3、...、BLn之一。此外，單元二級管D的N型半導(dǎo)體電連接到字線WL1、WL2、WL3、...、WLm之一。字線WL1、WL2、WL3、...、WLm連接到在外部電路區(qū)中的字線驅(qū)動器WLD，并且字線驅(qū)動器WLD在讀模式或編程模式期間選擇字線WL1、WL2、WL3、...、WLm之一。
位線BL1、BL2、BL3、...、BLn電連接到由在外部電路區(qū)中的位線驅(qū)動器和傳感放大器單元構(gòu)成的核心電路B/S。位線驅(qū)動器選擇位線BL1、BL2、BL3、...、BLn的至少之一。由位線驅(qū)動器選擇的位線的數(shù)量根據(jù)相變存儲器件的位結(jié)構(gòu)(bit organization)來確定。例如，當(dāng)相變存儲器件的位結(jié)構(gòu)是“×4”時，位線驅(qū)動器在位線BL1、BL2、BL3、...、BLn中選擇4條位線。這里，位結(jié)構(gòu)意指一次同時輸出的數(shù)據(jù)數(shù)量。另外，常規(guī)放大器單元比較將在選擇的位線產(chǎn)生的電信號，如電壓與參考信號ref比較，以確定各個位線信號是對應(yīng)邏輯“0”或是對應(yīng)邏輯“1”，并且將所述位線信號傳輸?shù)絀/O墊。
根據(jù)在圖1中所示的相變存儲器件，幾十或更多的相變存儲單元可以連接到單根字線。在這種情形，由于電阻和諸如字線的負(fù)載電容的寄生電容，可以顯著增加用于讀出存儲在離字線驅(qū)動器WLD最遠(yuǎn)的相變單元內(nèi)的數(shù)據(jù)的存取時間。因此，如果通過將單元陣列區(qū)CA分成多個單元塊以減少連接到單根字線的相變存儲單元的數(shù)量，用于讀出存儲在選擇的相變單元內(nèi)數(shù)據(jù)的存取時間可以被減少。
圖2是圖示多個單元塊之一和與其連接的核心電路的示意圖。所述單元塊通常用參考標(biāo)號200表示。
參照圖2，所述示范性單元塊200或BLK可以包括四條位線BL1、BL2、BL3和BL4和四條字線WL1、WL2、WL3和WL4。然而，位線和字線的數(shù)量不限于4，在替代實施例中這個數(shù)量可以大于四。四條字線WL1、WL2、WL3和WL4設(shè)置為與四條位線BL1、BL2、BL3和BL4交叉。十六個相變單元Cp設(shè)置在位線BL1、BL2、BL3和BL4和字線WL1、WL2、WL3和WL4的交叉點。相變存儲單元Cp與參考圖1所描述的相同。
字線WL1、WL2、WL3和WL4可以連接到四個塊選擇開關(guān)元件，并且控制所述塊選擇開關(guān)元件的四條主字線MWL1、MWL2、MWL3和MWL4可以分別設(shè)置為與字線WL1、WL2、WL3和WL4相鄰。即所述主字線MWL1、MWL2、MWL3和MWL4可以設(shè)置在字線WL1、WL2、WL3和WL4之間。塊選擇開關(guān)元件可以是MOS存取晶體管TA1、TA2、TA3和TA4。在這種情形，第一到第四字線WL1、WL2、WL3和WL4可以分別連接到第一到第四MOS存取晶體管TA1、TA2、TA3和TA4的漏區(qū)，并且第一到第四字線WL1、WL2、WL3和WL4可以分別連接到第一到第四MOS存取晶體管TA1、TA2、TA3和TA4的柵極。另外，MOS存取晶體管TA1、TA2、TA3和TA4的源區(qū)可以接地。
如圖2所示，第一和第三MOS存取晶體管TA1和TA3，即第一組MOS存取晶體管可以設(shè)置在單元塊BLK的右側(cè)，并且第二和第四MOS存取晶體管TA2和TA4，即第二組MOS存取晶體管可以設(shè)置在單元塊BLK的左側(cè)。如參考圖1所描述，位線BL1、BL2、BL3和BL4連接到核心電路B/S。
在圖2所示的單元塊BLK中，在選擇主字線MWL1、MWL2、MWL3和MWL4之一時，可以選擇字線WL1、WL2、WL3和WL4之一。例如，在選擇第二條主字線MWL2的情形，第二MOS存取晶體管TA2開啟并且第二字線WL2被選擇。
圖3是圖示根據(jù)本公開的實施例的相變存儲器件的單元陣列區(qū)的部分300的平面圖，并且圖4是圖示根據(jù)本公開的另一實施例的相變存儲器件的單元陣列區(qū)的部分400的平面圖。即圖3是圖示圖1的單元陣列區(qū)CA的部分300的平面圖，并且圖4是圖示圖2的單元陣列區(qū)CA的部分400的平面圖。
圖5A是沿圖3的I-I’線取的橫截面圖，用來圖示根據(jù)本公開的實施例的相變存儲器件的單元陣列區(qū)500，并且圖5B是沿圖3的II-II’線取的橫截面圖，用來圖示根據(jù)本公開的實施例的相變存儲器件的單元陣列區(qū)550。
參照圖3、5A和5B，下成型層3設(shè)置在第一導(dǎo)電型的半導(dǎo)體襯底1上。下成型層3可以是諸如氧化硅層的絕緣層，并且第一導(dǎo)電型可以是P型。下成型層3可以包括暴露半導(dǎo)體襯底1的預(yù)定區(qū)的多個平行下開口。下開口用多條字線填充，即具有與第一導(dǎo)電型不同的第二導(dǎo)電型的第一到第四字線5a、5b、5c和5d(或圖3中的WL1、WL2、WL3和WL4)。當(dāng)?shù)谝粚?dǎo)電型是P型時，第二導(dǎo)電型可以是N型。字線5a、5b、5c和5d可以是使用下開口暴露的半導(dǎo)體襯底1作為籽晶層生長的外延半導(dǎo)體圖案。作為替代，字線5a、5b、5c和5d可以是使用固相外延技術(shù)形成的半導(dǎo)體圖案。因此，在半導(dǎo)體襯底1是單晶硅的情形，字線5a、5b、5c和5d也可以是單晶半導(dǎo)體圖案。
第一到第四緩沖線2a、2b、2c和2d可以分別提供在第一到第四字線5a、5b、5c和5d下。緩沖線2a、2b、2c和2d可以是具有與半導(dǎo)體襯底1相同導(dǎo)電型的外延圖案。即緩沖線2a、2b、2c和2d可以具有第一導(dǎo)電型。作為替代，緩沖線2a、2b、2c和2d可以對應(yīng)于從半導(dǎo)體襯底1突出的部分。即緩沖線2a、2b、2c和2d可以對應(yīng)于半導(dǎo)體襯底1的擴(kuò)伸部。緩沖線2a、2b、2c和2d可以改善相鄰字線5a、5b、5c和5d的電隔離特性。在提供緩沖線2a、2b、2c和2d時，字線5a、5b、5c和5d的底面(即緩沖線2a、2b、2c和2d和字線5a、5b、5c和5d之間的第一界面F1)可以比下成型層3和半導(dǎo)體襯底1之間的第二界面F2高。
當(dāng)沒有提供緩沖線2a、2b、2c和2d時，字線5a、5b、5c和5d和半導(dǎo)體襯底1之間的第一界面F1可以具有與第二界面F2基本相同的高度。另外，字線5a、5b、5c和5d可以是具有高于1×1019原子/平方厘米的雜質(zhì)濃度的重?fù)诫s的半導(dǎo)體圖案。
上成型層7提供于字線5a、5b、5c和5d和下成型層3上。上成型層7可以是與下成型層3相同材料的層。作為替代，上成型層7可以是與下成型層3不同材料的層。例如，在下成型層3是氧化硅層的情形，上成型層7可以是氮化硅層。相似地，當(dāng)下成型層3是氮化硅層時，上成型層7可以是氧化硅層。
上成型層7包括暴露字線5a、5b、5c和5d的預(yù)定區(qū)的多個上開口7a。各個上開口7a的下區(qū)用按順序堆疊的第一半導(dǎo)體圖案9和第二半導(dǎo)體圖案11填充。第一半導(dǎo)體圖案9可以具有與字線5a、5b、5c和5d相同的導(dǎo)電類型；并且第二導(dǎo)電圖11可以具有與第一半導(dǎo)體圖案9不同的導(dǎo)電類型。例如，第一半導(dǎo)體圖案9和第二半導(dǎo)體圖案11可以分別具有第二導(dǎo)電型和第一導(dǎo)電型。因此，在第一半導(dǎo)體圖案9和其上的第二半導(dǎo)體圖案11構(gòu)成單元二極管D。在這種情形，優(yōu)選的是第一半導(dǎo)體圖案9具有比字線5a、5b、5c和5d更低的雜質(zhì)濃度。這是用于減少流過反向偏置單元二極管的漏電流。第二半導(dǎo)體圖案11可以具有比第一半導(dǎo)體圖案9高的雜質(zhì)濃度。
在另一實施例中，第一和第二半導(dǎo)體圖案9和11可以具有與字線5a、5b、5c和5d不同的導(dǎo)電類型。即第一半導(dǎo)體圖案9和第二半導(dǎo)體圖案11可以具有第一導(dǎo)電型。在這種情形，單元二極管D由第一半導(dǎo)體圖案9和字線5a、5b、5c和5d組成，并且第一半導(dǎo)體圖案9可以具有比字線5a、5b、5c和5d和第二半導(dǎo)體圖案11低的雜質(zhì)濃度。
第一半導(dǎo)體圖案9可以是使用由上開口7a暴露的字線5a、5b、5c和5d作為籽晶層生長的外延半導(dǎo)體圖案，并且第二半導(dǎo)體圖案11可以是使用第一半導(dǎo)體圖案9作為籽晶層生長的外延半導(dǎo)體圖案。作為替代，第一和第二半導(dǎo)體圖案9和11可以是使用固相外延技術(shù)形成的半導(dǎo)體圖案。因此，當(dāng)字線5a、5b、5c和5d是單晶半導(dǎo)體圖案時，第一和第二半導(dǎo)體圖案9和11也可以是單晶半導(dǎo)體圖案。
第一半導(dǎo)體圖案9和字線5a、5b、5c和5d之間的界面F3可以具有與上成型層7和字線5a、5b、5c和5d之間的第四界面F4基本相同的高度。
上開口7a的上區(qū)可以用多個導(dǎo)電插塞13填充。導(dǎo)電插塞13可以是展示與第二半導(dǎo)體圖案11歐姆接觸的金屬插塞。例如，導(dǎo)電插塞13可以是鎢插塞。導(dǎo)電插塞13不需要被提供。在這種情形，上開口7a可以完全用單元二極管D填充。
絕緣層17可以被提供在導(dǎo)電插塞13和上成型層7上，并且相變材料圖案21(圖3中的Rp)可以被二維排列在絕緣層17。相變材料圖案21可以通過貫穿絕緣層17的接觸孔17a與導(dǎo)電插塞13直接接觸。在這種情形，相變材料圖案21具有限定的配置。作為替代，相變材料圖案21可以通過填充接觸孔17a的下電極19電連接到導(dǎo)電插塞3。
上電極23可以被堆疊在相變材料圖案21上。層間絕緣層25被提供在具有上電極23的襯底上，并且多條平行位線29a、29b、29c和29d(圖3中的BL1、BL2、BL3和BL4)設(shè)置在層間絕緣層25上。位線29a、29b、29c和29d設(shè)置為跨過字線5a、5b、5c和5d。位線29a、29b、29c和29d可以通過貫穿層間絕緣層25的多個位線接觸孔25a直接接觸上電極23。作為替代，位線29a、29b、29c和29d可以通過填充位線接觸孔25a的接觸插塞27電連接到上電極23。
根據(jù)圖5A和5B中所示的實施例，一對相鄰的單元二極管D和與其連接的字線(例如，第一字線5a)可以構(gòu)成寄生橫向雙極晶體管BJT2。在這種情形，相鄰的單元二極管D的第二半導(dǎo)體圖案分別起寄生橫向雙極晶體管BJT2的發(fā)射極E和集電極C的作用，并且第一字線5a起寄生橫向雙極晶體管BJT2的基極B的作用。因此，既便選擇了連接到發(fā)射極E的第三位線29c并且沒有選擇連接到集電極C的第四位線29d，寄生橫向雙極晶體管BJT2也可以運行，以便暫時產(chǎn)生流向非選擇的第四位線29d的集電極電流Ic。在這種情形，流過字線5a的基極電流Ib可以暫時減小。集電極電流Ic是用于充電第四位線29d的負(fù)載電容或寄生電容的電流。如果集電極電流Ic的數(shù)量大，在選擇的位線(即第三位線29c)產(chǎn)生的電信號可能不穩(wěn)定，因而干擾相變存儲器件讀操作的成功。
然而，根據(jù)本實施例，字線5a、5b、5c和5d具有基本平的表面。即在單元二極管D之間的字線5a、5b、5c和5d的表面不提供任何凹陷區(qū)。因此，可以最小化字線5a、5b、5c和5d的電阻。結(jié)果，根據(jù)本實施例的相變存儲器件的單元陣列區(qū)適于抑制寄生橫向雙極晶體管BJT2的運行。
此外，如圖5a所示，根據(jù)本實施例的相變單元陣列區(qū)可以提供寄生垂直雙極晶體管BJT1。例如，寄生垂直雙極晶體管BJT1可以包括半導(dǎo)體襯底1、第一字線5a和連接到第一字線5a的單元二極管D的第二半導(dǎo)體圖案11。在這種情形，半導(dǎo)體襯底1和第一字線5a分別用作寄生垂直雙極晶體管BJT1的集電極C和基極B，并且第二半導(dǎo)體圖案11用作寄生垂直雙極晶體管BJT1的發(fā)射極E。如果寄生垂直雙極晶體管BJT1的電流增益增加，流入半導(dǎo)體襯底1的集電極電流Ic也可以增加。因此，在半導(dǎo)體襯底1的外部電路區(qū)形成的MOS晶體管的電性能可能變得不穩(wěn)定。然而，根據(jù)本實施例，可以最小化字線5a、5b、5c和5d的電阻，因而顯著減小了寄生垂直雙極晶體管BJT1的電流增益。
圖6A是沿圖3的I-I’線取的橫截面圖，用來圖示根據(jù)本公開的另一實施例的相變存儲器件的單元陣列區(qū)600，并且圖6B是沿圖3的II-II’線取的橫截面圖，用來圖示根據(jù)本公開的另一實施例的相變存儲器件的單元陣列區(qū)650。
參照圖3、6A和6B，第一成型層53設(shè)置在第一導(dǎo)電型的半導(dǎo)體襯底51上。第一導(dǎo)電型可以是P型，并且第一成型層53可以是諸如氧化硅層的絕緣層。第一成型層53可以具有暴露半導(dǎo)體襯底51的預(yù)定區(qū)的多個平行第一開口53a、53b、53c和53d。第一開口53a、53b、53c和53d的下區(qū)用多條字線填充，多條字線即具有與第一導(dǎo)電型不同的第二導(dǎo)電型的第一到第四字線55a、55b、55c和55d(或圖3中的WL1、WL2、WL3和WL4)。在第一導(dǎo)電型是P型的情形，第二導(dǎo)電型可以是N型。字線55a、55b、55c和55d可以是使用通過第一開口53a、53b、53c和53d暴露的半導(dǎo)體襯底51作為籽晶層生長的外延半導(dǎo)體圖案。作為替代，字線55a、55b、55c和55d可以是使用固相外延技術(shù)形成的半導(dǎo)體圖案。因此，在半導(dǎo)體襯底51是單晶硅的情形，字線55a、55b、55c和55d也可以是單晶半導(dǎo)體圖案。
第一到第四緩沖線54a、54b、54c和54d可以分別設(shè)置在第一到第四字線55a、55b、55c和55d下。緩沖線54a、54b、54c和54d可以是具有半導(dǎo)體襯底51相同導(dǎo)電類型的外延半導(dǎo)體圖案。即，緩沖線54a、54b、54c和54d可以具有第一導(dǎo)電型。緩沖線54a、54b、54c和54d可以改善相鄰字線55a、55b、55c和55d的電隔離特性。在提供緩沖線54a、54b、54c和54d時，字線55a、55b、55c和55d的底面(例如，緩沖線54a、54b、54c和54d和字線55a、55b、55c和55d之間的第一界面F1’)可以比第一成型層53和半導(dǎo)體襯底51之間的第二界面F2’高。
在另一個實施例中，當(dāng)沒有提供緩沖線54a、54b、54c和54d時，字線55a、55b、55c和55d和半導(dǎo)體襯底51之間的第一界面F1’可以具有與第一成型層53和半導(dǎo)體襯底51之間的第二界面F2’基本相同的高度。另外，字線55a、55b、55c和55d可以是具有高于1×1019原子/平方厘米的雜質(zhì)濃度重?fù)诫s的半導(dǎo)體圖案。
多個隔離壁57a’被提供在第一開口53a、53b、53c和53d的上區(qū)內(nèi)。即，隔離壁57a’被一維排列在各條字線55a、55b、55c和55d上。因此，字線55a、55b、55c和55d的預(yù)定區(qū)被隔離壁57a’之間的第二開口57d暴露。隔離壁57a’可以是對第一成型層53具有蝕刻選擇性的第二成型層。例如，在第一成型層53是氧化硅層的情形，隔離壁57a’可以是氮化硅層。相反，當(dāng)?shù)谝怀尚蛯?3是氮化硅層時，隔離壁57a’可以是氧化硅層。
第二開口57d的下區(qū)用分別按順序堆疊的第一半導(dǎo)體圖案61和第二半導(dǎo)體圖案63填充。第一半導(dǎo)體圖案61可以具有與字線55a、55b、55c和55d相同的導(dǎo)電類型；并且第二導(dǎo)電圖63可以具有與第一半導(dǎo)體圖案61不同的導(dǎo)電類型。即，第一半導(dǎo)體圖案61和第二半導(dǎo)體圖案63可以分別具有第二導(dǎo)電型和第一導(dǎo)電型。因此，在第一半導(dǎo)體圖案61和其上的第二半導(dǎo)體圖案63構(gòu)成單元二極管D。在這種情形，優(yōu)選地，如圖5A和圖5B所述，第一半導(dǎo)體圖案61具有比字線55a、55b、55c和55d低的雜質(zhì)濃度。另外，第二半導(dǎo)體圖案63可以具有比第一半導(dǎo)體圖案61高的雜質(zhì)濃度。
作為替代，第一和第二半導(dǎo)體圖案61和63可以具有與字線55a、55b、55c和55d不同的導(dǎo)電類型。即第一和第二半導(dǎo)體圖案61和63可以具有第一導(dǎo)電型。在這種情形，單元二極管D由第一半導(dǎo)體圖案61和字線55a、55b、55c和55d組成，并且第一半導(dǎo)體圖案61可以具有比第二半導(dǎo)體圖案63和字線55a、55b、55c和55d低的雜質(zhì)濃度。
第一半導(dǎo)體圖案61可以是與如圖5A和5B所述的第一半導(dǎo)體圖案9相同的材料層。相似地，第二半導(dǎo)體圖案63可以是與如圖5A和5B所述的第二半導(dǎo)體圖案11相同的材料層。
第一半導(dǎo)體圖案61和字線55a、55b、55c和55d之間的第三界面F3’可以具有與隔離壁57a’和字線55a、55b、55c和55d之間的第四界面F4’基本相同的高度。換而言之，字線55a、55b、55c和55d可以具有平表面。
第二開口57d的上區(qū)可以用多個導(dǎo)電插塞65填充。導(dǎo)電插塞65可以是具有與第二半導(dǎo)體圖案63歐姆接觸的金屬插塞。例如，導(dǎo)電插塞65可以是鎢插塞。導(dǎo)電插塞65不需要被提供。在這種情形，第二開口57d可以完全用單元二極管D填充。
具有與圖5A和5B所述實施例相同配置的上結(jié)構(gòu)可以被提供在具有導(dǎo)電插塞65、第一成型層53和隔離壁57a’的襯底上。即，在圖5A和5B中圖示的相變材料圖案21和位線29a、29b、29c和29d可以設(shè)置在具有導(dǎo)電插塞65的襯底上。根據(jù)這些實施例，單元二極管D可以與字線55a、55b、55c和55d自對準(zhǔn)。
圖7A是沿圖4的I-I’線取的橫截面圖，用來圖示根據(jù)本公開的又一實施例的相變存儲器件的單元陣列區(qū)700，并且圖7B是沿圖4的II-II’線取的橫截面圖，用來圖示根據(jù)本公開的又一實施例的相變存儲器件的單元陣列區(qū)750。根據(jù)該實施例，單元塊中的多個相變單元可以具有與圖6A和6B所述的相變單元相同的結(jié)構(gòu)。然而，根據(jù)本發(fā)明的這個實施例的單元塊中的相變單元不限于如圖6A和6B所示的相變單元。例如，根據(jù)本實施例的單元塊內(nèi)的相變單元可以具有與圖5A和5B所述相同的配置。因此，將省略對于相變單元結(jié)構(gòu)的重復(fù)描述。
參照圖4、7A和7B，多個塊選擇開關(guān)元件，比如第一到第四MOS存取晶體管TA1、TA2、TA3和TA4設(shè)置為與字線55a、55b、55c和55d(或圖4中的WL1、WL2、WL3和WL4)的端部分相鄰。第一到第四MOS存取晶體管TA1、TA2、TA3和TA4可以分別提供在半導(dǎo)體襯底51上的第一到第四外延半導(dǎo)體圖案64a、64b、64c和64d上。外延半導(dǎo)體圖案64a、64b、64c和64d可以是使用半導(dǎo)體襯底51作為籽晶層生長的半導(dǎo)體圖案。另外，外延半導(dǎo)體圖案64a、64b、64c和64d可以是P型半導(dǎo)體圖案。作為替代，MOS存取晶體管TA1、TA2、TA3和TA4可以被直接提供在襯底51上。
第一和第三MOS存取晶體管TA1和TA3分別電連接到第一和第三字線55a和55c，即奇數(shù)字線，并且第二和第四MOS存取晶體管TA2和TA4分別電連接到第二和第四字線55b和55d，即偶數(shù)字線。在這種情形，第一和第三MOS存取晶體管TA1和TA3，即第一組MOS存取晶體管可以設(shè)置在第一和第三字線WL1和WL3的右側(cè)，并且第二和第四MOS存取晶體管TA2和TA4，即第二組MOS存取晶體管可以設(shè)置在第二和第四字線WL2和WL4的左側(cè)。
各個MOS存取晶體管TA1、TA2、TA3和TA4包括被提供在外延半導(dǎo)體圖案64a、64b、64c或64d和柵極兩端的源區(qū)64s和漏區(qū)64d，柵極跨越源區(qū)64s和漏區(qū)64d之間的溝道區(qū)上方。MOS存取晶體管TA1、TA2、TA3和TA4的柵極可以延伸，以用作主字線MWL1、MWL2、MWL3和MWL4。作為替代，主字線MWL1、MWL2、MWL3和MWL4可以是不同于柵極的導(dǎo)電層。在這種情形，主字線MWL1、MWL2、MWL3和MWL4可以通過局部互連電連接到柵極。
當(dāng)從圖4的平面圖上看時，主字線MWL1、MWL2、MWL3和MWL4可以設(shè)置在字線WL1、WL2、WL3和WL4之間?？梢愿鶕?jù)外延半導(dǎo)體圖案64a的頂表面的水平確定主字線MWL1、MWL2、MWL3和MWL4的水平。例如，當(dāng)外延半導(dǎo)體圖案64a的頂表面具有與單元二極管D的頂表面相同高度時，主字線MWL1、MWL2、MWL3和MWL4可以設(shè)置在導(dǎo)電插塞65之間，如圖7B所示。換而言之，第一主字線MWL1可以設(shè)置在第一字線WL1上的導(dǎo)電插塞65和第二字線WL2上的導(dǎo)電插塞65之間的第一成型層53上，并且第二主字線MWL2可以設(shè)置在第二字線WL2上的導(dǎo)電插塞65和第三字線WL3上的導(dǎo)電插塞65之間的第一成型層53上。類似地，第三主字線MWL3可以設(shè)置在第三字線WL3上的導(dǎo)電插塞65和第四字線WL4上的導(dǎo)電插塞65之間的第一成型層53上，并且第四主字線MWL4可以設(shè)置在第四字線WL4上的導(dǎo)電插塞65和與第四字線相鄰的第五字線上的導(dǎo)電插塞65之間的第一成型層53上。在沒有提供導(dǎo)電插塞時，主字線MWL1、MWL2、MWL3和MWL4可以設(shè)置為穿過單元二極管D之間的區(qū)。
MOS存取晶體管TA1、TA2、TA3和TA4可以用第一成型層53覆蓋。在這種情形，漏區(qū)64d通過穿過第一成型層53的漏接觸孔57d暴露，并且源區(qū)64s通過穿過第一成型層53的源接觸孔57d’暴露。另外，與漏區(qū)64d相鄰的字線55a、55b、55c和55d(或WL1、WL2、WL3和WL4)的端部可以通過穿過隔離壁57a’的互連接觸孔57i暴露?；ミB接觸孔57i、漏接觸孔57d’和源接觸孔57s’可以分別用互連接觸插塞65p、漏接觸插塞65d和源接觸插塞65s填充。
漏接觸插塞65d通過提供在絕緣層17內(nèi)的局部互連19i電連接到與漏接觸插塞65s相鄰的互連接觸插塞65p。另外，源接觸插塞65s電連接到在絕緣層17內(nèi)提供的接地互連19s。
將要描述根據(jù)本發(fā)明實施例的相變存儲器件的制造方法。圖8A至11A是沿圖3的I-I’線取的橫截面圖，用來描述根據(jù)本公開的實施例的相變存儲器件的單元陣列區(qū)的制造方法，并且圖8B至11B是沿圖3的II-II’線取的橫截面圖，用來描述根據(jù)本公開的實施例的相變存儲器件的單元陣列區(qū)的制造方法。因而，相變存儲單元部通常分別在各個圖8A、8B、9A、9B、10A、10B、11A和11B中，用參考標(biāo)號800、850、900、950、1000、1050、1100和1150表示。
參照圖3、8A和8B，下成型層3形成于第一導(dǎo)電型的半導(dǎo)體襯底1上。半導(dǎo)體襯底1可以是P型單晶半導(dǎo)體襯底。下成型層3可以由諸如氧化硅層或氮化硅層的絕緣層形成。構(gòu)圖下成型層3，以形成暴露半導(dǎo)體襯底1的預(yù)定區(qū)的多個平行下開口3a、3b、3c和3d。
參照圖3、9A和9B，使用采用通過下開口3a、3b、3c和3d暴露的半導(dǎo)體襯底1作為籽晶層的選擇性外延生長技術(shù)，形成填充下開口3a、3b、3c和3d的緩沖線2a、2b、2c和2d和字線5a、5b、5c和5d(或圖3中的WL1、WL2、WL3和WL4)。當(dāng)半導(dǎo)體襯底1是單晶半導(dǎo)體襯底時，緩沖線2a、2b、2c和2d和字線5a、5b、5c和5d也可以是具有單晶結(jié)構(gòu)的半導(dǎo)體圖案。緩沖線2a、2b、2c和2d用具有第一導(dǎo)電型的雜質(zhì)摻雜，并且字線5a、5b、5c和5d用具有與第一導(dǎo)電型不同的第二導(dǎo)電型的雜質(zhì)摻雜。即緩沖線2a、2b、2c和2d可以用P型雜質(zhì)摻雜，并且字線5a、5b、5c和5d可以用N型雜質(zhì)摻雜。緩沖線2a、2b、2c和2d和字線5a、5b、5c和5d可以使用原位摻雜技術(shù)或離子注入技術(shù)形成。優(yōu)選地，字線5a、5b、5c和5d被摻雜以具有高于1×1019原子/平方厘米的雜質(zhì)濃度。
作為替代，可以使用固相外延(SPE)技術(shù)形成緩沖線2a、2b、2c和2d和字線5a、5b、5c和5d。更具體地，比如多晶半導(dǎo)體層或非晶半導(dǎo)體層的半導(dǎo)體層形成于具有下開口3a、3b、3c和3d的襯底上，并且該半導(dǎo)體層被平坦化，以暴露下成型層3的頂表面。結(jié)果，在下開口3a、3b、3c和3d內(nèi)形成半導(dǎo)體圖案。使用采用半導(dǎo)體襯底1作為籽晶層的固相外延技術(shù)，將半導(dǎo)體圖案結(jié)晶。在半導(dǎo)體襯底1具有單晶結(jié)構(gòu)的情形，在固相外延工藝期間，半導(dǎo)體圖案可以被轉(zhuǎn)換為具有單晶結(jié)構(gòu)。雜質(zhì)離子被注入單晶半導(dǎo)體圖案重以形成緩沖線2a、2b、2c和2d和字線5a、5b、5c和5d?？梢允÷孕纬删彌_線2a、2b、2c和2d的離子注入工藝。在這種情形，不形成緩沖線2a、2b、2c和2d。另外，在平坦化半導(dǎo)體層之前，可以進(jìn)行固相外延工藝。當(dāng)多晶半導(dǎo)體層或非晶半導(dǎo)體層由原位摻雜半導(dǎo)體層形成時，可以省略雜質(zhì)離子注入工藝。
通過增加下成型層3的厚度，可以大大減小字線5a、5b、5c和5d的電阻。然而，根據(jù)這個實施例，基本可以避免在字線5a、5b、5c和5d之間的下成型層3內(nèi)形成空洞和裂痕。這是因為字線5a、5b、5c和5d是使用上述選擇性外延生長技術(shù)或固相外延技術(shù)形成的。另外，根據(jù)本實施例，由于緩沖線2a、2b、2c和2d的存在，可以增加相鄰字線5a、5b、5c和5d之間的電流通路的長度。因此，可以改善字線5a、5b、5c和5d之間的電隔離性能。當(dāng)形成緩沖線2a、2b、2c和2d時，字線5a、5b、5c和5d的底表面(即字線5a、5b、5c和5d和緩沖線2a、2b、2c和2d之間的第一界面F1)可以高于下成型層3和半導(dǎo)體襯底1之間的第二界面F2，如圖9B所示。
可以省略用于形成緩沖線2a、2b、2c和2d的工藝。在這種情形，字線5a、5b，5c和5d的底表面(如字線5a、5b，5c和5d和半導(dǎo)體襯底1之間的第一界面F1)可以具有與下成型層3和半導(dǎo)體襯底1之間的第二界面F2基本相同的高度。這是因為由于不需要用于構(gòu)圖字線5a、5b，5c和5d的蝕刻工藝，可以避免半導(dǎo)體襯底1被過度蝕刻。因此，對于增加字線5a、5b，5c和5d的厚度(即高度)沒有限制。
在另一個實施例中，可以利用典型的光/蝕刻工藝來形成緩沖線2a、2b、2c和2d和字線5a、5b，5c和5d，而不使用下成型層3的和選擇性外延生長技術(shù)。詳細(xì)地，緩沖線2a、2b、2c和2d和字線5a、5b、5c和5d可以如下形成通過按順序在半導(dǎo)體襯底1上形成具有第一導(dǎo)電型的下外延半導(dǎo)體層和具有與第一導(dǎo)電型不同的第二導(dǎo)電型的上外延半導(dǎo)體層，并且構(gòu)圖上外延半導(dǎo)體層和下外延半導(dǎo)體層。然后在具有緩沖線2a、2b、2c和2d和字線5a、5b，5c和5d的襯底上形成絕緣層，并且該絕緣層被平坦化，以形成對應(yīng)于下成型層3的字線隔離層?？梢允÷杂糜谛纬上峦庋影雽?dǎo)體層的工藝。在這種情形，不形成緩沖線2a、2b、2c和2d。
在又一實施例中，緩沖線2a、2b、2c和2d和字線5a、5b，5c和5d可以利用溝槽隔離技術(shù)形成于半導(dǎo)體襯底1內(nèi)。例如，選擇性地蝕刻半導(dǎo)體襯底1的預(yù)定區(qū)，以形成界定多個平行有源區(qū)的溝槽區(qū)，并且在具有溝槽區(qū)的襯底上形成諸如氧化硅層的絕緣層。平坦化該絕緣層以形成保留在溝槽區(qū)內(nèi)并且對應(yīng)于下成型層3的溝槽絕緣層(例如，字線隔離層)。然后將雜質(zhì)離子注入有源區(qū)，以形成緩沖線2a、2b、2c和2d和字線5a、5b、5c和5d?？梢允÷杂糜谛纬删彌_線2a、2b、2c和2d的離子注入工藝。
上成型層7形成于具有字線5a、5b、5c和5d的襯底上。上成型層7可以由與下成型層3相同的材料層形成。作為替代，上成型層7可以由與下成型層3不同的材料層形成。例如，當(dāng)下成型層3由氧化硅層形成時，上成型層7可以由氮化硅層形成。相似地，當(dāng)下成型層3由氮化硅層形成時，上成型層7可以由氧化硅層形成。
構(gòu)圖上成型層7，以形成暴露字線5a、5b、5c和5d的預(yù)定區(qū)的多個上開口7a?？梢詷?gòu)圖上成型層7，以便從俯視圖看時，上開口7a可以被兩維排列?？紤]到與字線5a、5b、5c和5d的對準(zhǔn)誤差，可以形成具有比字線5a、5b、5c和5d的寬度小的寬度的上開口7a。
參照圖3、10A和10B，使用采用由上開口7a暴露的字線5a、5b、5c和5d作為籽晶層的選擇性外延生長技術(shù)，形成填充上開口7a的下區(qū)的單元二極管D。形成各個單元二極管D，以具有按順序堆疊的第一和第二半導(dǎo)體圖案9和11。第一半導(dǎo)體圖案9使用被暴露的字線5a、5b、5c和5d作為籽晶層形成，并且第二半導(dǎo)體圖案11使用第一半導(dǎo)體圖案9作為籽晶層形成。因此，在字線5a、5b、5c和5d是單晶半導(dǎo)體圖案的情形，也可以形成第一和第二半導(dǎo)體圖案9和11，以具有單晶結(jié)構(gòu)。
根據(jù)該實施例，使用上成型層7和選擇性外延生長技術(shù)，形成單元二極管D。換言之，不需要任何形成分離的單元二極管的蝕刻工藝。結(jié)果，可以避免在形成單元二極管D期間，單元二極管D之間的字線5a、5b、5c和5d被過度蝕刻。因此，第一半導(dǎo)體圖案9和字線5a、5b、5c和5d之間的第三界面F3與上成型層7和字線5a、5b、5c和5d之間的第四界面F4可以具有基本相同的高度。換言之，既便在形成第一和第二半導(dǎo)體圖案9和11之后，字線5a、5b、5c和5d的頂表面也可以具有基本平的表面。
第一半導(dǎo)體圖案9用與字線5a、5b、5c和5d相同導(dǎo)電類型的雜質(zhì)摻雜，并且第二半導(dǎo)體圖案11用與字線5a、5b、5c和5d不同導(dǎo)電類型的雜質(zhì)摻雜。此外，第一半導(dǎo)體圖案9可以被摻雜以具有與第二半導(dǎo)體圖案11不同的雜質(zhì)濃度。例如，第一半導(dǎo)體圖案9形成以具有比第二半導(dǎo)體圖案11相對低的雜質(zhì)濃度。這是用來最小化流過被施加反偏壓的單元二極管的漏電流。反偏壓可以在讀模式或編程模式被施加到非選擇的相變單元的單元二極管D。此外，第一半導(dǎo)體圖案9可以形成以具有比字線5a、5b、5c和5d低的雜質(zhì)濃度。第一和第二半導(dǎo)體圖案9和11可以使用原位摻雜技術(shù)或離子注入技術(shù)摻雜。
在另一實施例中，第一和第二半導(dǎo)體圖案9和11可以用具有與字線5a、5b、5c和5d不同導(dǎo)電類型的雜質(zhì)摻雜。在這種情形，單元二極管D由第一半導(dǎo)體圖案9和字線5a、5b、5c和5d構(gòu)成，并且優(yōu)選地第一半導(dǎo)體圖案9形成以具有比第二半導(dǎo)體圖案11和字線5a、5b、5c和5d低的雜質(zhì)濃度。
在又一個實施例中，單元二極管D可以使用固相外延技術(shù)形成。更詳細(xì)地，非晶半導(dǎo)體圖案或多晶半導(dǎo)體圖案形成在上開口7a、7b、7c和7d內(nèi)，并且半導(dǎo)體圖案使用采用字線5a、5b、5c和5d作為籽晶層的固相外延技術(shù)被結(jié)晶化。接著，摻雜離子被注入結(jié)晶化的半導(dǎo)體圖案以形成第一和第二半導(dǎo)體圖案9和11。
隨后，在具有第二半導(dǎo)體圖案11的襯底上形成諸如金屬層的導(dǎo)電層，并且所述導(dǎo)電層被平坦化以形成填充上開口7a的上區(qū)的導(dǎo)電插塞13。導(dǎo)電插塞13可以由具有與第二半導(dǎo)體圖案11歐姆接觸的導(dǎo)電層形成。例如，所述導(dǎo)電插塞13可以由與P型半導(dǎo)體和N型半導(dǎo)體都具有歐姆接觸的鎢層或氮化鈦層形成。在形成導(dǎo)電插塞13之前，諸如硅化鈷層的金屬硅化物層12可以形成于第二半導(dǎo)體圖案11的表面上。可以省略形成金屬硅化物層12的工藝和/或形成導(dǎo)電插塞13的工藝。當(dāng)省略形成金屬硅化物層12和導(dǎo)電插塞13的工藝時，單元二極管D可以形成以完全填充上開口7a。絕緣層17形成于具有導(dǎo)電插塞13的襯底上。
參照圖3、11A和11B，構(gòu)圖絕緣層17，以形成多個暴露導(dǎo)電插塞13的接觸孔17a。下電極19形成于接觸孔17a內(nèi)。下電極19可以由氮化鈦層形成。在具有下電極19的襯底上按順序形成相變材料層和上電極層。相變材料層可以由硫族化物層形成，并且上電極層可以由諸如鈦層的導(dǎo)電層形成。上電極層和相變材料層被構(gòu)圖以形成多個覆蓋下電極19的相變材料圖案21和堆疊在相變材料圖案21上的上電極23。
可以省略用于形成下電極19的工藝。在這種情形，相變材料圖案21通過接觸孔17a與導(dǎo)電插塞13直接接觸。因而，相變材料圖案21形成以具有限定的配置，并且導(dǎo)電插塞13用作下電極。
層間絕緣層25形成于具有上電極23的襯底上。構(gòu)圖層間絕緣層25，以形成暴露上電極23的多個位線接觸孔25a。位線接觸插塞27形成于位線接觸孔25a內(nèi)，并且諸如金屬層的導(dǎo)電層形成于具有位線接觸插塞27的襯底上。構(gòu)圖導(dǎo)電層以形成覆蓋位線接觸插塞27的多條位線29a。位線29a形成以跨過字線5a、5b、5c和5d(或圖3中的WL1，WL2，WL3和WL4)。鈍化層31形成于具有位線29a、29b、29c和29d的襯底上。
圖12A至圖15A是沿圖3的I-I’線取的橫截面圖，并且圖12B至圖15B是沿圖3的II-II’線取的橫截面圖，用來描述制造根據(jù)本發(fā)明另一實施例的相變存儲器件的單元陣列區(qū)的制造方法。因而，在各個圖12A、12B、13A、13B、14A、14B、15A和15B中，相變存儲器件部分通常分別用參考標(biāo)號1200、1250、1300、1350、1400、1450、1500和1550表示。參照圖3、12A和12B，第一成型層53形成于第一導(dǎo)電型的半導(dǎo)體襯底51上。半導(dǎo)體襯底51可以是P型單晶半導(dǎo)體襯底、并且第一成型層53可以由諸如氮化硅層和氧化硅層的絕緣層形成。構(gòu)圖第一成型層53，以形成暴露半導(dǎo)體襯底51的預(yù)定區(qū)的多個第一開口53a、53b、53c和53d。使用采用由第一開口53a、53b、53c和53d暴露的半導(dǎo)體襯底51作為籽晶層的選擇性外延生長技術(shù)，按順序形成填充第一開口53a、53b、53c和53d下部的多條緩沖線54a、54b、54c和54d和多條字線55a、55b、55c和55d(或圖3中的WL1、WL2、WL3和WL4)。另外，當(dāng)半導(dǎo)體襯底51是單晶半導(dǎo)體襯底時，緩沖線54a、54b、54c和54d和字線55a、55b、55c和55d也可以是具有單晶結(jié)構(gòu)的半導(dǎo)體圖案。
緩沖線54a、54b、54c和54d用具有第一導(dǎo)電型的雜質(zhì)摻雜，字線55a、55b、55c和55d用具有與第一導(dǎo)電型不同的第二導(dǎo)電型的雜質(zhì)摻雜。即緩沖線54a、54b、54c和54d可以用P型雜質(zhì)摻雜，并且字線55a、55b、55c和55d可以用N型雜質(zhì)摻雜。緩沖線54a、54b、54c和54d和字線55a、55b、55c和55d可以使用原位摻雜技術(shù)或離子注入技術(shù)摻雜。此外，字線55a、55b、55c和55d可以被摻雜以具有高于1×1019原子/平方厘米的雜質(zhì)濃度。
在另一實施例中，緩沖線54a、54b、54c和54d和字線55a、55b、55c和55d可以使用固相外延技術(shù)和離子注入技術(shù)形成，如圖9A和9B所述。
通過增加第一成型層53的厚度，可以大大減小字線55a、55b、55c和55d的電阻。根據(jù)這個實施例，基本上可以避免在字線55a、55b、55c和55d之間的第一成型層53內(nèi)形成空洞和裂痕。這是因為字線55a、55b、55c和55d使用上述選擇性外延生長技術(shù)或固相外延技術(shù)形成。另外，由于緩沖線54a、54b、54c和54d的存在，可以改善字線55a、55b、55c和55d之間的電隔離性能。在形成緩沖線54a、54b、54c和54d時，字線55a、55b、55c和55d的底表面(如字線55a、55b、55c和55d和緩沖線54a、54b、54c和54d之間的第一界面F1’)可以比第一成型層53和半導(dǎo)體襯底51中間的界面F2’高，如圖12B所示。
可以省略形成緩沖線54a、54b、54c和54d的工藝。在這種情形，字線55a、55b、55c和55d的底表面(如字線55a、55b、55c和55d和緩沖線54a、54b、54c和54d之間的第一界面F1’)可以具有與第一成型層53和半導(dǎo)體襯底51中間的界面F2’基本相同的高度。這是因為不需要任何構(gòu)圖緩沖線54a、54b、54c和54d和字線55a、55b、55c和55d的工藝。因此，對于增加字線55a、55b、55c和55d的厚度(即高度)沒有限制。
參照圖3、13A和13B，填充第一開口53a、53b、53c和53d上區(qū)的第二成型層形成于具有字線55a、55b、55c和55d的襯底上。第二成型層可以由對于第一成型層53具有蝕刻選擇性的絕緣層形成。例如，當(dāng)?shù)谝怀尚蛯?3由氧化硅層形成時，第二成型層可以由氮化硅形成。作為替代，當(dāng)?shù)谝怀尚蛯?3由氮化硅層形成時，第二成型層可以由氧化硅層形成。
第二成型層被平坦化，以暴露第一成型層53的頂表面。結(jié)果，在第一開口53a、53b、53c和53d的上區(qū)中形成第二成型層圖案57a、57b、57c和57d。例如，蝕刻掩膜59或光致抗蝕劑圖案形成于具有第二成型層圖案57a、57b、57c和57d的襯底上。光致抗蝕劑59形成以具有跨過字線55a、55b、55c和55d的多個平行開口59a、59b、59c和59d。
參照圖3、14A和14B，使用光致抗蝕劑圖案59作為蝕刻掩膜，選擇性地蝕刻第二成型層圖案57a、57b、57c和57d，從而形成暴露字線55a、55b、55c和55d的預(yù)定區(qū)的多個第二開口57d。結(jié)果，一維排列的隔離壁57a’形成于各條字線55a、55b、55c和55d上，如圖14A所示。根據(jù)本實施例，第二開口57d可以與字線55a、55b、55c和55d自對準(zhǔn)。即第二開口57d形成以具有與字線55a、55b、55c和55d相同的寬度，如圖14B所示。然后去除光致抗蝕劑圖案59。
參照圖3、15A和15B，多個單元二極管D形成于第二開口57d的下區(qū)內(nèi)。單元二極管D可以使用如圖10A和10B所述的選擇性外延生長技術(shù)或固相外延技術(shù)形成。結(jié)果，各個單元二極管D形成以具有按順序堆疊的第一半導(dǎo)體圖案61和第二半導(dǎo)體圖案63。第一半導(dǎo)體圖案61形成以具有與字線55a、55b、55c和55d相同的導(dǎo)電類型，并且第二半導(dǎo)體圖案63形成以具有與第一半導(dǎo)體圖案61不同的導(dǎo)電類型。作為替代，第一和第二半導(dǎo)體圖案61和63可以用具有與字線55a、55b、55c和55d不同導(dǎo)電類型的雜質(zhì)摻雜。在這種情形，單元二極管D由第一半導(dǎo)體圖案61和字線55a、55b、55c和55d構(gòu)成，第一半導(dǎo)體圖案61可以形成以具有比第二半導(dǎo)體圖案63和字線55a、55b、55c和55d低的雜質(zhì)濃度。
接著，使用與參考圖10A和10B所述的實施例相同的方法，可以在第二開口57d的上區(qū)內(nèi)形成多個金屬硅化物層64和多個導(dǎo)電插塞65。可以省略形成金屬硅化物的工藝和/或形成導(dǎo)電插塞65的工藝。當(dāng)省略形成金屬硅化物的工藝和形成導(dǎo)電插塞65的工藝時，單元二極管D可以形成以完全填充第二開口57d。使用與參考圖11A和11B所述相同的方法，還在具有導(dǎo)電插塞65的表面上形成多個相變材料圖案和多條位線。
根據(jù)本公開，使用成型層和選擇性外延生長技術(shù)將字線和單元二極管形成于半導(dǎo)體襯底上。因此，既便為了減小字線的電阻而增加字線的厚度(即高度)，所述技術(shù)也可以避免在字線之間產(chǎn)生空洞和裂痕。此外，不需要任何伴隨蝕刻工藝的構(gòu)圖工藝來形成字線和單元二極管。因此，該技術(shù)可以避免半導(dǎo)體襯底和字線產(chǎn)生凹陷。結(jié)果，由于在限定區(qū)沒有工藝缺陷的情況下可以最小化電阻，所以可以顯著地抑制相變單元陣列區(qū)內(nèi)寄生雙極晶體管的運行。
雖然已經(jīng)參照附圖在這里描述了示范性實施例，可以理解為本發(fā)明不僅限于這些確定的實施例，并且本領(lǐng)域的普通技術(shù)人員可以在不脫離本發(fā)明的原則和精神的范圍的情況下，可以在這些實施例中作出各種改變和修正。所有這樣的改變和修正旨在被包括在權(quán)力要求闡述的本發(fā)明的范圍之內(nèi)。
本申請要求于2005年2月24日在韓國知識產(chǎn)權(quán)局提交的韓國專利申請No.10-2005-0015564的優(yōu)先權(quán)，其全部內(nèi)容引入于此作為參考。
權(quán)利要求
1.一種相變存儲器件，包括第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底上的多條平行字線，所述字線具有不同于第一導(dǎo)電型的第二導(dǎo)電型并且具有基本平的頂表面；沿各條所述字線的字線長度方向一維排列的多個第一半導(dǎo)體圖案，所述第一半導(dǎo)體圖案具有第一導(dǎo)電型或第二導(dǎo)電型；在所述第一半導(dǎo)體圖案上的第二半導(dǎo)體圖案，所述第二半導(dǎo)體圖案具有第一導(dǎo)電型；具有所述第二半導(dǎo)體圖案的襯底上的絕緣層，所述絕緣層填充所述字線之間的間隙區(qū)、所述第一半導(dǎo)體圖案間的間隙區(qū)和所述第二半導(dǎo)體圖案之間的間隙區(qū)；和多個二維排列于所述絕緣層上的相變材料圖案，所述相變材料圖案分別電連接到所述第二半導(dǎo)體圖案。
2.根據(jù)權(quán)力要求1的相變存儲器件，其中所述第一導(dǎo)電型是P型，所述第二導(dǎo)電型是N型。
3.根據(jù)權(quán)力要求1的相變存儲器件，其中所述半導(dǎo)體襯底和所述字線之間的界面具有與相鄰于所述字線的半導(dǎo)體襯底的表面基本相同的高度。
4.根據(jù)權(quán)力要求1的相變存儲器件，還包括多條夾置于所述字線和半導(dǎo)體襯底之間的緩沖線，其中所述緩沖線具有與所述半導(dǎo)體襯底相同的導(dǎo)電類型，并且所述字線和緩沖線之間的界面比所述絕緣層和半導(dǎo)體襯底之間的界面高。
5.根據(jù)權(quán)力要求1的相變存儲器件，其中所述字線是使用通過絕緣層暴露的半導(dǎo)體襯底作為籽晶層生長的半導(dǎo)體圖案或使用固態(tài)相延伸技術(shù)形成的半導(dǎo)體圖案。
6.根據(jù)權(quán)力要求1的相變存儲器件，其中所述第一半導(dǎo)體圖案是使用通過絕緣層暴露的字線作為籽晶層生長的半導(dǎo)體圖案，并且所述第二半導(dǎo)體圖案是使用所述第一半導(dǎo)體圖案作為籽晶層生長的半導(dǎo)體圖案。
7.根據(jù)權(quán)力要求1的相變存儲器件，其中所述第一和第二半導(dǎo)體圖案是使用固相外延技術(shù)形成的半導(dǎo)體圖案。
8.根據(jù)權(quán)力要求1的相變存儲器件，其中所述第一半導(dǎo)體圖案具有低于所述第二半導(dǎo)體圖案和字線的雜質(zhì)濃度。
9.根據(jù)權(quán)力要求1的相變存儲器件，還包括提供于具有相變材料圖案的襯底上的層間絕緣層；和多條設(shè)置在所述層間絕緣層上的位線，其中所述位線通過貫通所述層間絕緣層的位線接觸孔電連接到所述相變材料圖案并且設(shè)置跨過所述字線。
10.根據(jù)權(quán)力要求1的相變存儲器件，其中所述字線、所述第一半導(dǎo)體圖案和所述第二半導(dǎo)體圖案是單晶半導(dǎo)體。
11.根據(jù)權(quán)力要求1的相變存儲器件，還包括設(shè)置為與所述字線的端部相鄰的第一組開關(guān)元件和第二組開關(guān)元件，所述開關(guān)元件形成于所述半導(dǎo)體襯底上或所述半導(dǎo)體襯底上的外延半導(dǎo)體圖案上；和設(shè)置在所述字線之間以分別控制所述開關(guān)元件的多條主字線，其中第一組開關(guān)元件分別電連接到所述字線的奇數(shù)字線，并且第二組開關(guān)元件分別電連接到所述字線的偶數(shù)字線。
12.根據(jù)權(quán)力要求11的相變存儲器件，其中第一和第二組開關(guān)元件是MOS存取晶體管，所述主字線分別電連接到所述MOS存取晶體管的柵極，并且所述字線分別電連接到所述MOS存取晶體管的漏區(qū)。
13.根據(jù)權(quán)力要求11的相變存儲器件，還包括多個夾置于所述第二半導(dǎo)體圖案和相變材料圖案之間且設(shè)置在絕緣層內(nèi)的導(dǎo)電插塞，其中所述主字線設(shè)置在所述導(dǎo)電插塞之間。
14.一種相變存儲器件，包括第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底上提供的下成型層，以具有暴露所述半導(dǎo)體襯底預(yù)定區(qū)的多個平行下開口；填充所述下開口的多條字線，所述字線具有與第一導(dǎo)電型不同的第二導(dǎo)電型，并且具有基本平的頂表面。覆蓋所述字線和下成型層的上成型層，所述上成型層具有多個暴露所述字線預(yù)定區(qū)的上開口；提供于上開口內(nèi)的第一半導(dǎo)體圖案，所述第一半導(dǎo)體圖案具有第一導(dǎo)電型或第二導(dǎo)電型；堆疊于第一半導(dǎo)體圖案上并且位于上開口內(nèi)的第二半導(dǎo)體圖案，所述第二半導(dǎo)體圖案具有第一導(dǎo)電型；并且設(shè)置在所述第二半導(dǎo)體圖案上方并且分別電連接到第二半導(dǎo)體圖案的多個相變材料圖案，其中所述字線和第一半導(dǎo)體圖案之間的界面具有與所述字線和上成型層之間的界面基本相同的高度。
15.根據(jù)權(quán)力要求14的相變存儲器件，其中所述第一導(dǎo)電型是P型，并且所述第二導(dǎo)電型是N型。
16.根據(jù)權(quán)力要求14的相變存儲器件，其中所述半導(dǎo)體襯底和字線之間的界面具有與所述半導(dǎo)體襯底和下成型層之間的界面基本相同的高度。
17.根據(jù)權(quán)力要求14的所述相變存儲器件，還包括夾置于所述字線和半導(dǎo)體襯底之間的多條緩沖線，其中所述緩沖線具有與所述半導(dǎo)體襯底相同的導(dǎo)電類型，并且所述字線和緩沖線之間的界面比所述下成型層和半導(dǎo)體襯底之間的界面高。
18.根據(jù)權(quán)力要求14的所述相變存儲器件，其中所述字線是使用通過絕緣層暴露的半導(dǎo)體襯底作為籽晶層生長的半導(dǎo)體圖案或使用固態(tài)相延伸技術(shù)形成的半導(dǎo)體圖案。
19.根據(jù)權(quán)力要求14的所述相變存儲設(shè)備，其中所述第一半導(dǎo)體圖案是使用通過絕緣層暴露的字線作為籽晶層生長的半導(dǎo)體圖案，并且所述第二半導(dǎo)體圖案是使用所述第一半導(dǎo)體圖案作為籽晶層生長的半導(dǎo)體圖案。
20.根據(jù)權(quán)力要求14的所述相變存儲器件，其中所述第一和第二半導(dǎo)體圖案是使用固相外延技術(shù)形成的半導(dǎo)體圖案。
21.根據(jù)權(quán)力要求14的所述相變存儲器件，其中所述第一半導(dǎo)體圖案具有比第二半導(dǎo)體圖案和字線低的雜質(zhì)濃度。
22.根據(jù)權(quán)力要求14的所述相變存儲器件，還包括提供于具有所述相變材料圖案的襯底上的層間絕緣層；和設(shè)置于所述層間絕緣層上以便跨過所述字線的多條位線，其中所述位線通過貫通所述層間絕緣層的位線接觸孔電連接到所述相變材料圖案。
23.根據(jù)權(quán)力要求14的所述相變存儲器件，其中所述字線、所述第一半導(dǎo)體圖案和所述第二半導(dǎo)體圖案是單晶半導(dǎo)體。
24.根據(jù)權(quán)力要求14的所述相變存儲器件，還包括設(shè)置在相鄰于所述字線端部的第一組MOS存取晶體管和第二組MOS存取晶體管，所述MOS存取晶體管形成于半導(dǎo)體襯底上或在半導(dǎo)體襯底上的外延半導(dǎo)體圖案上；和設(shè)置在所述字線之間用來分別控制所述MOS存取晶體管的多條主字線，其中所述第一組MOS存取晶體管的漏區(qū)分別電連接到所述字線的奇數(shù)字線，并且所述第二組MOS存取晶體管的漏區(qū)分別電連接到所述字線的偶數(shù)字線。
25.根據(jù)權(quán)力要求24的所述相變存儲器件，其中所述主字線還分別電連接到所述MOS存取晶體管的柵極。
26.根據(jù)權(quán)力要求24的所述相變存儲器件，其中所述主字線設(shè)置在相鄰半導(dǎo)體圖案之間。
27.一種相變存儲器件，包括第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底上提供的下成型層，以具有多個暴露半導(dǎo)體襯底預(yù)定區(qū)的平行第一開口；填充所述第一開口的下區(qū)的多條字線，所述字線具有與第一導(dǎo)電型不同的第二導(dǎo)電型，并且具有基本平的頂表面。設(shè)置在所述第一開口的上區(qū)內(nèi)的多個隔離壁，以提供暴露所述字線預(yù)定區(qū)的多個第二開口，所述隔離壁由對所述第一成型層具有蝕刻選擇性的第二成型層構(gòu)成；在第二開口內(nèi)的第一半導(dǎo)體圖案，所述第一半導(dǎo)體圖案具有第一導(dǎo)電型或第二導(dǎo)電型；堆疊在所述第一半導(dǎo)體圖案上并且位于第二開口內(nèi)的第二半導(dǎo)體圖案，所述第二半導(dǎo)體圖案具有第一導(dǎo)電型；和多個設(shè)置在所述第二半導(dǎo)體圖案上方并且分別電連接到第二半導(dǎo)體圖案的多個相變材料圖案，其中所述字線和第一半導(dǎo)體圖案之間的界面具有與所述字線和所述隔離壁之間的界面基本相同的高度。
28.根據(jù)權(quán)力要求27的所述相變存儲器件，其中所述第一導(dǎo)電型是P型，并且第二導(dǎo)電型是N型。
29.根據(jù)權(quán)力要求27的所述相變存儲器件，其中所述半導(dǎo)體襯底和字線之間的界面具有與所述半導(dǎo)體襯底和第一成型層之間的界面基本相同的高度。
30.根據(jù)權(quán)力要求27的所述相變存儲器件，還包括設(shè)置在所述字線和半導(dǎo)體襯底之間的多條緩沖線，其中所述緩沖線具有與所述半導(dǎo)體襯底相同的導(dǎo)電類型，并且所述字線和緩沖線之間的界面比所述第一成型層和半導(dǎo)體襯底之間的界面高。
31.根據(jù)權(quán)力要求27的所述相變存儲器件，其中所述字線是使用通過絕緣層暴露的半導(dǎo)體襯底作為籽晶層生長的半導(dǎo)體圖案或使用固態(tài)相延伸技術(shù)形成的半導(dǎo)體圖案。
32.根據(jù)權(quán)力要求27的所述相變存儲器件，其中所述第一半導(dǎo)體圖案是使用通過絕緣層暴露的字線作為籽晶層生長的半導(dǎo)體圖案，并且所述第二半導(dǎo)體圖案是使用所述第一半導(dǎo)體圖案作為籽晶層生長的半導(dǎo)體圖案。
33.根據(jù)權(quán)力要求27的所述相變存儲器件，其中所述第一和第二半導(dǎo)體圖案是使用固相外延技術(shù)形成的半導(dǎo)體圖案。
34.根據(jù)權(quán)力要求27的所述相變存儲器件，其中所述第一半導(dǎo)體圖案具有比所述第二半導(dǎo)體圖案和字線低的雜質(zhì)濃度。
35.根據(jù)權(quán)力要求27的所述相變存儲器件，還包括提供于具有相變材料圖案的襯底上的層間絕緣層；和設(shè)置在所述層間絕緣層上以便跨過所述字線的多條位線，其中所述位線通過貫通所述層間絕緣層的位線接觸孔電連接到所述相變材料圖案。
36.根據(jù)權(quán)力要求27的所述相變存儲器件，其中所述字線、所述第一半導(dǎo)體圖案和所述第二半導(dǎo)體圖案是單晶半導(dǎo)體。
37.根據(jù)權(quán)力要求27的所述相變存儲器件，還包括設(shè)置與所述字線端部相鄰的第一組MOS存取晶體管和第二組MOS存取晶體管，所述MOS存取晶體管形成于所述半導(dǎo)體襯底上或所述半導(dǎo)體襯底上的外延半導(dǎo)體圖案上；和設(shè)置在所述字線之間用來分別控制所述CMOS存取晶體管的多條主字線，其中所述第一組CMOS存取晶體管的漏區(qū)分別電連接到所述字線的奇數(shù)字線，并且所述第二組CMOS存取晶體管的漏區(qū)分別電連接到所述字線的偶數(shù)字線。
38.根據(jù)權(quán)力要求37的所述相變存儲器件，其中所述主字線分別電連接到所述CMOS存取晶體管的柵極。
39.根據(jù)權(quán)力要求37的所述相變存儲器件，其中所述主字線設(shè)置在所述半導(dǎo)體圖案之間。
40.一種制造相變存儲器件的方法，包括在第一導(dǎo)電型的半導(dǎo)體襯底上，形成多條平行字線和填充所述字線之間間隙區(qū)的字線隔離層，所述字線形成以具有與所述第一導(dǎo)電型不同的第二導(dǎo)電型；在所述字線和字線隔離層上形成上成型層，構(gòu)圖所述上成型層以形成暴露所述字線預(yù)定區(qū)的多個上開口；在所述上開口內(nèi)順序形成第一半導(dǎo)體圖案和第二半導(dǎo)體圖案，所述第一半導(dǎo)體圖案形成以具有所述第一導(dǎo)電型或第二導(dǎo)電型，并且所述第二半導(dǎo)體圖案形成以具有第一導(dǎo)電型；并且分別在所述第二半導(dǎo)體圖案上方形成多個相變材料圖案，所述相變材料圖案分別電連接到所述第二半導(dǎo)體圖案。
41.根據(jù)權(quán)力要求40的所述方法，其中形成所述字線和字線隔離層包括提供第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底上，形成具有與所述第一導(dǎo)電型不同的第二導(dǎo)電型的上外延層；構(gòu)圖所述上外延半導(dǎo)體層，以形成多個平行上外延半導(dǎo)體圖案；在具有上外延半導(dǎo)體圖案的襯底上形成絕緣層；并且使所述絕緣層平坦化，以暴露所述上外延半導(dǎo)體圖案的頂表面。
42.根據(jù)權(quán)力要求40的所述方法，還包括在所述字線下形成緩沖線。
43.根據(jù)權(quán)力要求42的方法，其中形成所述緩沖線、字線和字線隔離層包括提供第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底上，順序形成具有第一導(dǎo)電型的下外延半導(dǎo)體層和具有與第一導(dǎo)電型不同的第二導(dǎo)電型的上外延半導(dǎo)體層；構(gòu)圖所述上外延半導(dǎo)體層和下外延半導(dǎo)體層，以形成按順序堆疊的下外延半導(dǎo)體圖案和上外延半導(dǎo)體圖案；在具有上外延半導(dǎo)體圖案的襯底上形成絕緣層；并且使所述絕緣層平坦化，以暴露所述上外延半導(dǎo)體圖案的頂表面。
44.根據(jù)權(quán)力要求40的所述方法，其中形成所述字線和字線隔離層包括在第一導(dǎo)電型的半導(dǎo)體襯底上形成下成型層；構(gòu)圖所述下成型層，以形成暴露所述半導(dǎo)體襯底預(yù)定區(qū)的多個平行下開口；并且在所述下開口內(nèi)使用選擇性外延生長技術(shù)或固相外延技術(shù)，形成多條半導(dǎo)體線，其中所述半導(dǎo)體線形成以具有與第一導(dǎo)電型不同的第二導(dǎo)電型。
45.根據(jù)權(quán)力要求44的所述方法，還包括在所述半導(dǎo)體線形成之前，使用選擇性外延生長技術(shù)或固相外延技術(shù)，在所述下開口的下區(qū)內(nèi)形成多條緩沖線，其中所述緩沖線形成以具有第一導(dǎo)電型。
46.根據(jù)權(quán)力要求40的所述方法，其中形成所述字線和字線隔離層包括在具有第一導(dǎo)電型的半導(dǎo)體襯底的預(yù)定區(qū)中形成溝槽隔離層，以界定多個平行有源區(qū)；并且將具有與所述第一導(dǎo)電型不同的第二導(dǎo)電型的雜質(zhì)離子注入所述有源區(qū)，以形成第二導(dǎo)電型的字線。
47.根據(jù)權(quán)力要求46的所述方法，還包括在形成所述字線之前或之后，將第一導(dǎo)電型的雜質(zhì)離子注入所述有源區(qū)以在所述字線下形成第一導(dǎo)電型的緩沖線。
48.根據(jù)權(quán)力要求40的所述方法，其中使用選擇性外延生長技術(shù)或固相外延技術(shù)形成所述第一和第二半導(dǎo)體圖案。
49.根據(jù)權(quán)力要求40的所述方法，還包括，在所述第二半導(dǎo)體圖案上分別形成多個導(dǎo)電插塞，其中所述導(dǎo)電插塞以及第一和第二半導(dǎo)體圖案形成于所述上開口內(nèi)。
50.根據(jù)權(quán)力要求40的所述方法，其中所述第一導(dǎo)電型是P型，并且第二導(dǎo)電型是N型。
51.根據(jù)權(quán)力要求40的所述方法，其中所述半導(dǎo)體襯底是單晶半導(dǎo)體襯底，并且所述字線、第一半導(dǎo)體圖案和第二半導(dǎo)體圖案是單晶半導(dǎo)體圖案。
52.根據(jù)權(quán)力要求40的所述方法，其中所述第一半導(dǎo)體圖案形成以具有比所述第二半導(dǎo)體圖案和字線低的雜質(zhì)濃度。
53.根據(jù)權(quán)力要求40的所述方法，還包括在具有所述相變材料圖案的襯底上形成層間絕緣層；構(gòu)圖所述層間絕緣層，以形成暴露所述相變材料圖案的位線接觸孔；并且在所述層間絕緣層上形成覆蓋所述位線接觸孔的多條位線，其中所述位線形成以跨過所述字線。
54.一種制造相變存儲器件的方法，包括在第一導(dǎo)電型的半導(dǎo)體襯底上形成第一成型層；構(gòu)圖所述第一成型層，以形成暴露所述半導(dǎo)體襯底預(yù)定區(qū)的第一開口；在所述第一開口的下區(qū)形成多條字線，所述字線形成以具有與所述第一導(dǎo)電型不同的第二導(dǎo)電型；形成填充所述第一開口上區(qū)的第二成型層圖案，所述第二成型層圖案由對所述第一成型層具有蝕刻選擇性的絕緣層形成；構(gòu)圖所述第二成型層，以形成提供暴露所述字線的預(yù)定區(qū)的多個第二開口的隔離壁；在所述第二開口內(nèi)順序形成第一半導(dǎo)體圖案和第二半導(dǎo)體圖案，所述第一半導(dǎo)體圖案形成以具有第一導(dǎo)電型或第二導(dǎo)電型，并且第二半導(dǎo)體圖案形成以具有第一導(dǎo)電型；并且在所述第二半導(dǎo)體圖案上方形成多個相變材料圖案，所述相變材料圖案分別電連接到所述第二半導(dǎo)體圖案。
55.根據(jù)權(quán)力要求54的所述方法，其中所述第一導(dǎo)電型是P型，并且所述第二導(dǎo)電型是N型。
56.根據(jù)權(quán)力要求54的方法，其中所述第一成型層由氧化硅層形成，并且第二成型層圖案由氮化硅層形成。
57.根據(jù)權(quán)力要求54的所述方法，其中所述字線使用選擇性外延生長技術(shù)或固相外延技術(shù)形成。
58.根據(jù)權(quán)力要求54的所述方法，還包括在形成所述字線之前，使用選擇性外延生長技術(shù)或固相外延技術(shù)在由第一開口暴露的所述半導(dǎo)體襯底上形成緩沖線，其中所述緩沖線形成以具有第一導(dǎo)電型。
59.根據(jù)權(quán)力要求54的所述方法，其中形成第二成型層圖案包括形成對在所述字線的襯底上的第一成型層具有蝕刻選擇性的第二成型層；并且使所述第二成型層平坦化，以暴露所述第一成型層的頂表面。
60.根據(jù)權(quán)力要求59的所述方法，其中所述第一成型層由氧化硅層形成，并且所述第二成型層由氮化硅層形成。
61.根據(jù)權(quán)力要求54的方法，其中形成隔離壁包括在具有所述第二成型層圖案的襯底上形成光致抗蝕劑圖案，所述光致抗蝕劑圖案形成以具有跨過所述字線的多個開口；并且使用所述光致抗蝕劑圖案作為蝕刻掩膜，蝕刻所述第二成型層圖案，以形成暴露所述字線預(yù)定區(qū)的多個第二開口。
62.根據(jù)權(quán)力要求54的所述方法，其中所述第一半導(dǎo)體圖案形成以具有比所述第二半導(dǎo)體圖案和字線低的摻雜濃度。
63.根據(jù)權(quán)力要求54的所述方法，其中使用選擇性外延生長技術(shù)或固相外延技術(shù)形成所述第一和第二半導(dǎo)體圖案。
64.根據(jù)權(quán)力要求54的方法，還包括在所述第二半導(dǎo)體圖案上分別形成多個導(dǎo)電插塞，其中所述導(dǎo)電插塞以及第一和第二半導(dǎo)體圖案在所述第二開口內(nèi)形成。
65.根據(jù)權(quán)力要求64的所述方法，其中形成導(dǎo)電插塞包括在具有所述第二半導(dǎo)體圖案的襯底上形成金屬層；并且使所述金屬層平坦化，以暴露所述第一成型層的表面和隔離壁的表面。
66.根據(jù)權(quán)力要求65的所述方法，還包括在形成所述金屬層之前，在所述第二半導(dǎo)體圖案表面上選擇性地形成金屬硅化物層。
67.根據(jù)權(quán)力要求54的所述方法，其中所述第一開口形成以形成相互平行的線形配置。
68.根據(jù)權(quán)力要求54的所述方法，其中所述半導(dǎo)體襯底是單晶半導(dǎo)體襯底，并且所述字線、第一半導(dǎo)體圖案和第二半導(dǎo)體圖案是單晶半導(dǎo)體圖案。
69.根據(jù)權(quán)力要求54的所述方法，還包括在具有所述相變材料圖案的襯底上形成層間絕緣層；構(gòu)圖所述層間絕緣層，以形成暴露所述相變材料圖案的位線接觸孔；并且在所述層間絕緣層上形成覆蓋所述位線接觸孔的多條位線，其中形成所述位線跨過所述字線。
全文摘要
本發(fā)明公開了一種具有單元二極管的相變存儲器件及其制造方法。所述相變存儲器件包括第一導(dǎo)電型的半導(dǎo)體襯底；設(shè)置在半導(dǎo)體襯底上的多條平行字線，所述字線具有不同于第一導(dǎo)電型的第二導(dǎo)電型并且具有基本平的頂表面；沿各條字線的字線長度方向一維排列的多個第一半導(dǎo)體圖案，第一半導(dǎo)體圖案具有第一導(dǎo)電型或第二導(dǎo)電型；堆疊在第一半導(dǎo)體圖案上的具有第一導(dǎo)電型的第二半導(dǎo)體圖案；提供于具有第二半導(dǎo)體圖案的襯底上的絕緣層，所述絕緣層填充字線之間的間隙區(qū)、第一半導(dǎo)體圖案間的間隙區(qū)和第二半導(dǎo)體圖案之間的間隙區(qū)；以及二維排列于絕緣層上多個相變材料圖案，并且所述相變材料圖案分別電連接到第二半導(dǎo)體圖案。
文檔編號H01L21/822GK1832190SQ20061000959
公開日2006年9月13日 申請日期2006年2月24日 優(yōu)先權(quán)日2005年2月24日
發(fā)明者趙佑榮, 金杜應(yīng), 辛允承, 卞賢根, 姜尚范, 趙栢衡, 郭忠根 申請人:三星電子株式會社