專利名稱：半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法，特別是涉及一種適用于將SOI結(jié)構(gòu)和成塊(bulk)結(jié)構(gòu)混載在同一個(gè)基板上的方法的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法。
背景技術(shù)：
形成在SOI基板上的場(chǎng)效應(yīng)型晶體管具有元件分離的容易性、無(wú)鎖定、源/漏結(jié)電容小等原因而其有用性備受關(guān)注。特別是，完全耗盡型SOI晶體管能夠?qū)崿F(xiàn)低消耗功率并且高速動(dòng)作，容易進(jìn)行低電壓驅(qū)動(dòng)，因此積極地進(jìn)行為了以完全耗盡模式下動(dòng)作SOI晶體管的研究。在此，作為SOI基板，例如，在專利文獻(xiàn)1、2中所公開(kāi)那樣，采用了SIMOX(Separationby Implanted Oxgen)基板或粘合基板等。
在此，在采用SOI晶體管構(gòu)成CMOS(Complementally Metal OxideSemiconductor)電路的情況下，P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管在同一個(gè)2維平面上相互鄰接而配置，同時(shí)被形成在持有{100}面方位的半導(dǎo)體面上。
一方面，電流驅(qū)動(dòng)力大并需要高的耐壓的場(chǎng)效應(yīng)晶體管很難形成在限制有硅層的厚度的SOI基板上，有望形成在成塊(bulk)基板上。
另外，例如在專利文獻(xiàn)3中公開(kāi)了以下方法為了在大面積的絕緣膜上形成結(jié)晶性及均勻性良好的硅薄膜，通過(guò)在成膜在絕緣膜上的非晶質(zhì)或多晶硅層上將紫外線光束照射成脈沖狀，將接近于正方形的單晶粒被排列成晶格狀的多晶硅膜形成在絕緣膜上，并用CMP(化學(xué)式機(jī)械式研磨)對(duì)該多晶硅膜的表面進(jìn)行平坦化。
專利文獻(xiàn)1特開(kāi)2002-299591號(hào)公報(bào)；專利文獻(xiàn)2特開(kāi)2000-124092號(hào)公報(bào)；
專利文獻(xiàn)3特開(kāi)平10-261799號(hào)公報(bào)。
但是，在制造SIMOX基板時(shí)，需要對(duì)硅晶片離子注入高濃度的氧。另外，在制造粘合基板時(shí)，在粘合了2張硅晶片之后，需要研磨硅晶片的表面。因此在SOI晶體管中與形成在成塊半導(dǎo)體中的場(chǎng)效應(yīng)型晶體管相比存在招致成本的增加的問(wèn)題。
另外，如果在離子注入或研磨中SOI層的膜厚的偏差大，為了制作完全耗盡型SOI晶體管而使SOI層進(jìn)行薄膜化，則出現(xiàn)很難使場(chǎng)效應(yīng)型晶體管的特性穩(wěn)定化的問(wèn)題。
另外，如果將P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管配置在同一個(gè)2維平面上，則出現(xiàn)用于形成CMOS電路所需的面積增大，成為高密度集成化的障礙的問(wèn)題。另外，出現(xiàn)對(duì)P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管的連接所需的布線長(zhǎng)度也增大，傳播延遲變大的問(wèn)題。并且，如果在持有{100}面方位的半導(dǎo)體面上形成CMOS電路，則需要從電子和孔的移動(dòng)度的差將P溝道場(chǎng)效應(yīng)型晶體管的溝道寬度設(shè)定為N溝道場(chǎng)效應(yīng)型晶體管的溝道寬度的2～3倍。因此，出現(xiàn)P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管之間的配置平衡破裂，成為元件的高集成化的障礙的問(wèn)題。
另外，在利用專利文獻(xiàn)3的方法形成在絕緣膜上的硅薄膜中存在谷界限、雙微型等的微小缺陷。因此形成在該硅薄膜上的晶體管與形成在完全結(jié)晶硅薄膜上的晶體管相比出現(xiàn)其特性變差的問(wèn)題。并且，在層疊被形成在硅薄膜上的場(chǎng)效應(yīng)型晶體管的情況下，場(chǎng)效應(yīng)型晶體管位于下層。因此出現(xiàn)形成上層的硅薄膜的基礎(chǔ)絕緣膜的平坦性劣化，同時(shí)對(duì)形成上層的硅薄膜時(shí)的熱處理?xiàng)l件等涉及制約，上層的硅薄膜的結(jié)晶性比下層的硅薄膜的結(jié)晶性差的問(wèn)題。
因此，在以往的半導(dǎo)體裝置中不能將持有由無(wú)缺陷的單晶構(gòu)成的SOI結(jié)構(gòu)的裝置混載在成塊硅上。另外，也不能實(shí)現(xiàn)持有層疊了具有各種膜厚的完全結(jié)晶硅薄膜的3維結(jié)構(gòu)的裝置。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種不使用SOI基板而將SOI結(jié)構(gòu)和成塊結(jié)構(gòu)形成在同一個(gè)基板上，同時(shí)可減少SOI晶體管的配置面積的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法。
為了解決上述的課題，根據(jù)有關(guān)本發(fā)明的一方式的半導(dǎo)體裝置，其特征在于，具備半導(dǎo)體基板，其在一部分的區(qū)域形成了絕緣層；半導(dǎo)體層，其被配置在上述絕緣層上并用外延生長(zhǎng)來(lái)成膜；第1柵電極，其被形成在上述半導(dǎo)體層的側(cè)壁；第1源/漏層，其被形成在上述半導(dǎo)體層上并分別配置在上述第1柵電極的側(cè)方；第2柵電極，其被形成在上述半導(dǎo)體基板上；第2源/漏層，其被形成在上述半導(dǎo)體基板上并分別配置在上述第2柵電極的側(cè)方。
由此，不使用SOI基板而在半導(dǎo)體基板的一部分區(qū)域能夠形成SOI結(jié)構(gòu)，同時(shí)能夠在半導(dǎo)體層的側(cè)壁配置溝道區(qū)域。因此能夠抑制成本的增加并將SOI結(jié)構(gòu)和成塊結(jié)構(gòu)形成在同一個(gè)半導(dǎo)體基板上，同時(shí)能夠提高SOI晶體管的集成度，抑制芯片尺寸的增大，并且能夠?qū)崿F(xiàn)SOC(SystemOn Chip)。
另外，根據(jù)有關(guān)本發(fā)明的一方式的半導(dǎo)體裝置，其特征在于，持有上述第1柵電極的半導(dǎo)體層的側(cè)面由{110}面或{100}面形成，持有上述第2柵電極的半導(dǎo)體基板的表面由{100}面形成。
另外，根據(jù)有關(guān)本發(fā)明的一方式的半導(dǎo)體裝置，其特征在于，具備半導(dǎo)體基板，其在一部分的區(qū)域形成了絕緣層；第1及第2半導(dǎo)體層，其被層疊在上述絕緣層上并用外延生長(zhǎng)來(lái)成膜；P溝道場(chǎng)效應(yīng)型晶體管，其在上述第1半導(dǎo)體層的側(cè)壁配置了溝道區(qū)域；N溝道場(chǎng)效應(yīng)型晶體管，其在上述第2半導(dǎo)體層的側(cè)壁配置了溝道區(qū)域；P溝道或N溝道場(chǎng)效應(yīng)型晶體管，其被形成在上述半導(dǎo)體基板上并在上述半導(dǎo)體基板的表面配置了溝道區(qū)域。
由此，能夠?qū)溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管進(jìn)行3維配置，并且能夠構(gòu)成CMOS反相器、NAND電路或NOR電路等，同時(shí)能夠?qū)⒏吣蛪貉b置混載在同一個(gè)平面上。因此抑制芯片尺寸的增大，能夠?qū)⒕哂懈鞣N功能的元件構(gòu)成在同一個(gè)芯片上，同時(shí)抑制成本的增加，并且能夠持有良好的特性。
另外，根據(jù)有關(guān)本發(fā)明的一方式的半導(dǎo)體裝置，其特征在于，具備柵電極，其被配置在上述第1及第2半導(dǎo)體層的側(cè)壁并共同地形成在上述P溝道場(chǎng)效應(yīng)型晶體管及上述N溝道場(chǎng)效應(yīng)型晶體管上；第1源/漏層，其以配置在上述柵電極的兩側(cè)的方式形成在上述第1半導(dǎo)體層上；第2源/漏層，其以配置在上述柵電極的兩側(cè)的方式形成在上述第2半導(dǎo)體層上。
由此，能夠在半導(dǎo)體層的側(cè)面?zhèn)刃纬蓽系绤^(qū)域，無(wú)需將柵電極配置在半導(dǎo)體層的表面而能夠構(gòu)成場(chǎng)效應(yīng)型晶體管。因此，即使在半導(dǎo)體層上形成了場(chǎng)效應(yīng)型晶體管的情況下也能夠確保半導(dǎo)體層的表面?zhèn)鹊钠教剐裕軌蛞种瓢雽?dǎo)體層的結(jié)晶性的劣化，并且能夠?qū)盈BP溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管。其結(jié)果，以低電壓高速動(dòng)作P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管，并且能夠謀求P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管的高密度集成化。
另外，根據(jù)有關(guān)本發(fā)明的一方式的半導(dǎo)體裝置，其特征在于，上述第1及第2半導(dǎo)體層的側(cè)壁是{100}面，上述第1半導(dǎo)體層的膜厚為上述第2半導(dǎo)體層的膜厚的2～3倍的范圍內(nèi)。
由此，與N溝道場(chǎng)效應(yīng)型晶體管相比無(wú)需擴(kuò)大P溝道場(chǎng)效應(yīng)型晶體管的布局(Layout)面積，能夠設(shè)成使P溝道場(chǎng)效應(yīng)型晶體管的寬度大于N溝道場(chǎng)效應(yīng)型晶體管的寬度。因此，即使在P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管的遷移率不同的情況下，也能夠維持P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管之間的布局(Layout)配置的平衡，并且能夠使P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管的電流驅(qū)動(dòng)能力變?yōu)橐恢?。其結(jié)果，能夠有效地進(jìn)行CMOS電路的布局設(shè)計(jì)，同時(shí)緩和信號(hào)傳輸速度的制約并謀求半導(dǎo)體裝置的高密度集成，同時(shí)能夠謀求半導(dǎo)體裝置的高速化。
另外，根據(jù)有關(guān)本發(fā)明的一方式的半導(dǎo)體裝置，其特征在于，上述第1及第2半導(dǎo)體層的側(cè)壁是{110}面方位。
由此，無(wú)需不同地設(shè)定N溝道場(chǎng)效應(yīng)型晶體管和P溝道場(chǎng)效應(yīng)型晶體管的布局面積而使P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管的遷移率大致變?yōu)橐恢?。因此，能夠得到P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管的寄生電容的平衡，并且得到P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管的電流驅(qū)動(dòng)平衡，能夠提高CMOS電路的S/N比，同時(shí)謀求半導(dǎo)體裝置的高速化及高密度化。
另外，根據(jù)有關(guān)本發(fā)明的一方式的半導(dǎo)體裝置，其特征在于，在上述半導(dǎo)體基板上形成保護(hù)二極管、雙極晶體管、模擬元件或高電壓驅(qū)動(dòng)場(chǎng)效應(yīng)型晶體管，在上述半導(dǎo)體層上形成數(shù)字元件或低電壓驅(qū)動(dòng)場(chǎng)效應(yīng)型晶體管。
由此，能夠謀求形成在半導(dǎo)體基板上的裝置的高耐壓化并謀求形成在半導(dǎo)體層上的裝置的高速化及低消費(fèi)電力化，能夠?qū)⒊钟辛己玫奶匦圆⒊钟懈鞣N功能的器件混載在同一個(gè)芯片上。
另外，根據(jù)有關(guān)本發(fā)明的一方式的半導(dǎo)體裝置，其特征在于，具備將以外延生長(zhǎng)成膜的第1半導(dǎo)體層形成在半導(dǎo)體基板的表面的一部分的工序；將其蝕刻率比上述第1半導(dǎo)體層還要小的第2半導(dǎo)體層以外延生長(zhǎng)成膜在上述第1半導(dǎo)體層上的工序；由其蝕刻率比上述第1半導(dǎo)體層還要小的材料構(gòu)成并形成在上述半導(dǎo)體基板上支撐上述第2半導(dǎo)體層的支撐體的工序；形成露出上述第1半導(dǎo)體層的一部分的露出部的工序；通過(guò)借助于上述露出部對(duì)第1半導(dǎo)體層選擇地進(jìn)行蝕刻，將除去了上述第1半導(dǎo)體層的空穴部形成在上述半導(dǎo)體基板和上述第2半導(dǎo)體層之間的工序；形成被埋入在上述空穴部?jī)?nèi)的埋入絕緣層的工序；露出上述第2半導(dǎo)體層的側(cè)壁的工序；形成使溝道區(qū)域被配置在上述第2半導(dǎo)體層的側(cè)壁中的第1晶體管的工序；和形成使溝道區(qū)域被配置在上述半導(dǎo)體基板的表面的第2晶體管的工序。
由此，殘留了第2半導(dǎo)體層之后可以直接除去第1半導(dǎo)體層，能夠在第2半導(dǎo)體層下形成空穴部，同時(shí)在第2半導(dǎo)體層下形成了空穴部的情況下也能夠用支撐體將第2半導(dǎo)體層支撐在半導(dǎo)體基板上。另外，通過(guò)設(shè)置露出第1半導(dǎo)體層的一部分的露出部，在第1半導(dǎo)體層上層疊了第2半導(dǎo)體層的情況下也能夠?qū)⑽g刻氣或蝕刻液接觸在第1半導(dǎo)體層上，殘留了第2半導(dǎo)體層之后可以直接除去第1半導(dǎo)體層，同時(shí)可以用絕緣層埋入第2半導(dǎo)體層下的空穴部。
因此，能夠降低第2半導(dǎo)體層的缺陷的產(chǎn)生并將第2半導(dǎo)體層配置在絕緣層上，不損害第2半導(dǎo)體層的質(zhì)量而能夠謀求第2半導(dǎo)體層和半導(dǎo)體基板之間的絕緣。
并且，通過(guò)露出第2半導(dǎo)體層的側(cè)壁之后形成第1晶體管，能夠在第2半導(dǎo)體層的側(cè)壁配置溝道區(qū)域，同時(shí)通過(guò)將第1半導(dǎo)體層形成在半導(dǎo)體基板的表面的一部分中，能夠?qū)OI結(jié)構(gòu)和成塊結(jié)構(gòu)形成在同一個(gè)半導(dǎo)體基板上。因此能夠抑制芯片尺寸的增大，而且能夠?qū)⒕哂谐钟辛己玫奶匦缘墓δ艿脑?gòu)成在同一個(gè)芯片上，同時(shí)在將SOI結(jié)構(gòu)和成塊結(jié)構(gòu)混載在同一個(gè)半導(dǎo)體基板上的情況下也能夠抑制成本的增加。
另外，根據(jù)有關(guān)本發(fā)明的一方式的半導(dǎo)體裝置，其特征在于，上述支撐體是元件分離絕緣膜。
由此，在第2半導(dǎo)體層下形成了空穴部的情況下也能夠?qū)⒌?半導(dǎo)體層用分離絕緣膜支撐在半導(dǎo)體基板上。因此，無(wú)需另外設(shè)置形成用于支撐第2半導(dǎo)體層的支撐體的工序，同時(shí)無(wú)需另外確保用于形成支撐體的區(qū)域。因此，能夠抑制制造工序的增大并將SOI結(jié)構(gòu)和成塊結(jié)構(gòu)形成在同一個(gè)半導(dǎo)體基板上，同時(shí)能夠謀求形成在半導(dǎo)體基板上的裝置的高密度集成化，能夠抑制芯片尺寸的增大并將具有持有良好的特性的各種功能的元件構(gòu)成在同一個(gè)芯片上，同時(shí)在將SOI結(jié)構(gòu)和成塊結(jié)構(gòu)混載在同一個(gè)半導(dǎo)體基板上也能夠抑制成本的增加。


圖1是表示有關(guān)本發(fā)明的第1實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的立體圖。
圖2是表示有關(guān)本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的立體圖。
圖3是表示有關(guān)本發(fā)明的第3實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖4是表示有關(guān)本發(fā)明的第3實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖5是表示有關(guān)本發(fā)明的第3實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖6是表示有關(guān)本發(fā)明的第3實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖7是表示有關(guān)本發(fā)明的第3實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖8是表示有關(guān)本發(fā)明的第3實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖9是表示有關(guān)本發(fā)明的第3實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖10是表示有關(guān)本發(fā)明的第3實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖中R1、R11、R21-SOI形成區(qū)域，R2、R12、R22-成塊區(qū)域，1、2、31-半導(dǎo)體基板，12、22、36-元件分離絕緣膜，13、23a、23b、39-絕緣層，14、15、24a、24b、25-半導(dǎo)體層，16a、16b、26a～26c、40a、40b-柵絕緣膜，17a、17b、27a～27c、41a、41b-柵電極，18、28-側(cè)壁墊、19a、19a’、19b、19b’、29a～29c、29a’～29c’-源/漏層，32-氧化膜，33-第1半導(dǎo)體層，34-第2半導(dǎo)體層，35-溝，37-露出面，38-空穴部。
具體實(shí)施例方式
下面，參照

有關(guān)本發(fā)明的實(shí)施方式的半導(dǎo)體裝置及其制造方法。
圖1是表示有關(guān)本發(fā)明的第1實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的立體圖。
在圖1中，半導(dǎo)體基板11上設(shè)有形成SOI結(jié)構(gòu)的SOI形成區(qū)域R1及形成成塊結(jié)構(gòu)的成塊區(qū)域R2。并且，在半導(dǎo)體基板11中埋入有對(duì)SOI形成區(qū)域R1和成塊區(qū)域R2進(jìn)行元件分離的元件分離絕緣膜12。此外，作為對(duì)SOI形成區(qū)域R1和成塊區(qū)域R2進(jìn)行元件分離的方法，除了STI(Shallow low Trench Isolation)結(jié)構(gòu)以外，還可以使用LOCOS(LocalOxidation Of Silicon)結(jié)構(gòu)。并且，在SOI形成區(qū)域R1中，在半導(dǎo)體基板11上層疊有通過(guò)絕緣層13以外延生長(zhǎng)成膜的半導(dǎo)體層14。此外，作為半導(dǎo)體基板11及半導(dǎo)體層14的材料，例如能夠使用Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSe等，作為絕緣層12a、13，例如能夠使用SiO2、SiON或Si3N4、等的絕緣層或埋入絕緣膜。另外，作為半導(dǎo)體層14被層疊在絕緣層13上的半導(dǎo)體基板，例如能夠使用SOI基板，作為SOI基板，能夠使用SIMOX(Separation by Implanted Oxgen)基板、粘合基板或激光退火等。
并且，半導(dǎo)體層14以在絕緣層13上露出側(cè)壁的方式被蝕刻加工。在此，在露出半導(dǎo)體層14的側(cè)壁的情況下，能夠以具有包括了半導(dǎo)體層14的部分的方式蝕刻加工半導(dǎo)體層14。另外，在露出半導(dǎo)體層14的側(cè)壁的情況下，例如也可以使用翅片(fin)狀、梳狀、矩狀或網(wǎng)眼狀等的形狀。并且，在半導(dǎo)體層14的側(cè)壁通過(guò)柵絕緣膜16a形成有柵電極17a。在此，柵電極17a能夠以跨越包括了半導(dǎo)體層14的部分并向半導(dǎo)體層14的兩側(cè)的側(cè)壁延伸的方式配置。另外，在半導(dǎo)體層14上形成有分別配置在柵電極17a的兩側(cè)的源/漏層19a、19a’。
另一方面，在成塊區(qū)域R2中，在半導(dǎo)體基板11上形成有半導(dǎo)體層15。并且，在半導(dǎo)體層15上通過(guò)柵絕緣膜16b形成柵電極17b，同時(shí)在柵電極17b的側(cè)壁形成有側(cè)壁墊18。另外，在半導(dǎo)體層15上形成有分別配置在柵電極17a的兩側(cè)的源/漏層19b、19b’。
由此，在半導(dǎo)體基板11的一部分區(qū)域能夠形成SOI結(jié)構(gòu)，同時(shí)能夠在半導(dǎo)體層14的側(cè)壁配置溝道區(qū)域。因此，能夠抑制成本的增加并將SOI結(jié)構(gòu)和成塊結(jié)構(gòu)形成在同一個(gè)半導(dǎo)體基板11上，同時(shí)能夠提高SOI晶體管的集成度，抑制芯片尺寸的增大，并且能夠?qū)崿F(xiàn)SOC(System On Chip)。
此外，在SOI形成區(qū)域R1優(yōu)選形成數(shù)字元件或低電壓驅(qū)動(dòng)場(chǎng)效應(yīng)型晶體管、在成塊區(qū)域R2優(yōu)選形成保護(hù)二極管、雙極晶體管、模擬元件或高電壓驅(qū)動(dòng)電場(chǎng)型晶體管。由此，能夠謀求形成在成塊區(qū)域R2的裝置的高耐壓化，并且能夠謀求形成在SOI形成區(qū)域R1的裝置的高速化及低消費(fèi)電力化，能夠持有良好的特性，并且能夠?qū)⒊钟懈鞣N功能的裝置混載在同一個(gè)芯片上。
圖2是有關(guān)本發(fā)明的實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的立體圖。
在圖2中，半導(dǎo)體基板21上設(shè)有形成SOI結(jié)構(gòu)的SOI形成區(qū)域R11及形成成塊結(jié)構(gòu)的成塊區(qū)域R12。并且，在半導(dǎo)體基板21中埋入有對(duì)SOI形成區(qū)域R11和成塊區(qū)域R12進(jìn)行元件分離的元件分離絕緣膜22。
并且，在SOI形成區(qū)域R11中，在半導(dǎo)體基板11上配置通過(guò)絕緣層23a以外延生長(zhǎng)成膜的半導(dǎo)體層24a，在半導(dǎo)體層24a上配置有通過(guò)絕緣層23b以外延生長(zhǎng)成膜的半導(dǎo)體層24b。并且，半導(dǎo)體層24a、絕緣層23b及半導(dǎo)體層24b以在絕緣層23a上露出側(cè)壁的方式被蝕刻加工。在此，在露出半導(dǎo)體層24a、絕緣層23b及半導(dǎo)體層24b的側(cè)壁的情況下，能夠以具有包括了半導(dǎo)體層24a、絕緣層23b及半導(dǎo)體層24b的部分的方式蝕刻加工半導(dǎo)體層24a、絕緣層23b及半導(dǎo)體層24b。另外，在露出半導(dǎo)體層24a、絕緣層23b及半導(dǎo)體層24b的側(cè)壁的情況下，例如也可以使用翅片狀、梳狀、矩狀或網(wǎng)眼狀等的形狀。并且，在半導(dǎo)體層24a、24b的側(cè)壁分別通過(guò)柵絕緣膜26a、26b形成有柵電極27a。在此，柵電極12a能夠以跨越包括了半導(dǎo)體層24a、絕緣層23b及半導(dǎo)體層24b的部分并向半導(dǎo)體層24a、絕緣層23b及半導(dǎo)體層24b的兩側(cè)的側(cè)壁延伸的方式配置。兩外，在半導(dǎo)體層24a上形成分別配置在柵電極27a的兩側(cè)的源/漏層29a、29a’，在半導(dǎo)體層24b上形成有分別配置在柵電極27a的兩側(cè)的源/漏層29b、29b’。
另一方面，在成塊區(qū)域R22中，在半導(dǎo)體基板21上形成有半導(dǎo)體層25。并且，在半導(dǎo)體層25上通過(guò)柵絕緣膜26c形成柵電極27c，同時(shí)在柵電極27c的側(cè)壁形成有側(cè)壁墊28。另外，在半導(dǎo)體層25上形成有分別配置在柵電極27c的兩側(cè)的源/漏層29c、29c’。
由此，能夠在半導(dǎo)體層24a、24b的側(cè)面?zhèn)刃纬蓽系绤^(qū)域，半導(dǎo)體層24a、24b的表面?zhèn)葻o(wú)需配置柵電極27a而能夠構(gòu)成場(chǎng)效應(yīng)型晶體管。因此，即使在將場(chǎng)效應(yīng)型晶體管分別形成在半導(dǎo)體層24a、24b上的情況下，也能夠確保半導(dǎo)體層24a、24b的表面?zhèn)鹊钠教剐?，即使在層疊了半導(dǎo)體層24a、24b的情況下也能夠抑制半導(dǎo)體層24a、24b的結(jié)晶性的劣化。因此能夠抑制芯片尺寸的增大，并且能夠謀求場(chǎng)效應(yīng)型晶體管的集成化，同時(shí)能夠降低場(chǎng)效應(yīng)型晶體管的寄生電容，并且能夠得到險(xiǎn)峻的子閾值(threshold)特性并以低電壓高速動(dòng)作。
另外，通過(guò)以與半導(dǎo)體層24a、24b的疊層面正交的方式配置柵電極27a，能夠減少在芯片面內(nèi)中的柵電極27a的占有面積，同時(shí)能夠使柵電極27a的布線長(zhǎng)度變短。因此，能夠抑制傳播遲延并謀求場(chǎng)效應(yīng)型晶體管的高密度集成化，同時(shí)能夠縮小芯片尺寸并謀求場(chǎng)效應(yīng)型晶體管的高速化、小型化及低價(jià)格化。
另外，通過(guò)以跨越最上層的半導(dǎo)體層27a的表面上的方式配置柵電極27a，即使在從半導(dǎo)體層27a的表面?zhèn)冗M(jìn)行了離子注入的情況下，也能夠?qū)烹姌O27a作為掩模在半導(dǎo)體層24a、24b上分別形成源/漏層29a、29a’及源/漏層29b、29b’。因此，能夠?qū)ε渲迷诎雽?dǎo)體層24a、24b的側(cè)壁的柵電極27a分別自匹配地形成源/漏層29a、29a’及源/漏層29b、29b’，能夠抑制制造工序的復(fù)雜化并再現(xiàn)性良好地制作特性良好的場(chǎng)效應(yīng)型晶體管。
此外，半導(dǎo)體層25由(100)單晶半導(dǎo)體層構(gòu)成，半導(dǎo)體層24a、24b能夠以{100}面方位的側(cè)面露出的方式構(gòu)成。在此，例如在將P溝道場(chǎng)效應(yīng)型晶體管形成在半導(dǎo)體層24a上，將N溝道場(chǎng)效應(yīng)型晶體管形成在半導(dǎo)體層24b上的情況下，也可以設(shè)成使半導(dǎo)體層24a的膜厚大于半導(dǎo)體層24b的膜厚。在此，半導(dǎo)體層24a和半導(dǎo)體24b的膜厚比優(yōu)選是孔和電子的遷移率的倒數(shù)比。例如半導(dǎo)體層24a的膜厚可設(shè)為半導(dǎo)體層24b的膜厚的2～3倍的范圍內(nèi)。
由此，與N溝道場(chǎng)效應(yīng)型晶體管相比，無(wú)需擴(kuò)大P溝道場(chǎng)效應(yīng)型晶體管的布局(Layout)面積，能夠設(shè)成使P溝道場(chǎng)效應(yīng)型晶體管的寬度大于N溝道場(chǎng)效應(yīng)型晶體管的寬度。因此，即使是在P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管的遷移率不同的情況下，也能夠維持P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管之間的布局配置的平衡，并且能夠使P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管的電流驅(qū)動(dòng)能力變?yōu)橐恢隆Ｆ浣Y(jié)果，能夠有效地進(jìn)行CMOS電路的布局設(shè)計(jì)，同時(shí)緩和信號(hào)傳輸速度的制約并謀求半導(dǎo)體裝置的高密度集成，同時(shí)能夠謀求半導(dǎo)體裝置的高速化。
另外，半導(dǎo)體層25能夠由(100)單晶半導(dǎo)體層構(gòu)成，半導(dǎo)體層24a、24b能夠以{100}面方位的側(cè)面露出的方式構(gòu)成。
由此，在分別將P溝道場(chǎng)效應(yīng)型晶體管及N溝道場(chǎng)效應(yīng)型晶體管形成在半導(dǎo)體層24a、24b上的情況下，也無(wú)需不同地設(shè)定N溝道場(chǎng)效應(yīng)型晶體管和P溝道場(chǎng)效應(yīng)型晶體管的布局面積而使P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管的遷移率大致變?yōu)橐恢?。因此，能夠得到P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管的寄生電容的平衡，并且得到P溝道場(chǎng)效應(yīng)型晶體管和N溝道場(chǎng)效應(yīng)型晶體管的電流驅(qū)動(dòng)平衡，能夠提高CMOS電路的S/N比，同時(shí)謀求半導(dǎo)體裝置的高速化及高密度化。
圖3(a)～圖10(a)是表示有關(guān)本發(fā)明的第3實(shí)施方式的半導(dǎo)體裝置的制造方法的平面圖，圖3(b)～圖10(b)是用圖3(a)～圖10(a)的A1-A’～A8-A8’線分別切斷的剖面圖，圖3(c)～圖10(c)是用圖3(a)～圖10(a)的B1-B’～B8-B8’線分別切斷的剖面圖。
在圖3中，在半導(dǎo)體基板31上設(shè)有SOI形成區(qū)域R21及成塊區(qū)域R22。并且通過(guò)進(jìn)行半導(dǎo)體基板31的熱氧化，在半導(dǎo)體基板31的表面上形成氧化膜32。此外，作為半導(dǎo)體基板1的材料，例如能夠使用Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等。并且通過(guò)使用光刻技術(shù)及蝕刻技術(shù)對(duì)氧化膜32進(jìn)行圖案形成，除去SOI形成區(qū)域R21的氧化膜32，露出SOI形成區(qū)域R21的半導(dǎo)體基板31的表面。并且通過(guò)將氧化膜32作為掩模而進(jìn)行選擇外延生長(zhǎng)，將第1半導(dǎo)體層33選擇地形成在半導(dǎo)體基板31上的SOI形成區(qū)域R21上。
接著，如圖4所示，除去成塊區(qū)域R22的半導(dǎo)體基板31上的氧化膜32。并且通過(guò)進(jìn)行外延生長(zhǎng)，將第2半導(dǎo)體層34形成在半導(dǎo)體基板31上的SOI形成區(qū)域R21及成塊區(qū)域R22上。此外，第1半導(dǎo)體層33能夠使用其蝕刻率比半導(dǎo)體基板31及第2半導(dǎo)體層34還要大的材料，作為第1半導(dǎo)體層33及第2半導(dǎo)體層34的材料能夠使用從Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等中選擇的組合材料。特別是在半導(dǎo)體基板31為Si的情況下，作為第1半導(dǎo)體層33優(yōu)選使用SiGe，作為第2半導(dǎo)體層34優(yōu)選使用Si。由此，能夠得到第1半導(dǎo)體層33和第2半導(dǎo)體層34之間的晶格匹配，并且能夠確保第1半導(dǎo)體層33和第2半導(dǎo)體層34之間的蝕刻時(shí)的選擇比。此外，作為第1半導(dǎo)體層33，除了單晶半導(dǎo)體層以外也可以使用其他晶半導(dǎo)體層、非晶質(zhì)半導(dǎo)體層或多孔質(zhì)半導(dǎo)體層。另外，也可以使用能夠以外延生長(zhǎng)成膜單晶半導(dǎo)體層的γ-氧化鋁等的金屬氧化膜來(lái)代替第1半導(dǎo)體層33。另外，第1半導(dǎo)體層33和第2半導(dǎo)體層34的膜厚能夠設(shè)成10～200nm左右。
接著，如圖5所示，將以貫通第1半導(dǎo)體層33及第2半導(dǎo)體層34而到達(dá)在半導(dǎo)體基板31上的方式設(shè)定了深度的溝35形成在SOI形成區(qū)域R21和成塊區(qū)域R22和邊界及其周圍。并且通過(guò)將元件分離絕緣膜36埋入在溝35內(nèi)，對(duì)SOI形成區(qū)域R21和成塊區(qū)域R22進(jìn)行元件分離，同時(shí)形成在半導(dǎo)體基板31上支撐第2半導(dǎo)體層34的支撐體。
接著，如圖6所示，通過(guò)使用光刻技術(shù)及蝕刻技術(shù)對(duì)第1半導(dǎo)體層33及第2半導(dǎo)體層34進(jìn)行圖案形成，形成露出第1半導(dǎo)體層33及第2半導(dǎo)體層34的端部的一部分的露出面37。此外，在形成露出第1半導(dǎo)體層33及第2半導(dǎo)體層34的端部的一部分的露出面37的情況下，也可以在第1半導(dǎo)體層33的表面停止蝕刻，也可以對(duì)第1半導(dǎo)體層33進(jìn)行過(guò)多的蝕刻而在第1半導(dǎo)體層33上形成凹部?；蛞部梢载炌ǖ?半導(dǎo)體層33而露出半導(dǎo)體基板31的表面。
接著，如圖7所示，通過(guò)借助于露出面37將蝕刻氣或蝕刻液接觸在第1半導(dǎo)體層33上，蝕刻除去第1半導(dǎo)體層33而在SOI形成區(qū)域R21的半導(dǎo)體基板31和第2半導(dǎo)體層34之間形成空穴部38。
在此，通過(guò)用元件分離絕緣膜36支撐第2半導(dǎo)體層34，即使在除去了第1半導(dǎo)體層33的情況下，也能夠防止第2半導(dǎo)體層34被落在半導(dǎo)體基板31上，同時(shí)通過(guò)形成露出第1半導(dǎo)體層33及第2半導(dǎo)體層34的端部的一部分的露出面37，即使在第1半導(dǎo)體層33上層疊了第2半導(dǎo)體層34的情況下，也能夠在第1半導(dǎo)體層34下的第1半導(dǎo)體層33上接觸蝕刻氣或蝕刻液。
因此，無(wú)需另外設(shè)置用于支撐第2半導(dǎo)體層34的支撐體，同時(shí)降低第2半導(dǎo)體層34的缺陷的產(chǎn)生，并且能夠?qū)⒌?半導(dǎo)體層34配置在絕緣體上，不損壞第2半導(dǎo)體層34的質(zhì)量，能夠謀求第2半導(dǎo)體層34和半導(dǎo)體基板31之間的絕緣。因此，能夠抑制制造工序的增大，并且能夠?qū)OI結(jié)構(gòu)和成塊結(jié)構(gòu)形成在同一個(gè)半導(dǎo)體基板上，能夠抑制芯片尺寸的增大并將具有持有良好的特性的各種功能的元件構(gòu)成在同一個(gè)芯片上。
此外，在半導(dǎo)體基板31及第2半導(dǎo)體層34為Si，第1半導(dǎo)體層33為SiGe的情況下，作為第1半導(dǎo)體層33的蝕刻液優(yōu)選使用氫氟硝酸(氫氟酸、硝酸、水的混合液)。由此，作為Si和SiGe的選擇比能夠得到1∶100～1000左右，能夠抑制半導(dǎo)體基板31及第2半導(dǎo)體層34的過(guò)蝕刻并除去第1半導(dǎo)體層33。另外，作為第1半導(dǎo)體層33的蝕刻液也可以使用氫氟酸硝酸過(guò)氧化氫的混合液、氨和過(guò)氧化氫的混合液、或氫氟酸醋酸過(guò)氧化氫的混合液等。
另外，在將第1半導(dǎo)體層33蝕刻除去前，也可以通過(guò)陽(yáng)極氧化等方法對(duì)第1半導(dǎo)體層33進(jìn)行多孔質(zhì)化，也可以通過(guò)對(duì)第1半導(dǎo)體層33進(jìn)行離子注入對(duì)第1半導(dǎo)體層33進(jìn)行非晶質(zhì)化。由此能夠增大第1半導(dǎo)體層33的蝕刻率并擴(kuò)大第1半導(dǎo)體層33的蝕刻面積。
接著，如圖8所示，通過(guò)進(jìn)行半導(dǎo)體基板31及第2半導(dǎo)體層34的熱氧化，在半導(dǎo)體基板31和第2半導(dǎo)體層34之間的空穴部10中形成埋入絕緣層39。
由此，通過(guò)在外延生長(zhǎng)時(shí)的第2半導(dǎo)體層34的膜厚及在第2半導(dǎo)體層34的熱氧化時(shí)的埋入絕緣層39的膜厚，能夠規(guī)定元件分離后的第2半導(dǎo)體層34的膜厚。因此能夠高精度地控制第2半導(dǎo)體層34的膜厚，能夠降低第2半導(dǎo)體層34的膜厚的偏差并實(shí)現(xiàn)第2半導(dǎo)體層34的薄膜化。
此外，在空穴部38形成了埋入絕緣層39之后，也可以進(jìn)行1000℃以上的高溫退火。由此，能夠回流埋入絕緣層39并緩和埋入絕緣層39的應(yīng)力，同時(shí)能夠降低與第2半導(dǎo)體層34的邊界中的界面能級(jí)。另外，埋入絕緣層39也可以根據(jù)將空穴部38全部埋入的方式形成，也可以根據(jù)殘留一部分的空穴部38的方式形成。
另外，在圖8的方法中，通過(guò)進(jìn)行半導(dǎo)體基板31及第2半導(dǎo)體層34的熱氧化，說(shuō)明了在半導(dǎo)體基板31和第2半導(dǎo)體層34之間的空穴部38形成埋入絕緣層39的方法，但是也可以通過(guò)根據(jù)CVD法在半導(dǎo)體基板31和第2半導(dǎo)體層34之間的空穴部38上成膜絕緣膜，將半導(dǎo)體基板31和第2半導(dǎo)體層34之間的空穴部38用埋入絕緣層39來(lái)埋入。由此，能夠防止第2半導(dǎo)體層34的膜減，并用氧化膜以外的材料埋入半導(dǎo)體基板31和第2半導(dǎo)體層34之間的空穴部39。因此，能夠謀求配置在第2半導(dǎo)體層34的背面?zhèn)鹊穆袢虢^緣層39的厚膜化，同時(shí)能夠降低電容率并減少第2半導(dǎo)體層34的背面?zhèn)鹊募纳娙荨?br> 此外，作為埋入絕緣層39的材料，例如除了硅氧化膜以外還可以使用FSG(氟硅酸鹽玻璃)膜或硅氮化膜等。另外，作為埋入絕緣層10，除了SOG(Spin On Glass)膜以外也可以使用PSG膜、BPSG膜、PAE(polyaryleneether)系膜、HSQ(hydrogen silsesquioxane)系膜、MSQ(methylsilesquioxane)系膜、PCB系膜、CF系膜、SiOC系膜、SiOF系膜等的有機(jī)lowk膜、或這些多孔膜。
接著，如圖9所示，通過(guò)使用光刻技術(shù)及蝕刻技術(shù)對(duì)第2半導(dǎo)體層34及其側(cè)壁的埋入絕緣層39進(jìn)行圖案形成，露出第2半導(dǎo)體層34的側(cè)壁。在此，在露出第2半導(dǎo)體層34的側(cè)壁的情況下，也可以根據(jù)具有包括了第2半導(dǎo)體層34的部分的方式對(duì)半導(dǎo)體層34進(jìn)行圖案形成，例如也可以圖案形成為翅片狀、梳狀、矩狀或網(wǎng)眼狀等的形狀。
接著，如圖10所示，通過(guò)進(jìn)行在SOI形成區(qū)域R21及成塊區(qū)域R22中的第2半導(dǎo)體層34的側(cè)面及表面的熱氧化，在SOI形成區(qū)域R21的第2半導(dǎo)體層34的側(cè)面形成柵絕緣膜40a，同時(shí)在成塊區(qū)域R22的第2半導(dǎo)體層34的側(cè)面形成柵絕緣膜40b。并且形成了柵絕緣膜40a、40b的第2半導(dǎo)體層34上通過(guò)CVD等方法形成多晶硅層。并且，通過(guò)使用光刻技術(shù)及蝕刻技術(shù)對(duì)多晶硅層進(jìn)行圖案形成，形成配置在SOI形成區(qū)域R21的第2半導(dǎo)體層34的側(cè)面的柵電極41a，同時(shí)形成配置在成塊區(qū)域R2的第2半導(dǎo)體層34的表面的柵電極41b。
并且，將柵電極41a、41b作為掩模，通過(guò)將As、P、B等的雜質(zhì)離子注入在第2半導(dǎo)體層34內(nèi)，在第2半導(dǎo)體層34上形成分別配置在柵電極41a、41b的側(cè)方的源/漏層。
由此，無(wú)需使用SOI基板而能夠在半導(dǎo)體基板31的一部分的區(qū)域形成SOI結(jié)構(gòu)，同時(shí)能夠在第2半導(dǎo)體層34的側(cè)壁配置溝道區(qū)域。因此能夠抑制芯片尺寸的增大并將具有持有良好的特性的各種功能的元件構(gòu)成在同一個(gè)芯片上。
此外，在上述的實(shí)施方式中，說(shuō)明了通過(guò)埋入絕緣層39在SOI形成區(qū)域R21的半導(dǎo)體基板31上只層疊一層第2半導(dǎo)體層34的方法，但是也可以分別通過(guò)絕緣層將多個(gè)半導(dǎo)體層層疊在SOI形成區(qū)域R21的半導(dǎo)體基板31上。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具備半導(dǎo)體基板，其在一部分的區(qū)域上形成了絕緣層；半導(dǎo)體層，其配置在上述絕緣層上并用外延生長(zhǎng)來(lái)成膜；第1柵電極，其形成在上述半導(dǎo)體層的側(cè)壁上；第1源/漏層，其形成在上述半導(dǎo)體層上并分別配置在上述第1柵電極的側(cè)方；第2柵電極，其形成在上述半導(dǎo)體基板上；第2源/漏層，其形成在上述半導(dǎo)體基板上并分別配置在上述第2柵電極的側(cè)方。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，持有上述第1柵電極的上述半導(dǎo)體層的側(cè)面由{110}面或{100}面構(gòu)成，持有上述第2柵電極的上述半導(dǎo)體基板的表面由{100}面構(gòu)成。
3.一種半導(dǎo)體裝置，其特征在于，具備半導(dǎo)體基板，其在一部分的區(qū)域上形成了絕緣層；第1及第2半導(dǎo)體層，其層疊在上述絕緣層上并用外延生長(zhǎng)來(lái)成膜；P溝道場(chǎng)效應(yīng)型晶體管，其在上述第1半導(dǎo)體層的側(cè)壁上配置了溝道區(qū)域；N溝道場(chǎng)效應(yīng)型晶體管，其在上述第2半導(dǎo)體層的側(cè)壁上配置了溝道區(qū)域；P溝道或N溝道場(chǎng)效應(yīng)型晶體管，其形成在上述半導(dǎo)體基板上并在上述半導(dǎo)體基板的表面配置了溝道區(qū)域。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于，具備柵電極，其配置在上述第1及第2半導(dǎo)體層的側(cè)壁上，并共同地形成在上述P溝道場(chǎng)效應(yīng)型晶體管及上述N溝道場(chǎng)效應(yīng)型晶體管上；第1源/漏層，其以配置在上述柵電極的兩側(cè)的方式形成在上述第1半導(dǎo)體層上；第2源/漏層，其以配置在上述柵電極的兩側(cè)的方式形成在上述第2半導(dǎo)體層上。
5.根據(jù)權(quán)利要求3或4所述的半導(dǎo)體裝置，其特征在于，上述第1及第2半導(dǎo)體層的側(cè)壁是{100}面，上述第1半導(dǎo)體層的膜厚是處于上述第2半導(dǎo)體層的膜厚的2～3倍的范圍內(nèi)。
6.根據(jù)權(quán)利要求3或4所述的半導(dǎo)體裝置，其特征在于，上述第1及第2半導(dǎo)體層的側(cè)壁是{110}面方位。
7.根據(jù)權(quán)利要求1～6的任意一項(xiàng)中所述的半導(dǎo)體裝置，其特征在于，在上述半導(dǎo)體基板上形成保護(hù)二極管、雙極晶體管、模擬元件或高電壓驅(qū)動(dòng)場(chǎng)效應(yīng)型晶體管，在上述半導(dǎo)體層上形成數(shù)字元件或低電壓驅(qū)動(dòng)場(chǎng)效應(yīng)型晶體管。
8.一種半導(dǎo)體裝置的制造方法，其特征在于，具備在半導(dǎo)體基板的表面的一部分上形成以外延生長(zhǎng)來(lái)成膜的第1半導(dǎo)體層的工序；將蝕刻率比上述第1半導(dǎo)體層還要小的第2半導(dǎo)體層，在上述第1半導(dǎo)體層上以外延生長(zhǎng)進(jìn)行成膜的工序；由蝕刻率比上述第1半導(dǎo)體層還要小的材料構(gòu)成，并形成在上述半導(dǎo)體基板上支撐上述第2半導(dǎo)體層的支撐體的工序；形成露出上述第1半導(dǎo)體層的一部分的露出部的工序；通過(guò)借助于上述露出部對(duì)第1半導(dǎo)體層選擇地進(jìn)行蝕刻，在上述半導(dǎo)體基板和上述第2半導(dǎo)體層之間，形成除去了上述第1半導(dǎo)體層的空穴部的工序；形成在上述空穴部?jī)?nèi)埋入了埋入絕緣層的工序；露出上述第2半導(dǎo)體層的側(cè)壁的工序；形成在上述第2半導(dǎo)體層的側(cè)壁上配置了溝道區(qū)域的第1晶體管的工序；形成在上述半導(dǎo)體基板的表面上配置了溝道區(qū)域的第2晶體管的工序。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其特征在于，上述支撐體是元件分離絕緣膜。
全文摘要
在半導(dǎo)體基板(11)上設(shè)置形成SOI結(jié)構(gòu)的SOI形成區(qū)域(R1)及形成成塊(bulk)結(jié)構(gòu)的成塊區(qū)域(R2)，在SOI形成區(qū)域(R1)中，將借助于絕緣層(13)以外延生長(zhǎng)成膜的半導(dǎo)體層(14)形成在半導(dǎo)體基板(11)上，同時(shí)形成以露出半導(dǎo)體層(14)的側(cè)壁而向半導(dǎo)體層(14)的側(cè)壁延伸的方式配置的柵電極(17a)，在成塊區(qū)域(R2)中，在半導(dǎo)體基板(11)上形成半導(dǎo)體層(15)，在半導(dǎo)體層(15)上配置柵電極(17b)。由此，不使用SOI基板而將SOI結(jié)構(gòu)和成塊(bulk)結(jié)構(gòu)形成在同一個(gè)基板上，同時(shí)減少SOI晶體管的布局面積。
文檔編號(hào)H01L21/8232GK1941375SQ20061000956
公開(kāi)日2007年4月4日 申請(qǐng)日期2006年2月24日 優(yōu)先權(quán)日2005年3月8日
發(fā)明者加藤樹(shù)理 申請(qǐng)人:精工愛(ài)普生株式會(huì)社