專利名稱：分裂柵極存儲單元及制造其陣列的方法
技術領域：
本發(fā)明總體上涉及非易失性存儲器件和制造非易失性存儲器件的方法。更具體地說，本發(fā)明涉及這樣一種分裂柵極儲存器件，其具有的架構提供增強的浮置柵極耦合比(floating gate coupling ratios)，由此能夠提高寫入(programming)和擦除效率和性能。
背景技術：
通常，非易失性存儲器件是即使斷電時仍然保持所存儲的數(shù)據(jù)的儲存器件。典型地，非易失性存儲器件用在電能并非總可用、頻繁斷電和/或需要更低功耗的多種產(chǎn)品和裝置中，例如移動電信裝置、存儲卡、智能卡和其他裝置和應用。通常，非易失性存儲器件包括，例如EPROM(可擦除可寫入只讀存儲器)器件、EEPROM(電可擦除可寫入只讀存儲器)器件、SRAM和閃速存儲器。更具體地說，一種類型的非易失性存儲器被稱為分裂柵極、浮置柵極、EEPROM儲存器件。由于此類儲存器件具有低成本，因此一般在系統(tǒng)可再寫入和高可靠性非易失性存儲器解決方案中將這些分裂柵極晶體管儲存器件用在多種應用中，尤其是嵌入式系統(tǒng)中。
圖1A示出了常規(guī)非易失性分裂柵極存儲器件(10)的截面圖。具體而言，圖1A描繪了形成于p型半導體襯底層(11)上的一對分裂柵極存儲單元M1和M2。在襯底(11)中形成多個n型擴散區(qū)(12)和(13)。擴散區(qū)(12)是由單元M1和M2共享的公共源極區(qū)(12)，擴散區(qū)(13)是漏極區(qū)。存儲單元M1和M2相對于公共源極區(qū)(12)具有鏡像結構。具體而言，每個單元M1、M2包括公共源極區(qū)(12)和漏極區(qū)(13)之間的溝道區(qū)(14)、浮置柵極(15)、控制柵極(16)、柵極絕緣層(17)、形成于浮置柵極(15)上的多氧化物層(18)以及隧道絕緣層(19)。
浮置柵極(15)為電隔離的柵電極，被形成為重疊溝道區(qū)(14)的一部分和公共源極區(qū)(12)的一部分?？刂茤艠O(16)被形成為重疊溝道(14)與漏極區(qū)(13)相鄰的一部分，并且重疊浮置柵極(15)的側壁和上部分。柵極絕緣層(17)形成于襯底(11)上方以使浮置柵極(15)和控制柵極(16)與襯底(11)絕緣。多氧化物層(18)通過硅的局部氧化(LOCOS)工藝形成于浮置柵極(15)上。隧道絕緣層(19)設置于浮置柵極(15)和控制柵極(16)之間并覆蓋浮置柵極(15)的一個側壁和溝道區(qū)(14)的一部分。
在一種常規(guī)設計中，每個控制柵極(16)都是沿行方向(與圖紙的平面正交)延伸的字線且沿著行共同連接到每個存儲單元。層間介質(zhì)層(20)形成于存儲單元M1、M2上方。公共源極線(22)從第一級金屬化層構圖而來并通過接觸插塞(21)連接到公共源極區(qū)(12)。公共源極線(22)沿著與字線(或控制柵極(16))相同的方向延伸。漏極區(qū)(13)通過公共位線(未示出)連接，公共位線由第二金屬化層形成且正交于行方向延伸。共享公共源極的每一對行形成一頁(page)。
通常，根據(jù)存儲在各自的浮置柵電極(15)中的電荷將存儲單元M1和M2設置為邏輯“1”或“0”。具體而言，浮置柵極(15)用于這樣改變存儲單元晶體管的閾值電壓，使得根據(jù)存儲在浮置柵極(15)上的電荷，存儲單元晶體管處于高閾值狀態(tài)(不導通狀態(tài))或低閾值狀態(tài)(導通狀態(tài))，其中，在讀出操作期間將導通或不導通狀態(tài)作為邏輯電平輸出。
實際上，每個存儲單元晶體管由串聯(lián)的存儲晶體管和讀取/選擇晶體管形成，其中所述存儲晶體管由浮置柵極(15)以及鄰接浮置柵極(15)并被其重疊的溝道(14)的部分形成，且其中所述讀取/選擇晶體管由控制柵極(16)以及鄰接控制柵極(16)并被其重疊的溝道(14)的部分形成。流經(jīng)溝道(14)的電流由儲存和讀取/選擇晶體管的組合控制，其中所述浮置柵極(15)根據(jù)存儲單元的邏輯狀態(tài)基本上作為用于選擇/讀取晶體管的ON/OFF開關而運行。
具體而言，在已寫入狀態(tài)(高閾值狀態(tài))中，在浮置柵電極(15)上存儲了過量的電子。使用被稱為CHE(溝道熱電子)SSI(源極側注入)的技術將存儲單元M1和M2寫入至高閾值電壓，以將在溝道(14)中流動的電子通過柵極絕緣層(17)注入到浮置柵極(15)中。這些熱溝道注入的電子被俘獲在浮置柵電極(15)上并在浮置柵極(15)上生成凈負電壓，造成了將存儲單元從不導通狀態(tài)改變?yōu)閷顟B(tài)所需的閾值電壓的升高。在讀出操作期間，帶負電荷的浮置柵極(15)對抗由施加到讀取/選擇晶體管的控制柵極(16)的正電壓所產(chǎn)生的電場。實際上，已寫入的存儲單元處于不導通狀態(tài)，因為在讀出操作期間當把正常的讀取/選擇控制電壓施加到控制柵極(16)時并沒有源極-漏極電流流動。
另一方面，在未寫入狀態(tài)(低閾值狀態(tài))中，浮置柵極(15)缺乏負電荷(與已寫入狀態(tài)相比)。具體而言，在擦除過程中，利用被稱為Fowler-Nordheim(FN)隧穿的技術將浮置柵極(15)上的電子通過隧道氧化物層(19)轉移到控制柵極(16)。當存儲單元被擦除時，浮置柵極(15)被放電以具有凈的正電荷，該正電荷允許根據(jù)控制柵極(16)上的電壓將存儲單元晶體管開啟或關閉。當存儲單元被擦除時，浮置柵極(15)上的正電壓導致浮置柵極(15)下面的溝道(14)的部分變成反相。不過，在未寫入狀態(tài)下，將通過施加到控制柵極(16)的電壓控制溝道(14)中的電流。
圖1B為示出在擦除、寫入和讀取操作期間用于存儲單元M1和M2的常規(guī)操作條件的表格。在圖1B所示的常規(guī)方案中，將讀取電壓設置為1.8伏。用于“ON”(低閾值/未寫入)存儲單元的閾值電壓Vth在約-0.5V到0.8V的范圍內(nèi)，用于“OFF”(高閾值/已寫入)存儲單元的Vth約為3.2V到約4.7V。
圖1B示出了用于執(zhí)行讀取操作的操作電壓。在讀取周期期間，將1.8V的讀取電壓施加到控制柵極(16)(字線)，將0V施加到源極(12)和襯底(11)，將0.8V電壓施加到漏極區(qū)(13)(位線)。在這些條件下，如果所選擇的存儲單元處于“高閾值”或“OFF”狀態(tài)，那么存儲晶體管就不會導通。所選擇的位線中沒有電流流動將被檢測到并輸出為邏輯“0”。另一方面，如果所選擇的存儲單元處于“低閾值”或“ON”狀態(tài)，那么存儲晶體管將導通。所選擇的位線中流動的電流將被檢測到并輸出為邏輯“1”。
圖1B示出了用于擦除過程以使浮置柵極(15)放電的操作電壓。在擦除過程中，將漏極(13)、源極(12)和襯底(11)設定為0V，并將預定電壓(12V或更大)施加到控制柵極(16)?？刂茤艠O(16)上的高電壓產(chǎn)生觸發(fā)FN隧穿的強電場，使得浮置柵極(15)中的電子通過隧道絕緣層(19)從浮置柵極(15)轉移到控制柵極(16)。在擦除期間，強電場集中在形成于浮置柵極(15)的邊緣尖銳區(qū)域(15a)(參見圖1A)，而FN隧穿發(fā)生在這樣的尖銳區(qū)域(15a)附近。隨著負電荷從浮置柵極(15)轉移且正電荷在浮置柵極(15)上積聚，F(xiàn)N隧穿機制將一直持續(xù)到隧道氧化物層(19)兩端沒有足夠的電壓維持FN隧穿機制為止。如上所述，浮置柵極(15)上的正電荷將存儲單元置于“低閾值”狀態(tài)，允許單元在讀取操作期間導通(并從而被讀取為邏輯“1”)。
圖1B還示出了用于執(zhí)行寫入操作的操作電壓。如上所述，通過源極側溝道熱電子注入為存儲單元M1、M2寫入。在寫入期間，將1.5V的電壓施加到控制柵極(16)，這足以激活控制柵極(16)下方的溝道(14)。此外，將0.5V的電壓施加到漏極(13)，將0V電壓施加到襯底(11)，并將相對較大的9V源極電壓通過源極線(22)施加到源極(12)。源極到漏極的電壓差產(chǎn)生溝道熱電子。源極電壓通過電容C1電容性耦合到浮置柵極(15)，這在浮置柵極(15)和溝道(14)之間產(chǎn)生電場。隨著電子從漏極(13)流到源極(12)并獲得動能，這些電子的路徑被浮置柵極和襯底之間的電場所改變。那些能量足以克服襯底-柵極氧化物(Si-SiO2)勢壘的電子將加速從溝道(14)向著浮置柵電極(15)通過柵極氧化物(17)，并被俘獲在浮置柵電極(15)上。隨著負電荷積聚在浮置柵極(15)上，在擦除過程中產(chǎn)生的正電荷被中和，熱溝道電子注入將一直持續(xù)到?jīng)]有足夠的電壓維持注入機制為止。如上所述，浮置柵極(15)上的負電荷將存儲單元置于“高閾值”狀態(tài)，防止單元在讀取操作期間導通(并從而被讀取為邏輯“0”)。
盡管圖1A的常規(guī)分裂柵極存儲器架構(framework)提供了優(yōu)于其他常規(guī)非易失性存儲器設計的長處，但是圖1A的分裂柵極架構在數(shù)據(jù)保持和循環(huán)耐性方面卻存在性能問題。例如，如上所述，擦除操作需要向控制柵極(16)施加高電壓(例如12V或更大)以觸發(fā)通過隧穿氧化物(19)從浮置柵極(15)到控制柵極(16)的隧穿。隨著時間的流逝，向控制柵極(16)連續(xù)施加這樣的高電壓可能負面影響和壓迫隧穿層(19)的介質(zhì)材料，導致缺陷，可能使器件可靠性不可預測，特別是對于薄隧穿氧化物層更是如此。
此外，對于寫入而言，雖然源極側熱溝道電子注入是效率很高的寫入技術，但圖1A的常規(guī)分裂柵極存儲器架構僅能提供源極(12)和浮置柵極(15)之間較低程度的電容耦合。具體而言，如圖1A所示，耦合比C1受到公共源極(12)和浮置柵極(15)之間的重疊面積的限制。增大的耦合比產(chǎn)生出更大的寫入速度。在常規(guī)設計中，必須要把較大的9V源極電壓施加到源極區(qū)以通過提高源極區(qū)(12)的橫向擴散來有效地提高耦合比。
不過，施加到源極區(qū)(12)的大源極電壓可能由于源極耗盡區(qū)(12a)的增大而導致穿通(punch-through)和結擊穿(junction breakdown)。誠然，源極耗盡區(qū)(12a)的橫向擴散增大能夠因為過大的電流導致源極區(qū)(12)附近穿通。隨著圖1A的常規(guī)架構縮小到更小的設計規(guī)則，由于所需的間隙X1裕量減小，使用大源極電壓的能力受到了限制。

發(fā)明內(nèi)容
總地說來，本發(fā)明的示范性實施例包括非易失性存儲器件和制造非易失性存儲器件的方法。更具體地說，本發(fā)明的示范性實施例包括這樣一種分裂柵極儲存器件，其具有的架構提供增強的浮置柵極耦合比，由此能夠提高寫入和擦除效率和性能。
在一個示范性實施例中，提供了分裂柵極存儲單元架構用于實現(xiàn)非易失性存儲器。分裂柵極存儲單元包括形成于半導體襯底中的第一和第二擴散區(qū)。在所述第一和第二擴散區(qū)之間于所述半導體襯底上形成浮置柵電極，其中所述浮置柵電極的第一側與所述第一擴散區(qū)的一部分重疊。在所述浮置柵電極的第二側和所述第二擴散區(qū)之間在所述半導體襯底上形成控制柵電極。隧穿介質(zhì)層設置于所述控制柵電極和所述浮置柵電極的第二側之間。耦合柵電極形成于所述半導體襯底中的所述第一擴散區(qū)上且與所述浮置柵電極的第一側相鄰。耦合介質(zhì)層設置于所述耦合柵電極和所述浮置柵電極的第一側之間，其中所述耦合介質(zhì)層的厚度小于所述隧穿介質(zhì)層的厚度。
在該示范性分裂柵極單元架構中，耦合柵極在所述浮置柵極和公共擴散(例如，源極)區(qū)之間獲得了增強的耦合比。增大的耦合比是通過在該區(qū)域中在浮置柵電極的側壁和耦合柵電極之間的額外電容耦合獲得的。
此外，浮置柵極和公共源極區(qū)之間增強的耦合使得能夠將更小的電壓施加到控制柵極(小于12V)，同時跨隧穿層產(chǎn)生電場，該電場強至足以觸發(fā)用于擦除過程的從浮置柵極到控制柵極的FN隧穿。
通過以下的示范性實施例的詳細說明，本發(fā)明的這些和其他示范性實施例、方面、目的、特征和優(yōu)點將變得明顯，該詳細說明應與附圖相聯(lián)系閱讀。


圖1A為常規(guī)分裂柵極非易失性存儲單元的截面示意圖。
圖1B為表格，示出了根據(jù)現(xiàn)有技術在擦除、寫入和讀取操作期間，用于圖1A的存儲單元的操作條件。
圖2是根據(jù)本發(fā)明示范性實施例的分裂柵極非易失性存儲單元的截面示意圖。
圖3A～3H為圖2的分裂柵極存儲單元在根據(jù)本發(fā)明示范性實施例的制造分裂柵極非易失性存儲單元的方法的各階段的截面示意圖。
圖4是根據(jù)本發(fā)明另一示范性實施例的分裂柵極非易失性存儲單元的截面示意圖。
圖5是根據(jù)本發(fā)明另一示范性實施例的分裂柵極非易失性存儲單元的截面示意圖。
具體實施例方式
現(xiàn)在將參考附圖更充分地描述本發(fā)明的示范性實施例，在附圖中要理解為了清晰起見夸大了層和區(qū)域的厚度和尺寸。還要理解的是，當稱一層在另一層或襯底“上”或“上方”時，該層可以直接在另一層或襯底上，或者也可能存在插入層。此外，在所有附圖中所用的類似的附圖標記指示具有相同或類似功能的元件。
圖2是根據(jù)本發(fā)明示范性實施例的分裂柵極非易失性存儲器件(100)的截面示意圖。具體而言，圖2描繪了形成于p型半導體襯底層(101)上的兩個分裂柵極存儲單元M1和M2。多個擴散區(qū)(122)和(134)形成于襯底(101)中。具體而言，在一個示范性實施例中，擴散區(qū)(122)是在存儲單元M1、M2之間共享的公共源極區(qū)(122)，而擴散區(qū)(134)是漏極區(qū)。在本發(fā)明的其他示范性實施例中，可以形成輕摻雜源極區(qū)(124)和暈區(qū)(haloregion)(126)，其增強了寫入期間的熱溝道注入并限制了耗盡區(qū)的過度膨脹，從而防止了穿通。
存儲單元M1和M2相對于公共源極區(qū)(122)具有鏡像結構。具體而言，每個單元M1、M2包括形成于公共源極區(qū)(122)和漏極區(qū)(134)之間的溝道區(qū)(140)、浮置柵極(104a)、控制柵極(130b)、耦合柵極(130a)、柵極絕緣層(102)、多氧化物層(108)以及第一和第二介質(zhì)層(110)和(128)。
浮置柵極(104a)為電隔離的柵電極，被形成為重疊溝道區(qū)(140)的一部分和公共源極區(qū)(122)的一部分?？刂茤艠O(130b)被形成為重疊與漏極區(qū)(134)相鄰的溝道(140)的部分，并且重疊浮置柵極(104a)的側壁和上部分。柵極絕緣層(102)形成于襯底(101)上方，以使浮置柵極(104a)、耦合柵極(130a)和控制柵極(130b)與襯底(101)絕緣。多氧化物層(108)通過硅的局部氧化(LOCOS)工藝形成于浮置柵極(104a)上。
耦合柵電極(130a)和控制柵電極(130b)設置在浮置柵電極(104a)的相對側上。具體而言，耦合柵電極(130a)形成于源極區(qū)(122)上并與浮置柵電極(104a)的第一側相鄰?？刂茤烹姌O(130b)形成于浮置柵電極(104b)的第二側和漏極區(qū)(134)之間。
隧穿介質(zhì)層由第一和第二介質(zhì)層(110)和(128)形成并設置在控制柵電極(130b)和浮置柵電極(104a)的第二側之間。耦合介質(zhì)層由第二介質(zhì)層(128)形成并設置在耦合柵電極(130a)和浮置柵電極(104a)的第一側之間。在圖2的示范性實施例中，由第二介質(zhì)層(128)形成的耦合介質(zhì)層比由第一和第二介質(zhì)層(110)和(128)形成的隧穿介質(zhì)層薄。
圖2的示范性分裂柵極存儲器架構提供了多種優(yōu)于圖1A的常規(guī)架構的長處和增強的性能。例如，在圖2的分裂柵極存儲器架構中，使用耦合柵極(130a)在浮置柵極(104a)和公共源極(122)區(qū)之間提供了增大的耦合比。增大的耦合比是通過在該區(qū)域中在浮置柵電極(104a)的側壁和耦合柵極(130b)之間的額外電容耦合C2獲得的。的確，在圖2中，到浮置柵極(104a)的耦合比為C1+C2，大于圖1A的耦合比C1。
增大的耦合比(C1+C2)允許在寫入過程期間將更小的源極電壓施加到源極區(qū)，而不會減小寫入效率或寫入速度。此外，與常規(guī)設計相比，向源極區(qū)(122)施加更小的源極電壓使得從源極區(qū)形成的耗盡區(qū)的尺寸減小，從而降低了源極區(qū)穿通和結擊穿的可能性。
還要理解的是，圖2的示范性分裂柵極架構在使用FN隧穿進行擦除方面提供了增強的性能和可靠性。例如，浮置柵極(104a)和源極區(qū)(122)(源極電壓在這里保持在0V)之間增強的耦合使得能將更小的電壓施加到控制柵極(130b)(小于12V)，同時跨隧穿層(110)和(128)產(chǎn)生電場，該電場強到足以在尖銳區(qū)域(104b)處觸發(fā)從浮置柵極(104a)到控制柵極(130b)的FN隧穿。
此外，與常規(guī)設計相比，圖2的示范性存儲架構與更薄的耦合氧化物層(層128)相比提供了相對更厚的隧穿氧化物層(堆疊的層110和128)，這在擦除過程期間在浮置柵電極(104a)和控制柵極(130b)之間造成更低的電容耦合。源極區(qū)(123)和浮置柵極(104a)之間增強的耦合與浮置柵極(104a)和控制柵極(130b)之間減弱的電容耦合一起允許將較小的擦除電壓施加到控制電極(130b)，同時提供增大的擦除效率。
此外，使用更厚的隧穿氧化物(層110和128)對從浮置柵極泄漏的電子提供了高能量勢壘，從而提高了數(shù)據(jù)保持性能。此外，更厚的隧穿層降低了隧穿氧化物對可能因施加在隧穿層兩端的高電場的重復應力而發(fā)生的缺陷和損傷的敏感性，由此提高了分裂柵極存儲器件的循環(huán)能力和可靠性。
圖3A到3I為橫截面圖，示出了根據(jù)本發(fā)明的示范性實施例制造圖2的分裂柵極存儲器件的方法。先參考圖3A，柵極絕緣層(102)和多晶硅層(104)形成于半導體襯底層(101)上。在一個示范性實施例中，襯底層(101)是p型導電性的。可以使用常規(guī)方法形成柵極絕緣層(102)。例如，柵極絕緣層(102)可以是使用熱氧化工藝生長的氧化硅層(SiO2)。在本發(fā)明的一個示范性實施例中，柵極絕緣層(102)形成為具有約70埃到約100埃范圍內(nèi)的厚度。
多晶硅層(104)被構圖以形成浮置柵電極?？梢允褂霉募夹g，例如CVD(化學氣相淀積)形成多晶硅層(104)。在一個示范性實施例中，多晶硅層(104)形成為具有約1000埃到約2500埃范圍內(nèi)的厚度。
參考圖3B，使用公知技術在多晶硅層(104)上形成多氧化物層(108)。例如，從圖3A所示的結構開始，使用CVD在多晶硅層(104)上方形成氮化物層(106)(SiN)。使用常規(guī)方法在氮化物層(106)上方形成光致抗蝕劑圖案。使用光致抗蝕劑圖案作為掩模，蝕刻氮化物層(106)的暴露部分，直至多晶硅層(104)，以形成氮化物掩模(106a)。然后除去光致抗蝕劑圖案，在熱氧化工藝期間使用氮化物掩模圖案(106)形成被氮化物掩模(106a)暴露的多晶硅層(104)的多氧化物層(108)區(qū)域。
參考圖3C，除去氮化物掩模(106a)(例如，使用磷酸蝕刻)。然后執(zhí)行蝕刻工藝以使用多氧化物層(108)作為蝕刻掩模有選擇地蝕刻多晶硅層(104)，由此形成浮置柵極(104a)。
參考圖3D，使用公知技術形成保形的(conformal)第一介質(zhì)層(110)。例如，在一個示范性實施例中，第一介質(zhì)層(110)是利用MTO、HTO或CVD形成的保形的氧化硅層。第一介質(zhì)層(110)形成為具有約50埃到約200埃范圍內(nèi)的厚度。在一個優(yōu)選實施例中，第一介質(zhì)層(110)形成至約70埃的厚度。
其后，使用公知技術形成氮化物掩模圖案(120)。例如，可以通過使用CVD淀積氮化硅層并蝕刻氮化硅以形成氮化物掩模(120)來形成掩模圖案(120)。氮化物掩模(120)被用作離子注入工藝的掩模，以形成重摻雜源極區(qū)(122)、輕摻雜源極區(qū)(124)和暈區(qū)(126)。在一個示范性實施例中，該重摻雜源極區(qū)(122)是N+區(qū)域，該N+區(qū)域通過以約25～40KeV范圍內(nèi)的注入能量和約1×1015～5×1015的濃度注入磷P摻雜劑形成，或者通過以約2～40KeV范圍內(nèi)的注入能量和約2×1015～4×1015的濃度注入砷As摻雜劑形成。輕摻雜區(qū)域(124)為N-區(qū)域，該N-區(qū)域通過以約20～30KeV范圍內(nèi)的注入能量和約5×1012～9×1012的濃度注入砷As摻雜劑形成。此外，暈區(qū)(126)為P+區(qū)域，該P+區(qū)域通過以約30度的角度、約20～40KeV范圍內(nèi)的注入能量和約1×1012～9×1012的濃度傾斜注入硼B(yǎng)摻雜劑形成。
參考圖3E，在蝕刻工藝期間使用氮化物掩模(120)作為蝕刻掩模，去除第一介質(zhì)層(110)、多氧化物層(108)和柵極絕緣層(102)的暴露部分。該工藝的結果是暴露了與源極區(qū)(122)相鄰的浮置柵極(104a)的側部分并使浮置柵電極(104a)的暴露的邊緣部分變鈍。
參考圖3F，使用磷酸除去氮化物掩模(120)。然后，使用公知技術形成保形的第二介質(zhì)層(128)。例如，在一個示范性實施例中，第二介質(zhì)層(128)是利用MTO、HDP、HTO或CVD形成的保形的氧化硅層。第二介質(zhì)層(128)形成為具有約40埃到約100埃范圍內(nèi)的厚度。
參考圖3G，使用公知技術保形地形成導電層(130)。導電層(130)可以由多晶硅、鎢、硅化鎢等形成。構圖導電層(130)以形成控制和耦合柵極。具體而言，在導電層(130)上方形成光致抗蝕掩模(132)以暴露導電層(130)的期望區(qū)域。
參考圖3H，執(zhí)行蝕刻工藝以蝕刻導電層(130)的暴露部分，形成耦合柵極(130a)和控制柵極(130b)。其后，使用公知方法通過離子注入形成漏極區(qū)(134)。在如圖3H所示的本發(fā)明的一個示范性實施例中，可以這樣蝕刻導電層(130)，使得相鄰單元對M1和M2之間的耦合柵極(130a)分開。
圖4是根據(jù)本發(fā)明示范性實施例的分裂柵極非易失性存儲器件(200)的截面示意圖。示范性分裂柵極非易失性存儲器件(200)類似于圖2和3H的分裂柵極非易失性存儲器件(100)，只是相鄰單元對M1和M2之間的耦合柵極(130a)是連接的?？梢允褂门c以上參考圖3A-3G所述的相同或類似的方法制造存儲器件(200)。不過，在圖3G中，掩模(132)是這樣形成的，使得設置在源極區(qū)(122)上方的導電層(130)在單元M1和M2之間不被蝕刻。在圖3H和4的示范性實施例中，可以將耦合柵極(130a)與源極區(qū)(122)電連接或者從源極區(qū)(122)電隔離。
圖5是根據(jù)本發(fā)明示范性實施例的分裂柵極非易失性存儲器件(300)的截面示意圖。示范性分裂柵極非易失性存儲器件(300)類似于分裂柵極非易失性存儲器件(100)和(200)，只是未形成圖2、3H、4中的多氧化物層(108)，這使得浮置柵極(104a)的表面平坦。
盡管已經(jīng)參考附圖在此描述了示范性實施例，應當理解，本發(fā)明不局限于這里所述的示范性實施例，在不背離本發(fā)明的范圍或精神的情況下，本領域的普通技術人員很容易構想出許多其他的改變和改進。所有這些改變和改進旨在被包括在如權利要求所界定的本發(fā)明的范圍之內(nèi)。
本申請要求于2005年3月7日提交的韓國專利申請No.2005-0018771的優(yōu)先權，在此將其引入以做參考。
權利要求
1.一種分裂柵極存儲單元，包括形成于半導體襯底中的第一和第二擴散區(qū)；在所述第一和第二擴散區(qū)之間形成于所述半導體襯底上的浮置柵電極，其中所述浮置柵電極的第一側與所述第一擴散區(qū)的一部分重疊；在所述浮置柵電極的第二側和所述第二擴散區(qū)之間形成于所述半導體襯底上的控制柵電極；設置于所述控制柵電極和所述浮置柵電極的第二側之間的隧穿介質(zhì)層；形成于所述半導體襯底中的所述第一擴散區(qū)上且與所述浮置柵電極的所述第一側相鄰的耦合柵電極；以及設置于所述耦合柵電極和所述浮置柵電極的所述第一側之間的耦合介質(zhì)層，其中所述耦合介質(zhì)層的厚度小于所述隧穿介質(zhì)層的厚度。
2.如權利要求1所述的存儲單元，其中所述隧穿介質(zhì)層具有約90埃到約300埃范圍中的厚度。
3.如權利要求1所述的存儲單元，其中所述耦合介質(zhì)層具有約40埃到約100埃范圍中的厚度。
4.如權利要求1所述的存儲單元，其中所述浮置柵電極的所述第二側形成尖端形結構。
5.如權利要求1所述的存儲單元，其中所述耦合柵電極形成為與所述浮置柵電極的上表面的至少一部分重疊。
6.如權利要求1所述的存儲單元，其中所述耦合柵電極連接到電源線。
7.如權利要求1所述的存儲單元，其中所述第一擴散區(qū)包括重摻雜擴散區(qū)和輕摻雜擴散區(qū)。
8.如權利要求7所述的存儲單元，還包括圍繞所述輕摻雜擴散區(qū)的第三擴散區(qū)。
9.如權利要求1所述的存儲單元，還包括形成于所述浮置柵電極的上表面和所述隧穿介質(zhì)層之間的絕緣層。
10.如權利要求1所述的存儲單元，其中所述隧穿介質(zhì)層包括介質(zhì)層的堆疊。
11.一種制造分裂柵極存儲單元陣列的方法，包括在半導體襯底上形成浮置柵電極；在所述浮置柵電極和所述半導體襯底上形成第一保形介質(zhì)層；在所述半導體襯底中相鄰所述浮置柵電極的第一側形成第一擴散區(qū)，其中所述第一擴散區(qū)如此形成，使得所述浮置柵電極的第一側與所述第一擴散區(qū)重疊；去除所述第一保形介質(zhì)層設置于所述浮置柵電極的所述第一側和所述第一擴散區(qū)上的一部分；在所述浮置柵電極和所述半導體襯底上形成第二保形介質(zhì)層；在所述半導體襯底上的所述第二保形介質(zhì)層上方形成保形導電層；以及構圖所述保形導電層，以在所述浮置柵電極的所述第一側上形成耦合柵電極并在所述浮置柵電極的第二側上形成控制柵電極；以及在所述半導體襯底中相鄰所述控制柵電極形成第二擴散區(qū)。
12.如權利要求11所述的方法，其中形成浮置柵電極包括在所述半導體襯底上形成多晶硅層；在所述多晶硅層上形成氮化物層；構圖所述氮化物層以暴露所述多晶硅層的部分；在所述多晶硅層的暴露部分上形成氧化物層；使用所述氧化物層作為掩模構圖所述多晶硅層。
13.如權利要求12所述的方法，其中形成所述氧化物層包括形成所述浮置柵電極，使其在其上表面的每個端部具有尖端形結構。
14.如權利要求11所述的方法，其中形成所述第一擴散區(qū)包括形成重摻雜擴散區(qū)和輕摻雜擴散區(qū)。
15.如權利要求14所述的方法，還包括形成圍繞所述輕摻雜擴散區(qū)的第三擴散區(qū)。
16.如權利要求11所述的方法，其中所述第一保形介質(zhì)層形成為具有約50埃到約200埃范圍中的厚度。
17.如權利要求11所述的方法，其中所述第二保形介質(zhì)層形成為具有約40埃到約100埃范圍內(nèi)的厚度。
全文摘要
披露了非易失性存儲器件以及制造非易失性存儲器件的方法。更具體地說，提供了這樣一種分裂柵極儲存器件，其具有的架構提供增強的浮置柵極耦合比，由此能夠提高寫入和擦除效率和性能。
文檔編號H01L21/336GK1841783SQ20061000939
公開日2006年10月4日 申請日期2006年3月7日 優(yōu)先權日2005年3月7日
發(fā)明者姜盛澤, 尹勝范, 韓晶昱, 田喜錫, 崔容碩, 徐輔永, 權赫基 申請人:三星電子株式會社