專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及抑制起因于半導(dǎo)體集成電路的寄生晶體管的電流的技術(shù)。
背景技術(shù)：
作為半導(dǎo)體集成電路，已知有例如在下述的專利文獻(xiàn)1中被記載的那樣的電路。
圖11是示出以前的半導(dǎo)體集成電路(CMOS結(jié)構(gòu)的倒相電路)的一例的剖面圖。
在圖11中，在P型半導(dǎo)體襯底601中形成了N阱區(qū)602。在該N阱區(qū)602的表面上利用P型源區(qū)603、P型漏區(qū)604和柵電極605形成了PMOS晶體管606。再者，在該N阱區(qū)602的表面上形成了對(duì)該N阱區(qū)602供給電源電位VDD用的N型雜質(zhì)區(qū)607。此外，在半導(dǎo)體襯底601的P型區(qū)的表面上利用N型源區(qū)608、N型漏區(qū)609和柵電極610形成了NMOS晶體管611。再者，半導(dǎo)體襯底601的P型區(qū)中形成了對(duì)該P(yáng)型區(qū)供給電源電位VEE用的P型雜質(zhì)區(qū)612。
對(duì)P型源區(qū)603施加電源電位VCC(例如3伏)，對(duì)N型源區(qū)施加電源電位VSS(例如0伏)。此外，對(duì)N型雜質(zhì)區(qū)607施加電源電位VDD(例如15伏)，對(duì)P型雜質(zhì)區(qū)612施加電源電位VEE(例如-15伏)。由此，可從漏區(qū)604、609輸出對(duì)柵電極605、610施加的輸入電位的倒相電位。
在此，從外部的電源直接供給電位VCC、VSS。另一方面，通過用設(shè)置在半導(dǎo)體芯片內(nèi)的電位變換電路(未圖示)對(duì)從外部電源供給的電位VCC進(jìn)行升壓來生成電位VDD。此外，通過用該電位變換電路對(duì)從外部電源供給的電位VSS進(jìn)行降壓來生成電位VEE。
如圖11中所示，在半導(dǎo)體襯底601內(nèi)形成2個(gè)寄生晶體管Q1、Q2。由P型源區(qū)603、N型雜質(zhì)區(qū)607和P型雜質(zhì)區(qū)612構(gòu)成的寄生的PNP結(jié)形成寄生晶體管Q1。此外，由N型源區(qū)608、P型雜質(zhì)區(qū)612和N型雜質(zhì)區(qū)607構(gòu)成的寄生的NPN結(jié)形成寄生晶體管Q2。再者，在半導(dǎo)體襯底601內(nèi)形成與雜質(zhì)區(qū)之間的距離對(duì)應(yīng)的值的寄生電阻。在圖11的例子中，由區(qū)域603、607間的距離決定寄生晶體管Q1的基極電阻R1的值，由區(qū)域607、608間的距離決定寄生晶體管Q2的集電極電阻R2的值，由區(qū)域603、612間的距離決定寄生晶體管Q1的集電極電阻R3的值，而且，由區(qū)域608、612間的距離決定寄生晶體管Q2的基極電阻R4的值。
圖12是圖11中示出的寄生晶體管電路的等效電路。這樣，寄生晶體管Q1、Q2構(gòu)成了與下述的專利文獻(xiàn)2同樣的閘流管。
如上所述，在各電位VCC、VDD、VSS、VEE中有VCC＜VDD和VSS＞VEE的關(guān)系。在此，由于寄生晶體管Q1是PNP型的，故在VCC＜VDD的情況(即，在基極電位比發(fā)射極電位高的情況)下截止。此外，由于寄生晶體管Q2是NPN型的，故在VSS＞VEE的情況(即，在發(fā)射極電位比基極電位高的情況)下截止。因而，在正常工作時(shí)，寄生晶體管Q1、Q2都截止，不對(duì)半導(dǎo)體集成電路的工作產(chǎn)生影響。
但是，由于以下那樣的原因，在電源上升時(shí)，有時(shí)寄生晶體管Q1、Q2導(dǎo)通、對(duì)半導(dǎo)體集成電路的工作產(chǎn)生不良影響。
如上所述，電位VCC、VSS從外部電源直接供給，而電位VDD、VEE則通過用電位變換電路對(duì)該電位VCC、VSS進(jìn)行升壓、降壓來生成。因此，在半導(dǎo)體芯片的電源上升時(shí)，電位VDD、VEE的施加開始比電位VCC、VSS的施加開始遲。因而，在電源上升時(shí)，在電位VDD、VEE為‘不確定’的狀態(tài)下，只施加電位VCC、VSS。因此，根據(jù)電位VDD、VEE的狀態(tài)，各電位的關(guān)系有時(shí)成為VCC＞VDD和VSS＜VEE的情況。在這樣的情況下，由于寄生晶體管Q1、Q2導(dǎo)通，故在VCC電源與VSS電源之間流過電流I1、I2(參照?qǐng)D12)。
該電流I1、I2使生成電位VDD、VEE的電位變換電路的電流負(fù)載上升，為此，有時(shí)電位變換電路不能開始電位VDD、VEE的生成。此外，因這樣的電流I1、I2的緣故，備用狀態(tài)下的電流增大了。進(jìn)而，因電流I1、I2的緣故，半導(dǎo)體集成電路整體的電流變得過大，也有電路被破壞的情況。
專利文獻(xiàn)1特開平5-335500號(hào)公報(bào)專利文獻(xiàn)2特開平9-8147號(hào)公報(bào)發(fā)明內(nèi)容本發(fā)明的解決課題在于提供能抑制起因于寄生晶體管的電流的半導(dǎo)體集成電路。
(1)與本發(fā)明的第1方面有關(guān)的半導(dǎo)體集成電路具備具有第1導(dǎo)電類型的阱區(qū)的第2導(dǎo)電類型的半導(dǎo)體襯底；第1場效應(yīng)晶體管，具有形成在上述阱區(qū)的表面上且被連接到第1電源線上的第2導(dǎo)電類型的第1雜質(zhì)區(qū)、形成在該阱區(qū)的表面上的第2導(dǎo)電類型的第2雜質(zhì)區(qū)、以及隔著絕緣膜形成在被該第1、第2雜質(zhì)區(qū)夾在中間的區(qū)域上的第1柵電極；第1導(dǎo)電類型的阱電位用高濃度雜質(zhì)區(qū)，形成在上述阱區(qū)的表面上且被連接到第2電源線上；第2場效應(yīng)晶體管，具有形成在上述半導(dǎo)體襯底的第2導(dǎo)電類型區(qū)域的表面上且被連接到第3電源線上的第1導(dǎo)電類型的第3雜質(zhì)區(qū)、形成在該第2導(dǎo)電類型區(qū)域的表面上的第1導(dǎo)電類型的第4雜質(zhì)區(qū)、以及隔著柵絕緣膜形成在被該第3、第4雜質(zhì)區(qū)夾在中間的區(qū)域上的第2柵電極；第2導(dǎo)電類型的襯底電位用高濃度雜質(zhì)區(qū)，形成在上述第2導(dǎo)電類型區(qū)域的表面上且被連接到第4電源線上；以及雙極型晶體管，具有第1導(dǎo)電類型的基極和第2導(dǎo)電類型的集電極、發(fā)射極，該基極和該集電極被連接到上述阱電位用高濃度雜質(zhì)區(qū)上且該發(fā)射極被連接到上述第1電源線上。
(2)與本發(fā)明的第2方面有關(guān)的半導(dǎo)體集成電路具備
具有第1導(dǎo)電類型的阱區(qū)的第2導(dǎo)電類型的半導(dǎo)體襯底；第1場效應(yīng)晶體管，具有形成在該阱區(qū)的表面上且被連接到第1電源線上的第2導(dǎo)電類型的第1雜質(zhì)區(qū)、形成在該阱區(qū)的表面上的第2導(dǎo)電類型的第2雜質(zhì)區(qū)、以及隔著絕緣膜形成在被該第1、第2雜質(zhì)區(qū)夾在中間的區(qū)域上的第1柵電極；第1導(dǎo)電類型的阱電位用高濃度雜質(zhì)區(qū)，形成在該阱區(qū)的表面上且被連接到第2電源線上；第2場效應(yīng)晶體管，具有形成在上述半導(dǎo)體襯底的第2導(dǎo)電類型區(qū)域的表面上且被連接到第3電源線上的第1導(dǎo)電類型的第3雜質(zhì)區(qū)、形成在該第2導(dǎo)電類型區(qū)域的表面上的第1導(dǎo)電類型的第4雜質(zhì)區(qū)、以及隔著柵絕緣膜形成在被該第3、第4雜質(zhì)區(qū)夾在中間的區(qū)域上的第2柵電極；第2導(dǎo)電類型的襯底電位用高濃度雜質(zhì)區(qū)，形成在上述第2導(dǎo)電類型區(qū)域的表面上且被連接到第4電源線上；以及雙極型晶體管，具有第2導(dǎo)電類型的基極和第1導(dǎo)電類型的集電極、發(fā)射極，該基極和該集電極被連接到上述襯底電位用高濃度雜質(zhì)區(qū)上且該發(fā)射極被連接到上述第3電源線上。
按照本發(fā)明的第1、第2方面，可利用有意識(shí)地設(shè)置的雙極型晶體管來抑制對(duì)由第1、第2場效應(yīng)晶體管、阱電位用高濃度雜質(zhì)區(qū)和襯底電位用高濃度雜質(zhì)區(qū)形成的寄生晶體管的電流流入。


圖1是示出與第1實(shí)施方式有關(guān)的半導(dǎo)體集成電路的結(jié)構(gòu)的剖面圖。
圖2是示出與第1實(shí)施方式有關(guān)的半導(dǎo)體集成電路的結(jié)構(gòu)的電路圖。
圖3是示出與第2實(shí)施方式有關(guān)的半導(dǎo)體集成電路的結(jié)構(gòu)的剖面圖。
圖4是示出與第2實(shí)施方式有關(guān)的半導(dǎo)體集成電路的結(jié)構(gòu)的電路圖。
圖5是示出與第3實(shí)施方式有關(guān)的半導(dǎo)體集成電路的結(jié)構(gòu)的剖面圖。
圖6是示出與第3實(shí)施方式有關(guān)的半導(dǎo)體集成電路的結(jié)構(gòu)的電路圖。
圖7是示出與第4實(shí)施方式有關(guān)的半導(dǎo)體集成電路的結(jié)構(gòu)的剖面圖。
圖8是示出與第4實(shí)施方式有關(guān)的半導(dǎo)體集成電路的結(jié)構(gòu)的電路圖。
圖9是示出與第5實(shí)施方式有關(guān)的半導(dǎo)體集成電路的結(jié)構(gòu)的剖面圖。
圖10是示出與第5實(shí)施方式有關(guān)的半導(dǎo)體集成電路的結(jié)構(gòu)的電路圖。
圖11是示出以前的半導(dǎo)體集成電路的結(jié)構(gòu)的剖面圖。
圖12是示出以前的半導(dǎo)體集成電路的結(jié)構(gòu)的電路圖。
具體實(shí)施例方式
以下，使用

本發(fā)明的實(shí)施方式。再有，圖中，不過是以能理解本發(fā)明的程度概略地示出各結(jié)構(gòu)成分的大小、形狀和配置關(guān)系，此外，以下說明的數(shù)值的條件不過僅是例示。
第1實(shí)施方式首先，使用圖1和圖2，說明與本發(fā)明有關(guān)的半導(dǎo)體集成電路的第1實(shí)施方式。
圖1是示出與本實(shí)施方式有關(guān)的半導(dǎo)體集成電路(CMOS結(jié)構(gòu)的倒相電路)的一例的剖面圖。
如圖1中所示，在半導(dǎo)體襯底101中形成了N阱區(qū)102、113。
在N阱區(qū)102中形成了P型源區(qū)103、P型漏區(qū)104和柵電極105。在N阱區(qū)102的表面上形成了P型源區(qū)103，將P型源區(qū)103連接到電源線VCC(例如3伏)上。在N阱區(qū)102的表面上形成了P型漏區(qū)104，將P型漏區(qū)104連接到信號(hào)輸出線OUT上。在被源區(qū)103和漏區(qū)104夾在中間的區(qū)域上隔著未圖示的絕緣膜形成了柵電極105，將柵電極105連接到信號(hào)輸入線上。由區(qū)域103、104和柵電極105構(gòu)成PMOS晶體管106。
再者，在N阱區(qū)102的表面上形成了阱電位用的N型高濃度雜質(zhì)區(qū)107。將該N型高濃度雜質(zhì)區(qū)107連接到電源線VDD(例如15伏)上。
在P型半導(dǎo)體襯底101的P型區(qū)中形成了N型源區(qū)108、N型漏區(qū)109和柵電極110。在該P(yáng)型區(qū)的表面上形成了N型源區(qū)108，將N型源區(qū)108連接到電源線VSS(例如0伏)上。在該P(yáng)型區(qū)的表面上形成了N型漏區(qū)109，將N型漏區(qū)109連接到信號(hào)輸出線OUT上。在被N型源區(qū)108和N型漏區(qū)109夾在中間的區(qū)域上隔著未圖示的絕緣膜形成了柵電極110，將柵電極110連接到信號(hào)輸入線上。由區(qū)域108、109和柵電極110構(gòu)成NMOS晶體管111。
再者，在P型半導(dǎo)體襯底101的P型區(qū)的表面上形成了襯底電位用的P型高濃度雜質(zhì)區(qū)112。將該P(yáng)型高濃度雜質(zhì)區(qū)112連接到電源線VEE(例如-15伏)上。
在N阱區(qū)113的表面上形成了1個(gè)N型高濃度雜質(zhì)區(qū)114和2個(gè)P型高濃度雜質(zhì)區(qū)115、116。將N型高濃度雜質(zhì)區(qū)114和P型高濃度雜質(zhì)區(qū)116連接到電源線VDD上。另一方面，將P型高濃度雜質(zhì)區(qū)115連接到電源線VCC上。由此，能以寄生的方式形成其基極和集電極被連接到阱電位用高濃度雜質(zhì)區(qū)107上且其發(fā)射極被連接到電源線VCC上的NPN型雙極型晶體管(后述)。再有，柵電極117本來是不需要的，不過是為了與N阱區(qū)102完全同一地形成N阱區(qū)113部分以謀求設(shè)計(jì)或制造工序的容易化而設(shè)置的。
如圖1中所示，在半導(dǎo)體襯底101內(nèi)形成3個(gè)寄生晶體管Q1、Q2、Q3。由P型源區(qū)103、N型高濃度雜質(zhì)區(qū)107和P型高濃度雜質(zhì)區(qū)112構(gòu)成的寄生的PNP結(jié)形成寄生晶體管Q1。由N型源區(qū)108、P型高濃度雜質(zhì)區(qū)112和N型高濃度雜質(zhì)區(qū)107構(gòu)成的寄生的NPN結(jié)形成寄生晶體管Q2。由N型高濃度雜質(zhì)區(qū)114、P型雜質(zhì)區(qū)115和P型雜質(zhì)區(qū)116構(gòu)成的寄生的PNP結(jié)形成寄生晶體管Q3。此外，在半導(dǎo)體襯底101內(nèi)形成與雜質(zhì)區(qū)之間的距離對(duì)應(yīng)的值的寄生電阻。在圖1的例子中，由區(qū)域103、107間的距離決定寄生晶體管Q1的基極電阻R1的值，由區(qū)域107、108間的距離決定寄生晶體管Q2的集電極電阻R2的值，由區(qū)域103、112間的距離決定寄生晶體管Q1的集電極電阻R3的值，而且，由區(qū)域108、112間的距離決定寄生晶體管Q2的基極電阻R4的值。
再有，在本實(shí)施方式中，在分開的N阱區(qū)102、113中形成了雜質(zhì)區(qū)103～105和雜質(zhì)區(qū)114～116，但也可在相同的N阱區(qū)中形成這些雜質(zhì)區(qū)。
圖2是在圖1中示出的寄生晶體管電路的等效電路。以下，使用圖2來說明在半導(dǎo)體襯底101內(nèi)以寄生的方式形成的電路的工作。
與以前的半導(dǎo)體集成電路(參照?qǐng)D12)同樣，在正常的工作中，電源電位VCC、VDD、VSS、VEE的關(guān)系成為VCC＜VDD和VSS＞VEE，因而，寄生晶體管Q1、Q2截止。此外，在VCC＜VDD的情況下，由于基極電位比發(fā)射極電位高，故寄生晶體管Q3也截止。因此，這些寄生晶體管Q1、Q2、Q3不對(duì)半導(dǎo)體集成電路的工作產(chǎn)生影響。
另一方面，在半導(dǎo)體芯片的電源上升時(shí)，與以前的半導(dǎo)體集成電路同樣，盡管施加了電源電位VCC、VSS，但有時(shí)電源電位VDD、VEE不確定。而且，在這樣的情況下，有時(shí)各電源電位的關(guān)系成為VCC＞VDD且VSS＜VEE的情況。由于VCC＞VDD，使發(fā)射極電位比基極電位高，故PNP型的寄生晶體管Q1、Q3導(dǎo)通。此外，由于VSS＜VEE，使基極電位比發(fā)射極電位高，故NPN型的寄生晶體管Q2導(dǎo)通。由此，在寄生晶體管Q1、Q2、Q3中流過電流I1、I2。如果流過電流I1，則在寄生電阻R2的兩端產(chǎn)生端子間電壓。在此，電壓VSS已被施加并固定且電壓VDD是不確定的。因此，在寄生電阻R2的兩端產(chǎn)生了端子間電壓時(shí)，端子T2(參照?qǐng)D2)的電位不變化，端子T1的電位上升了該端子間電壓的部分。因而，寄生晶體管Q1、Q3的基極電位也隨著該端子間電壓而上升。由此，由于寄生晶體管Q3的發(fā)射極-集電極間電壓和發(fā)射極-基極間的電壓變小，故電流I1的值變小。此外，由于寄生晶體管Q1與寄生晶體管Q3成為一對(duì)，構(gòu)成了恒定電流電路，故如果電流I1的值變小，則電流I2的值也變小。
這樣，按照本實(shí)施方式，由于有意識(shí)地設(shè)置了寄生晶體管Q3，故可抑制起因于寄生晶體管的電流，因而，可防止半導(dǎo)體集成電路的工作開始不良或消耗電流的增大、電路破壞等。
第2實(shí)施方式其次，使用圖3和圖4說明與本發(fā)明有關(guān)的半導(dǎo)體集成電路的第2實(shí)施方式。
圖3是示出與第2實(shí)施方式有關(guān)的半導(dǎo)體集成電路的一例的剖面圖。在圖3中，附以與圖1相同的符號(hào)的結(jié)構(gòu)要素分別示出了與圖1相同的結(jié)構(gòu)要素。
如圖3中所示，在本實(shí)施方式中，在P型半導(dǎo)體襯底101中形成N阱區(qū)201。然后，在該N阱區(qū)201內(nèi)形成N型高濃度雜質(zhì)區(qū)202和P型雜質(zhì)區(qū)203。將N型高濃度雜質(zhì)區(qū)202連接到電源線VDD上。此外，經(jīng)布線圖形將P型雜質(zhì)區(qū)203連接到N阱區(qū)113內(nèi)的N型高濃度雜質(zhì)區(qū)114和P型雜質(zhì)區(qū)116上。與第1實(shí)施方式不同，不將N型高濃度雜質(zhì)區(qū)114和P型雜質(zhì)區(qū)116連接到電源線VDD上。
如圖3中所示，在N阱區(qū)201內(nèi)以寄生的方式形成二極管D1。將二極管D1的負(fù)極連接到電源線VDD和寄生電阻R2的一端上。此外，將該二極管D1的正極連接到寄生晶體管Q3的集電極上，而且，經(jīng)寄生電阻R1連接到寄生晶體管Q1、Q3的基極上。
圖4是在圖3中示出的寄生晶體管電路的等效電路。以下，使用圖4來說明在半導(dǎo)體襯底101內(nèi)以寄生的方式形成的電路的工作。
根據(jù)與第1實(shí)施方式的半導(dǎo)體集成電路(參照?qǐng)D1)同樣的原因，在正常的工作中，電源電位VCC、VDD、VSS、VEE的關(guān)系成為VCC＜VDD和VSS＞VEE，因而，寄生晶體管Q1、Q2、Q3截止。因此，這些寄生晶體管Q1、Q2、Q3不對(duì)半導(dǎo)體集成電路的工作產(chǎn)生影響。
另一方面，在半導(dǎo)體芯片的電源上升時(shí)，與第1實(shí)施方式的半導(dǎo)體集成電路同樣的原因，有時(shí)各電源電位的關(guān)系成為VCC＞VDD且VSS＜VEE，寄生晶體管Q1、Q2、Q3導(dǎo)通。在該情況下，在寄生晶體管Q1、Q2、Q3中流過電流I1、I2。
在本實(shí)施方式中，在寄生電阻R2與寄生晶體管Q1、Q3的基極之間設(shè)置了寄生二極管D1。因此，寄生晶體管Q3的發(fā)射極-集電極間電壓和發(fā)射極-基極間電壓減小了該寄生二極管D1的能隙(約0.5伏)的部分。因而，與第1實(shí)施方式的半導(dǎo)體集成電路相比，電流I1的值進(jìn)一步減小。由此，電流I2的值也比第1實(shí)施方式的情況小。
這樣，按照本實(shí)施方式，由于有意識(shí)地設(shè)置了寄生二極管D1，故與第1實(shí)施方式的情況相比，可減小起因于寄生晶體管的電流，在防止半導(dǎo)體集成電路的工作開始不良或消耗電流的增大、電路破壞等方面是有效的。
第3實(shí)施方式其次，使用圖5和圖6說明與本發(fā)明有關(guān)的半導(dǎo)體集成電路的第3實(shí)施方式。
圖5是示出與本實(shí)施方式有關(guān)的半導(dǎo)體集成電路的一例的剖面圖。在圖5中，附以與圖3相同的符號(hào)的結(jié)構(gòu)要素分別示出了與圖3相同的結(jié)構(gòu)要素。
如圖5中所示，在本實(shí)施方式中，在P型半導(dǎo)體襯底101中形成N阱區(qū)301。在該N阱區(qū)301內(nèi)形成N型高濃度雜質(zhì)區(qū)302和P型雜質(zhì)區(qū)303。
與上述的第2實(shí)施方式同樣，將N型高濃度雜質(zhì)區(qū)202連接到電源線VDD上。將P型雜質(zhì)區(qū)203經(jīng)布線圖形連接到N型高濃度雜質(zhì)區(qū)302上。再者，將P型雜質(zhì)區(qū)303經(jīng)布線圖形連接到N阱區(qū)113內(nèi)的N型高濃度雜質(zhì)區(qū)114和P型雜質(zhì)區(qū)116上。
如圖5中所示，在N阱區(qū)201、301內(nèi)以寄生的方式形成串聯(lián)連接的二極管D1、D2。將二極管D1的負(fù)極連接到電源線VDD和寄生電阻R2的一端上。將二極管D1的正極連接到二極管D2的負(fù)極上。此外，將二極管D2的正極連接到寄生晶體管Q3的集電極上，并且，經(jīng)寄生電阻R1連接到寄生晶體管Q1的基極上。
再有，以寄生的方式形成的二極管的個(gè)數(shù)可以大于等于3個(gè)。
圖6是在圖5中示出的寄生晶體管電路的等效電路。以下，使用圖6來說明在半導(dǎo)體襯底101內(nèi)以寄生的方式形成的電路的工作。
與第2實(shí)施方式的半導(dǎo)體集成電路(參照?qǐng)D4)同樣，在電源電位VCC、VDD、VSS、VEE的關(guān)系成為VCC＜VDD和VSS＞VEE的情況下，寄生晶體管Q1、Q2、Q3截止。因此，這些寄生晶體管Q1、Q2、Q3不對(duì)半導(dǎo)體集成電路的工作產(chǎn)生影響。
另一方面，在半導(dǎo)體芯片的電源上升時(shí)，與第1實(shí)施方式的半導(dǎo)體集成電路同樣的原因，有時(shí)寄生晶體管Q1、Q2、Q3導(dǎo)通，流過電流I1、I2。
在本實(shí)施方式中，在寄生電阻R2與寄生晶體管Q1、Q3的基極之間串聯(lián)連接了2個(gè)寄生二極管D1、D2。串聯(lián)連接的寄生二極管的數(shù)目每增加1個(gè)，可將寄生晶體管Q1、Q3的發(fā)射極-集電極間電壓和發(fā)射極-基極間電壓就減小約0.5伏。由此，可進(jìn)一步減小電流I1、I2的值。
例如，如果能將寄生晶體管Q1、Q3的發(fā)射極-基極間電壓降低到小于等于0.5伏，就能將該寄生晶體管Q1、Q3維持在截止區(qū)中，由此，即使各電源電位的關(guān)系成為VCC＞VDD且VSS＜VEE，寄生晶體管Q1、Q3也不導(dǎo)通。因而，電流I1、I2完全不流動(dòng)。
這樣，按照本實(shí)施方式，與第2實(shí)施方式相比，可進(jìn)一步減小起因于寄生晶體管的電流或可使其為零。因而，按照本實(shí)施方式，可非常有效地防止半導(dǎo)體集成電路的工作開始不良或消耗電流的增大、電路破壞等。
第4實(shí)施方式其次，使用圖7和圖8說明與本發(fā)明有關(guān)的半導(dǎo)體集成電路的第4實(shí)施方式。
圖7是示出與本實(shí)施方式有關(guān)的半導(dǎo)體集成電路的一例的剖面圖。在圖7中，附以與圖5相同的符號(hào)的結(jié)構(gòu)要素分別示出了與圖5相同的結(jié)構(gòu)要素。
如圖7中所示，在本實(shí)施方式中，在N型高濃度雜質(zhì)區(qū)202與電源線VDD之間設(shè)置電阻401。作為電阻401，例如可使用布線電阻。
圖8是在圖7中示出的寄生晶體管電路的等效電路。如圖8中所示，在本實(shí)施方式的半導(dǎo)體集成電路中，在寄生二極管D1的負(fù)極與寄生電阻元件R2之間形成電阻元件R5。根據(jù)圖7中示出了電阻401來形成該電阻R5。在本實(shí)施方式中，如果各電源電位的關(guān)系成為VCC＞VDD且VSS＜VEE，寄生晶體管Q1、Q2、Q3導(dǎo)通，則寄生晶體管Q1、Q3的集電極-發(fā)射極間電壓和發(fā)射極-基極間電壓與合成電阻R2+R5的值成比例地上升。
在上述的第3實(shí)施方式中，只用串聯(lián)連接的寄生二極管的個(gè)數(shù)調(diào)整了寄生晶體管Q1、Q3的發(fā)射極-基極間電壓。因此，只能以約0.5伏的單位調(diào)整該發(fā)射極-基極間電壓。與此不同，在本實(shí)施方式中，由于設(shè)置了電阻元件R5，故可進(jìn)行小于等于0.5伏的電位調(diào)整。因而，與第3實(shí)施方式相比，可流過進(jìn)一步減少流過寄生晶體管Q1、Q3的電流I1、I2。
這樣，按照本實(shí)施方式，由于有意識(shí)地設(shè)置了電阻R5，故與第3實(shí)施方式的情況相比，可容易地抑制起因于寄生晶體管的電流。因而，按照本實(shí)施方式，可非常有效地防止半導(dǎo)體集成電路的工作開始不良或消耗電流的增大、電路破壞等。
第5實(shí)施方式其次，使用圖9和圖10說明與本發(fā)明有關(guān)的半導(dǎo)體集成電路的第5實(shí)施方式。在上述的各實(shí)施方式中，通過有意識(shí)地形成PNP型的寄生雙極型晶體管Q3來抑制了流過寄生雙極型晶體管Q1、Q2的電流，但在本實(shí)施方式中，通過有意識(shí)地形成NPN型的寄生雙極型晶體管來抑制流過寄生雙極型晶體管Q1、Q2的電流。
圖9是示出與本實(shí)施方式有關(guān)的半導(dǎo)體集成電路的一例的剖面圖。在圖9中，附以與圖1相同的符號(hào)的結(jié)構(gòu)要素分別示出了與圖1相同的結(jié)構(gòu)要素。
如圖9中所示，在P型半導(dǎo)體襯底101的表面上形成了1個(gè)P型高濃度雜質(zhì)區(qū)501和2個(gè)N型雜質(zhì)區(qū)502、503。
此外，在P型半導(dǎo)體襯底101形成了N阱區(qū)504、507。在N阱區(qū)504內(nèi)形成P型雜質(zhì)區(qū)505和N型高濃度雜質(zhì)區(qū)506。在N阱區(qū)507內(nèi)形成P型雜質(zhì)區(qū)508和N型高濃度雜質(zhì)區(qū)509。
將P型雜質(zhì)區(qū)505連接到電源線VEE上。將N型高濃度雜質(zhì)區(qū)506經(jīng)布線圖形連接到P型雜質(zhì)區(qū)508上。再者，將N型高濃度雜質(zhì)區(qū)509經(jīng)布線圖形連接到P型雜質(zhì)區(qū)501和N型雜質(zhì)區(qū)502上。將N型雜質(zhì)區(qū)503連接到電源線VSS上。
如圖9中所示，雜質(zhì)區(qū)501、502、503以寄生的方式形成NPN型的雙極型晶體管Q4。此外，N阱區(qū)504內(nèi)的雜質(zhì)區(qū)505、506以寄生的方式形成二極管D3，N阱區(qū)507內(nèi)的雜質(zhì)區(qū)508、509以寄生的方式形成二極管D4。將二極管D3的正極連接到電源線VEE和寄生電阻R3的一端上。將二極管D3的負(fù)極連接到二極管D4的正極上。此外，將二極管D4的負(fù)極連接到寄生晶體管Q4的集電極上，并且經(jīng)寄生電阻R4連接到寄生晶體管Q2、Q4的基極上。
再有，以寄生的方式形成的二極管的個(gè)數(shù)可以大于等于3個(gè)。
圖10是在圖9中示出的寄生晶體管電路的等效電路。以下，使用圖10來說明在半導(dǎo)體襯底101內(nèi)以寄生的方式形成的電路的工作。
在正常的工作中，電源電位VCC、VDD、VSS、VEE的關(guān)系成為VCC＜VDD和VSS＞VEE，寄生晶體管Q1、Q2截止。此外，在VSS＜VEE的情況下，由于基極電位比發(fā)射極電位低，故寄生晶體管Q4也截止。因此，這些寄生晶體管Q1、Q2、Q4不對(duì)半導(dǎo)體集成電路的工作產(chǎn)生影響。
另一方面，在半導(dǎo)體芯片的電源上升時(shí)，如果各電源電位的關(guān)系成為VCC＞VDD且VSS＜VEE，則PNP型的寄生晶體管Q1的發(fā)射極電位比基極電位高而導(dǎo)通，NPN型的寄生晶體管Q2、Q4的基極電位比發(fā)射極電位高而導(dǎo)通。由此，在寄生晶體管Q1、Q2、Q4中流過電流I3、I4。如果流過電流I3，則在寄生電阻R3的兩端產(chǎn)生端子間電壓。在此，電壓VCC已被施加并固定且電壓VEE是不確定的。因此，在寄生電阻R3的兩端產(chǎn)生了端子間電壓時(shí)，端子T3(參照?qǐng)D10)的電位不變化，端子T4的電位下降了該端子間電壓的部分。因而，寄生晶體管Q2、Q4的基極電位也隨著該端子間電壓而下降。另外，由于設(shè)置了寄生二極管D3、D4，寄生晶體管Q4的基極電位比端子T4的電位低了約1.0伏。由此，由于可將寄生晶體管Q4的發(fā)射極-集電極間電壓和發(fā)射極-基極間的電壓抑制得較低，故可將電流I3的值抑制得較小。此外，由于寄生晶體管Q2與寄生晶體管Q4成為一對(duì)，構(gòu)成了恒定電流電路，故如果電流I3的值變小，則電流I4的值也變小。
這樣，根據(jù)本實(shí)施方式，可抑制起因于寄生晶體管的電流。因而，可防止半導(dǎo)體集成電路的工作開始不良或消耗電流的增大、電路破壞等。
再有，在本實(shí)施方式中，與上述的實(shí)施方式3同樣，有意識(shí)地形成了2個(gè)寄生二極管D3、D4，但也可與上述的實(shí)施方式2同樣地只形成1個(gè)寄生二極管，也可形成大于等于3個(gè)的寄生二極管。進(jìn)而，也可與上述的實(shí)施方式1同樣地不形成寄生二極管。另外，也可與上述的實(shí)施方式4同樣地將用于微調(diào)整寄生晶體管Q4的發(fā)射極-基極間電壓的電阻連接到P型雜質(zhì)區(qū)505上。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于，具備具有第1導(dǎo)電類型的阱區(qū)的第2導(dǎo)電類型的半導(dǎo)體襯底；第1場效應(yīng)晶體管，具有形成在上述阱區(qū)的表面上且被連接到第1電源線上的第2導(dǎo)電類型的第1雜質(zhì)區(qū)、形成在該阱區(qū)的表面上的第2導(dǎo)電類型的第2雜質(zhì)區(qū)、以及隔著絕緣膜形成在被該第1、第2雜質(zhì)區(qū)夾在中間的區(qū)域上的第1柵電極；第1導(dǎo)電類型的阱電位用高濃度雜質(zhì)區(qū)，形成在上述阱區(qū)的表面上且被連接到第2電源線上；第2場效應(yīng)晶體管，具有形成在上述半導(dǎo)體襯底的第2導(dǎo)電類型區(qū)域的表面上且被連接到第3電源線上的第1導(dǎo)電類型的第3雜質(zhì)區(qū)、形成在該第2導(dǎo)電類型區(qū)域的表面上的第1導(dǎo)電類型的第4雜質(zhì)區(qū)、以及隔著柵絕緣膜形成在被該第3、第4雜質(zhì)區(qū)夾在中間的區(qū)域上的第2柵電極；第2導(dǎo)電類型的襯底電位用高濃度雜質(zhì)區(qū)，形成在上述第2導(dǎo)電類型區(qū)域的表面上且被連接到第4電源線上；以及雙極型晶體管，具有第1導(dǎo)電類型的基極和第2導(dǎo)電類型的集電極、發(fā)射極，該基極和該集電極被連接到上述阱電位用高濃度雜質(zhì)區(qū)上且該發(fā)射極被連接到上述第1電源線上。
2.如權(quán)利要求1中所述的半導(dǎo)體集成電路，其特征在于由形成在上述半導(dǎo)體襯底的表面上的1個(gè)第1導(dǎo)電類型雜質(zhì)區(qū)和2個(gè)第2導(dǎo)電類型雜質(zhì)區(qū)以寄生的方式形成了上述雙極型晶體管。
3.如權(quán)利要求1或2中所述的半導(dǎo)體集成電路，其特征在于還具備用于在上述雙極型晶體管的上述集電極與上述阱電位用高濃度雜質(zhì)區(qū)之間產(chǎn)生電位差的1級(jí)或多級(jí)的二極管。
4.如權(quán)利要求1～3中的任一項(xiàng)中所述的半導(dǎo)體集成電路，其特征在于通過將上述二極管的個(gè)數(shù)設(shè)定為適當(dāng)?shù)臄?shù)目來調(diào)整了上述雙極型晶體管的基極-發(fā)射極間的電壓，以使上述雙極型晶體管置于截止區(qū)中。
5.如權(quán)利要求1～4中的任一項(xiàng)中所述的半導(dǎo)體集成電路，其特征在于還具備用于調(diào)整上述雙極型晶體管的上述集電極與上述阱電位用高濃度雜質(zhì)區(qū)之間的阻值的電阻。
6.一種半導(dǎo)體集成電路，其特征在于，具備具有第1導(dǎo)電類型的阱區(qū)的第2導(dǎo)電類型的半導(dǎo)體襯底；第1場效應(yīng)晶體管，具有形成在該阱區(qū)的表面上且被連接到第1電源線上的第2導(dǎo)電類型的第1雜質(zhì)區(qū)、形成在該阱區(qū)的表面上的第2導(dǎo)電類型的第2雜質(zhì)區(qū)、以及隔著絕緣膜形成在被該第1、第2雜質(zhì)區(qū)夾在中間的區(qū)域上的第1柵電極；第1導(dǎo)電類型的阱電位用高濃度雜質(zhì)區(qū)，形成在該阱區(qū)的表面上且被連接到第2電源線上；第2場效應(yīng)晶體管，具有形成在上述半導(dǎo)體襯底的第2導(dǎo)電類型區(qū)域的表面上且被連接到第3電源線上的第1導(dǎo)電類型的第3雜質(zhì)區(qū)、形成在該第2導(dǎo)電類型區(qū)域的表面上的第1導(dǎo)電類型的第4雜質(zhì)區(qū)、以及隔著柵絕緣膜形成在被該第3、第4雜質(zhì)區(qū)夾在中間的區(qū)域上的第2柵電極；第2導(dǎo)電類型的襯底電位用高濃度雜質(zhì)區(qū)，形成在上述第2導(dǎo)電類型區(qū)域的表面上且被連接到第4電源線上；以及雙極型晶體管，具有第2導(dǎo)電類型的基極和第1導(dǎo)電類型的集電極、發(fā)射極，該基極和該集電極被連接到上述襯底電位用高濃度雜質(zhì)區(qū)上且該發(fā)射極被連接到上述第3電源線上。
7.如權(quán)利要求6中所述的半導(dǎo)體集成電路，其特征在于由形成在上述半導(dǎo)體襯底的表面上的1個(gè)第2導(dǎo)電類型雜質(zhì)區(qū)和2個(gè)第1導(dǎo)電類型雜質(zhì)區(qū)以寄生的方式形成了上述雙極型晶體管。
8.如權(quán)利要求6或7中所述的半導(dǎo)體集成電路，其特征在于還具備用于在上述雙極型晶體管的上述集電極與上述襯底電位用高濃度雜質(zhì)區(qū)之間產(chǎn)生電位差的1級(jí)或多級(jí)的二極管。
9.如權(quán)利要求6～8中的任一項(xiàng)中所述的半導(dǎo)體集成電路，其特征在于通過將上述二極管的個(gè)數(shù)設(shè)定為適當(dāng)?shù)臄?shù)目，調(diào)整了上述雙極型晶體管的基極-發(fā)射極間的電壓，以使上述雙極型晶體管置于截止區(qū)中。
10.如權(quán)利要求6～9中的任一項(xiàng)中所述的半導(dǎo)體集成電路，其特征在于還具備用于調(diào)整上述雙極型晶體管的上述集電極與上述襯底電位用高濃度雜質(zhì)區(qū)之間阻值的電阻。
全文摘要
本發(fā)明的課題是在CMOS結(jié)構(gòu)的倒相電路中抑制起因于寄生晶體管的電流。如果在N阱區(qū)(102)的表面上形成由P型源區(qū)(103)、P型漏區(qū)(104)和柵電極(105)構(gòu)成的PMOS晶體管和阱電位用N型高濃度雜質(zhì)區(qū)(107)，而且，在P型半導(dǎo)體襯底(101)的表面上形成由N型源區(qū)(108)、N型漏區(qū)(109)和柵電極(110)構(gòu)成的NMOS晶體管和襯底電位用P型高濃度雜質(zhì)區(qū)(112)，則形成由雙極型晶體管(Q1、Q2)和電阻(R1～R3)構(gòu)成的寄生電路。在本發(fā)明中，通過在N阱區(qū)(112)中設(shè)置N型高濃度雜質(zhì)區(qū)(114)和P型雜質(zhì)區(qū)(115、116)，有意識(shí)地形成寄生晶體管(Q3)，由此，抑制在電源上升時(shí)各電源電位的關(guān)系為VCC＞VDD且VSS＜VEE時(shí)的電流產(chǎn)生。
文檔編號(hào)H01L27/08GK1838413SQ20061000241
公開日2006年9月27日 申請(qǐng)日期2006年1月27日 優(yōu)先權(quán)日2005年3月25日
發(fā)明者長友茂 申請(qǐng)人:沖電氣工業(yè)株式會(huì)社