專利名稱：存儲單元陣列及其制造方法以及使用該存儲單元陣列的半導(dǎo)體電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種，適合于LSI (Large Scale Integration;大規(guī)模集成電路) 中的嵌入式存儲器(embedded memory)的，鋪滿采用了 fin型FET (Fin Field-Effect Transistor, FinFET;鰭式場效晶體管)的DRAM (Dynamic RAM; 動態(tài)RAM)存儲單元的存儲單元陣列，及其制造方法，以及使用該存儲單元 陣列的半導(dǎo)體裝置，且特別涉及一種作為采用了 fm型FET的DRAM的存儲 單元陣列，而且可縮小面積且可防止存儲單元的多重選擇的存儲單元陣列， 及其制造方法，以及使用該存儲單元陣列的半導(dǎo)體電路裝置。
背景技術(shù)：
現(xiàn)有的高集成LSI由數(shù)目龐大的邏輯電路及嵌入式存儲器構(gòu)成，特別是， 嵌入式存儲器部分占芯片面積的絕大部分。因此，若依照提高LSI功能的要 求，而實施LSI的高集成化時，就要求的縮小嵌入式存儲器部分。因而，到 目前為止研究出，作為嵌入式存儲器的，縮小與邏輯處理器的相容性好的 SRAM，以及使用能夠?qū)崿F(xiàn)縮小面積的DRAM。但是，SRAM中面積的縮小 存在界限，并且需要復(fù)雜的制造工藝，而且具有由一個MOSFET (Metal Oxide Semicoductor Field Effect Transistor;金屬氧化物半導(dǎo)體場效應(yīng)晶體管)和一 個電容器構(gòu)成的存儲單元來組成的DRAM，跟邏輯處理器的相容性不太好。 因此，提出了如下的建議，使用縱向雙門晶體管(double gate transistor)，并 利用由一個晶體管構(gòu)成存儲單元的DRAM (以下稱1T一DRAM)。(專利文 獻1: JP特開2003—78026)這是因為當通過縱向雙門晶體管構(gòu)成邏輯電路時，具有能夠使用縱向雙 門晶體管來構(gòu)成的存儲單元的1T一DRAM，與邏輯處理器的相容性好。而且， 相比較于具有由一個MOSFET和一個電容器構(gòu)成的存儲單元的現(xiàn)有型的IT 一DRAM，而能夠通過一個縱向雙門晶體管構(gòu)成存儲單元的IT一DRAM能夠 縮小面積。在這里，是指，作為MOSFET用區(qū)域，在支撐基板上，設(shè)置獨立的硅(Si)
立體區(qū)域，并且，中間隔著柵極絕緣膜，配置兩個柵電極在與硅(Si)立體區(qū)域相對向的兩個側(cè)面上的MOSFET的結(jié)構(gòu)。而且，在縱向雙門晶體管中， 由于以兩個柵電極控制MOSFET的溝道部分，能夠減少等待時源極和漏極之 間的電流。因此，能夠防止MOSFET的細微化所帶來的問題。接下來，使用圖1說明，專利文獻1所述的使用縱向雙門晶體管能夠構(gòu) 成1T一DRAM的存儲單元。圖1是表示專利文獻1的1T一DRAM的存儲單元部分的圖。圖1中，1 表示半導(dǎo)體片(半導(dǎo)體的立體區(qū)域)，2表示源極電極，3表示柵電極，4A 表示第一側(cè)面柵電極，4B表示第二側(cè)面柵電極，5表示漏極電極。然后，源 極電極2形成在包括半導(dǎo)體片1的頂部的區(qū)域，而漏極電極5形成在半導(dǎo)體 片1與半導(dǎo)體基板相接觸的區(qū)域，即半導(dǎo)體片1的底部。然后，當向第一側(cè)面柵電極4A或者第二側(cè)面柵電極4B中的一個電極積 蓄電荷時，通過此電荷，1T一DRAM用縱型雙門晶體管的閾值電壓會發(fā)生變 化。這樣，能夠?qū)㈤撝蛋l(fā)生變化的狀態(tài)及閾值不變的狀態(tài)，分別設(shè)定成理論 值"0"和理論值"1"的狀態(tài)。因而，可通過檢測閾值電壓的變化來實現(xiàn)DRAM 電路。專利文獻1: JP特開2003—78026 發(fā)明內(nèi)容發(fā)明所要解決的問題實際上，作為LSI的內(nèi)部的嵌入式存儲器，使用由縱向雙門晶體管形成 的1T一DRAM的存儲單元時，以陣列狀鋪滿使用縱向雙門晶體管的存儲單 元，需要配置連接漏極區(qū)域、源極區(qū)域、第一側(cè)面柵極區(qū)域、第二側(cè)面柵極 區(qū)域的配線。因此，將由縱向雙門晶體管構(gòu)成的存儲單元以陣列狀鋪滿時，存在以下 的問題。首先，需要使用各縱向雙門晶體管的存儲單元的漏極區(qū)域、源極區(qū)域、 第一側(cè)面柵極區(qū)域及第二側(cè)面柵極區(qū)域在行方向或列方向上，使用共用配線 來連接，但是，將位線、地線等共用配線連接到處于半導(dǎo)體立體區(qū)域底部的 電極，連接并不容易。
而且，各存儲單元需要能夠保存寫入信息的存儲單元陣列的構(gòu)造，但是， 僅與相鄰的存儲單元之間設(shè)置，電性分離各存儲單元的漏極區(qū)域、源極區(qū)域、 第一側(cè)面電極及第二側(cè)面電極的絕緣區(qū)域，就會使陣列的面積增大，從而不 容易得到高密度的存儲單元陣列。另一方面，以陣列狀組合存儲單元的情況下，若向進行存儲單元的選擇 的位線、字線等共用線施加電壓，那么就會因多個存儲單元背激活，進而有 可能發(fā)生多重選擇存儲單元的情況。因此，本發(fā)明的目的在于，提供一種雖具有高密度，但是不會發(fā)生多重選擇的情況的，鋪滿1T一DRAM的存儲單元陣列，及其制造方法，以及利用該存儲單元陣列的半導(dǎo)體存儲電路裝置。 解決課題的方法為解決上述問題，第一技術(shù)方案提供了一種以陣列狀配置存儲單元的半導(dǎo)體存儲單元陣列，其具有，絕緣支撐基板上的半導(dǎo)體區(qū)域；形成在半導(dǎo)體 區(qū)域上的存儲單元；形成在半導(dǎo)體區(qū)域之間，用于使存儲單元處于絕緣狀態(tài)的絕緣區(qū)域。而且，該存儲單元具有源極區(qū)域，其形成在半導(dǎo)體區(qū)域的上 面；漏極區(qū)域，其形成在半導(dǎo)體區(qū)域的上面；正面柵極區(qū)域，其中間隔著柵 極絕緣膜，以隔開上述源極區(qū)域和上述漏極區(qū)域的方式配置在半導(dǎo)體區(qū)域的 第一側(cè)面上；背面柵極區(qū)域，其中間隔著柵極絕緣膜，以隔開上述源極區(qū)域 和上述漏極區(qū)域的方式配置在與半導(dǎo)體區(qū)域的上述第一側(cè)面相對向的第二側(cè) 面上。而且，存儲單元，其特征在于，存儲單元與在行方向上相鄰的存儲單 元，共用上述背面柵極區(qū)域。第一技術(shù)方案的存儲單元陣列中，當激活連接于漏極區(qū)域的位線及連接 于源極區(qū)域的源極線，以及連接于正面柵極區(qū)域的正面柵極線時，只激活與 已激活的位線及源極線，和己激活的正面柵極線的兩者相連的存儲單元。而 且，當激活連接于背面柵極區(qū)域上的背面柵極線時，存儲單元的工作中，只 對共用背面柵極區(qū)域的存儲單元之中的，己激活的存儲單元進行寫入。為解決上述問題，第二技術(shù)方案提供了一種存儲單元陣列，該存儲單元 陣列具有，第一半導(dǎo)體區(qū)域列，其沿著列方向排列絕緣支撐基板上第一半導(dǎo) 體區(qū)域；存儲單元，其形成在第一半導(dǎo)體區(qū)域上；第二半導(dǎo)體區(qū)域列，其沿
著列方向排列在絕緣支撐基板上獨立的第二半導(dǎo)體區(qū)域；絕緣區(qū)域，其形成 在第一半導(dǎo)體區(qū)域之間、第一半導(dǎo)體區(qū)域和第二半導(dǎo)體區(qū)域之間，以及第二 半導(dǎo)體區(qū)域之間，用于使上述存儲單元處于絕緣狀態(tài)；正面柵極線；平面柵 極線；位線；源線。而且，該存儲單元矩陣是，沿行方向依次連續(xù)地配置兩 列的上述第一半導(dǎo)體區(qū)域列，以及一列的上述第二半導(dǎo)體區(qū)域而形成。而且， 存儲單元具有源極區(qū)域，其形成在第一半導(dǎo)體區(qū)域的上面；漏極區(qū)域，其 形成在第一半導(dǎo)體區(qū)域的上面；正面柵極區(qū)域，其以夾在第一半導(dǎo)體區(qū)域和 上述第二半導(dǎo)體區(qū)域之間的方式配置，并中間隔著柵極絕緣膜，以隔開源極 區(qū)域和漏極區(qū)域的方式配置在第一半導(dǎo)體區(qū)域的第一側(cè)面上；背面柵極區(qū)域， 在以夾在第一半導(dǎo)體區(qū)域和上述第一半導(dǎo)體區(qū)域的方式之間的方式配置，并 中間隔著柵極絕緣膜，以隔開源極區(qū)域和漏極區(qū)域的方式配置與第一半導(dǎo)體 區(qū)域的第一側(cè)面相對向的第二側(cè)面上。更進一步地，存儲單元與行方向上相 鄰的存儲單元，共用上述背面電極。而且，正面柵極線沿著列方向延伸，并 連接在列方向的各存儲單元的正面柵極區(qū)域。而且，背面柵極線，沿著列方 向延伸，并連接列方向的各存儲單元的背面柵極區(qū)域。而且，位線沿著行方 向延伸，并連接行方向上的各存儲單元的漏極區(qū)域。而且，源極線沿著行方 向延伸，并連接行方向上的各存儲單元的源極區(qū)域。第二技術(shù)方案的存儲單元陣列中，將形成有兩列存儲單元的半導(dǎo)體區(qū)域 列，及沒有形成存儲單元的半導(dǎo)體區(qū)域列依次連接，進而行方向鋪滿，從而 將兩列形成有存儲單元的半導(dǎo)體區(qū)域列，夾在沒有形成存儲單元的半導(dǎo)體區(qū) 域之中。而且，存儲單元的正面柵極區(qū)域，配置在形成有存儲單元的半導(dǎo)體 區(qū)域，和沒有形成存儲單元的半導(dǎo)體區(qū)域之間。而且，存儲單元的背面柵極 區(qū)域，配置在形成有存儲單元的半導(dǎo)體區(qū)域之間，并且由行方向上相鄰的存 儲單元共用。若這樣，當激活行方向上延伸的位線及源極線，以及列方向上延伸的正 面柵極線時，只激活與已激活的位線及源極線，和己激活的正面柵極線兩者 相連的存儲單元。而且，在激活背面柵極線時，存儲單元的工作中，只對共 用連接于背面柵極線的背面柵極區(qū)域的存儲單元當中的，已激活的存儲單元 進行寫入。為解決上述問題，第三技術(shù)方案提供了一種存儲單元陣列，且具有半 導(dǎo)體區(qū)域，其以網(wǎng)格狀排列在絕緣支撐基板上；多個存儲單元，其以陣列狀形成在半導(dǎo)體區(qū)域，；絕緣區(qū)域，其形成在半導(dǎo)體區(qū)域之間，用于使上述存 儲單元處于絕緣狀態(tài)；正面柵極線；背面柵極線；位線；源極線。而且，存 儲單元具有源極區(qū)域，其在半導(dǎo)體區(qū)域的上面，配置在網(wǎng)格的交叉點上； 漏極區(qū)域，其在半導(dǎo)體區(qū)域的上面，配置在列方向上的網(wǎng)格線上；背面柵極 區(qū)域，其中間隔著柵極絕緣膜，以隔開上述源極區(qū)域和上述漏極區(qū)域的方式 配置在半導(dǎo)體區(qū)域的第一側(cè)面上；背面柵極區(qū)域，其中間隔著柵極絕緣膜， 以隔開上述源極區(qū)域和上述漏極區(qū)域的方式配置在與半導(dǎo)體區(qū)域的第一側(cè)面 相對向的第二側(cè)面上。而且，存儲單元與列方向上相鄰的上述存儲單元，共 用上述源極區(qū)域或上述漏極區(qū)域。而且，存儲單元與行方向上相鄰的上述存 儲單元，共用上述正面柵極區(qū)域或上述背面柵極區(qū)域。而且，正面柵極線， 沿著列方向延伸，并連接上述半導(dǎo)體區(qū)域的各上述存儲單元的上述正面柵極 區(qū)域。而且，背面柵極線沿著行方向延伸，并連接在行方向的各上述存儲單 元的上述背面柵極區(qū)域。更進一步地，位線沿著列方向延伸，并連接上述半 導(dǎo)體區(qū)域的各上述存儲單元的上述漏極區(qū)域。而且，源極線在上述半導(dǎo)體區(qū) 域的上面沿著行方向的網(wǎng)格線延伸，并連接在行方向上的各上述存儲單元的 上述源極區(qū)域。第三發(fā)明的存儲單元陣列中，存儲單元與列方向上相鄰的存儲單元，共 用源極區(qū)域或漏極區(qū)域，存儲單元與行方向上相鄰的存儲單元，共用正面柵 極區(qū)域或背面柵極區(qū)域。在此，若激活列方向上延伸的位線，以及激活行方向上延伸的源極線， 那么連接于源極線和位線兩者的列方向上的多個存儲單元施加電壓。在這里， 若激活行方向延伸的正面柵極線，則只激活源極區(qū)域和漏極區(qū)域之間施加電 壓的多個存儲單元之中的，連接到已激活的正面柵極線上的存儲單元。因此，當激活背面柵極線時，存儲單元的工作中，只對于，共用連接于 背面柵極線的背面柵極區(qū)域的存儲單元當中的，已激活的存儲單元進行寫入。 發(fā)明的效果在第一發(fā)明中，不發(fā)生存儲單元的多重選擇，并且在行方向上相鄰的存 儲單元共用背面柵極區(qū)域。因此，第一發(fā)明提供高密度的存儲單元矩陣。在第二發(fā)明中，當激活行方向上延伸的位線及源極線，以及列方向上延
伸的正面柵極線時，其范圍會縮小到與已激活的位線及源極線和已激活的正 面柵極線中的兩者相連的一個存儲單元，從而不會發(fā)生存儲單元的多重選擇。另一方面，存儲單元與在行方向上相鄰的存儲單元，共用背面柵極區(qū)域， 因此存儲單元矩陣成高密度。而且，由于源極線和位線都是沿行方向延伸，所以能夠在同一個配線層 上形成。而且，背面柵極區(qū)域和正面柵極區(qū)域都是沿列方向延伸，因此能夠 在同一個配線層上形成。在第三發(fā)明中，若激活行方向上延伸的位線以及列方向延伸的源極線， 并且激活行方向延伸的正面柵極線時，其范圍會縮小到與已激活的位線及源 極線和已激活的正面柵極線中的兩者相連的一個存儲單元，從而不會發(fā)生存 儲單元的多重選擇。另一方面，存儲單元與在行方向上相鄰的存儲單元，共用背面柵極區(qū)域、 正面柵極區(qū)域、漏極區(qū)域，因此存儲單元矩陣進一步成高密度。


圖1是表示專利文獻1的關(guān)于1T一DRAM的存儲單元部分的圖。圖2是表示，由一個MOSFET (Metal Oxide Semicoductor Field EffectTransistor;金屬氧化物半導(dǎo)體場效應(yīng)管)構(gòu)成的DRAM (Dynamic RandomAccess Memory)的存儲單元，所謂的1T一DRAM的存儲單元的圖。圖3是表示將圖2的存儲單元排列于陣列上的存儲單元陣列的電路圖。 圖4是表示第一實施例的存儲單元陣列的圖，且其中圖4A是俯視圖，圖4B是剖視圖，圖4C是剖視圖。圖5是表示第一實施例的存儲單元陣列的制造工序的圖。 圖6是表示第一實施例的存儲單元陣列的制造工序的圖。 圖7是表示第一實施例的存儲單元陣列的制造工序的圖。 圖8是表示第一實施例的存儲單元陣列的制造工序的圖。 圖9由圖9A，圖9B，圖9C，圖9D，以及圖9E構(gòu)成，是表示第二實施例的存儲單元陣列的圖。圖10是表示第二實施例的存儲單元陣列的制造工序的圖。 圖11是表示第二實施例的存儲單元陣列的制造工序的圖。
圖12是表示第二實施例的存儲單元陣列的制造工序的圖。 圖13是表示第三實施例的存儲單元陣列的俯視圖。圖14是表示利用第一實施例的存儲單元陣列的半導(dǎo)體存儲裝置的電路框圖。圖15是表示利用第二實施例及第三實施例的存儲單元陣列的半導(dǎo)體存儲裝置的電路框圖。圖16是表示將圖14的半導(dǎo)體存儲裝置及圖15的半導(dǎo)體存儲裝置，以嵌 入式存儲器來利用的LSI的圖。附圖標記1半導(dǎo)體基板(半導(dǎo)體的立體區(qū)域)2源極電極 3柵電極4A第一側(cè)面柵電極 4B第二側(cè)面柵電極 5漏極電極10SOI (Silicon on insulator;絕緣體上硅)基板的半導(dǎo)體部分11 SOI基板的絕緣層部分12硅(Si)的立體區(qū)域13柵極絕緣膜14A前柵電極14B背柵電極15源極區(qū)域16漏極區(qū)域20位線(BL線)21前柵極共用線(FG線)22背面柵極共用線(BG線)23存儲單元24源極線(SL線)30BG線31 FG線32BL線33 SL線34 fm區(qū)域35虛設(shè)fm區(qū)域36正面柵極區(qū)域37背面柵極區(qū)域38 BOX (Barrier Oxide)層39BG接點40 FG接點41 SL接點42 BL接點 50抗蝕圖案51 SOI基板的BOX層52 SOI基板的硅層 53絕緣層54 fin區(qū)域55虛設(shè)(dummy)fm區(qū)域56柵極絕緣膜57聚硅(P-Si)層58正面柵極區(qū)域59背面柵極區(qū)域60絕緣層61 BG線62 FG線63層間絕緣層64 BL接點65 SL接點66 線67 SL線 70 SL線
71 BG線
72 FG線
73 BL線
74 fm區(qū)域
75背面柵極區(qū)域 76正面柵極區(qū)域
77 SL接點
78 BG接點
79 FG接點 80BL接點
85 SOI基板的BOX層
86 fm區(qū)域
87正面柵極區(qū)域 88背面柵極區(qū)域 89柵極絕緣膜 90絕緣層
91元件分離用絕緣層
92 SL線
93接觸孔
94層間絕緣層
95接觸孔
96 BG線
97層間絕緣層
98接觸孔
99 FG線
100接觸孔
101層間絕緣層
102 BL線
105 SL線
106 BG線
16
107 FG線
108 BL線
109 fm區(qū)域 H3BG接點 114FG接點 115BL接點
120半導(dǎo)體存儲裝置
121控制回路
122控制電路
123地址寄存器
124數(shù)據(jù)輸入輸出電路
125 FG線選擇電路
126 SL線選擇電路
127 BG線選擇電路 128讀出放大器 129存儲單元陣列 130半導(dǎo)體存儲裝置 131控制回路
132控制電路
133地址寄存器
134數(shù)據(jù)輸入輸出電路
135讀出放大器
136FG線選擇電路
137BG線選擇電路
138SL線選擇電路
139存儲單元陣列
具體實施例方式
以下，對本發(fā)明的第一實施例、第二實施例、第三實施例及第四實施例 進行說明。
第一實施例
利用圖2、圖3、圖4、圖5、圖6、圖7及圖8，對第一實施例的存儲單
元陣列進行說明。
圖2是表示由一個MOSFET (Metal Oxide Semiconductor Field Effect Transistor;金屬氧化物半導(dǎo)體場效應(yīng)晶體管)構(gòu)成的DRAM (Dynamic Random Access Memory:動態(tài)隨機存取存儲器)的存儲單元，即所謂的IT一DRAM 的存儲單元的圖。圖2是由圖2A和圖2B構(gòu)成，且圖2A表示存儲單元的立 體圖，而圖2B表示用圖2A的立體圖中所示的平面來截斷了存儲單元的剖視 圖。并且，圖2的存儲單元構(gòu)成第一實施例的存儲單元。還有，圖2的存儲 單元為申請人提出的利用了 fm型FET的存儲單元，并且申請人對圖2的存 儲單元正在進行專利申請(參照專利文獻2: JP特愿2004—141876)。
在此，fin型FET是指，使用SOI (Silicon on insulator;絕緣體上硅)基 板，并在絕緣支撐基板上設(shè)置半導(dǎo)體的立體獨立區(qū)域，被形成在立體獨立區(qū) 域上的MOSFET。而且，在包括該立體獨立區(qū)域的第一側(cè)面的區(qū)域上形成有 源極區(qū)域。在包括與該立體獨立區(qū)域的第一側(cè)面相對向的第二側(cè)面的區(qū)域上 形成有漏極區(qū)域。形成有隔開源極區(qū)域和漏極區(qū)域的帶狀的柵電極，其中間 隔著柵極絕緣膜形成在該立體獨立區(qū)域的第三側(cè)面、第四側(cè)面及上面。因此， fm型FET的溝道平行于支撐基板。
圖2A及圖2B中，10表示SOI (Silicon on insulator)基板的半導(dǎo)體部分， 11表示SOI基板的絕緣層部分，12表示硅(Si)的立體區(qū)域，13表示柵極絕 緣膜，14A表示前柵電極，14B表示背柵電極，15表示源極區(qū)域，16表示漏 極區(qū)域。
而且，硅(Si)的立體區(qū)域12是，以長方形圖形為掩模，并通過各向異 性蝕刻，來蝕刻形成SOI基板的硅層部分的區(qū)域。
還有，圖2的存儲單元，在硅(Si)的立體區(qū)域12的有四個面的側(cè)面之 中，在主要包括第一側(cè)面、還包括上面部分的一部分的立體區(qū)域12的局部區(qū) 域上，具有源極區(qū)域15。而且，圖2的存儲單元在包括與其第一側(cè)面相對向 的第二側(cè)面、并且包括上面部分中的一部分的立體區(qū)域12的局部區(qū)域上，具 有漏極區(qū)域16。更進一步，圖2的存儲單元，中間隔著柵極絕緣膜而在第三 側(cè)面上具有前柵電極14A。并且，圖2的存儲單元中間隔著柵極絕緣膜而在
與其第三側(cè)面相對向的第四側(cè)面具有背柵電極14B。而且，通過前柵電極14A
和背柵電極14B來分離源極區(qū)域15及漏極區(qū)域16。 g卩，圖2的存儲單元是 所謂的利用fin型FET的存儲單元。
但是， 一般的fm型FET的柵電極是，橫跨兩個側(cè)面和上面，且作為一 體以帶狀配置。因此， 一般的fin型FET與圖2的存儲單元的結(jié)構(gòu)的不同點 是，圖2的存儲單元的柵電極被分離配置成前柵電極和背柵電極。此外，關(guān) 于源極區(qū)域及漏極區(qū)域， 一般的fm型FET與圖2的存儲單元的結(jié)構(gòu)相同。
更進一步，圖1的雙門晶體管在半導(dǎo)體片的底部上具有漏極電極，相對 于此，圖2的存儲單元的源極區(qū)域15及漏極區(qū)域16包括立體區(qū)域12的上面 部分，在這一點上，圖1的雙門晶體管與圖2的存儲單元的結(jié)構(gòu)就不同。從 而，在圖2的存儲單元中，連接向源極區(qū)域15及漏極區(qū)域16的配線，可在 立體區(qū)域12的上面上很容易地進行，因此在這點上也不同。
圖3是表示將圖2的存儲單元以陣列狀態(tài)排列的存儲單元陣列的電路圖。
圖3中，20表示位線(以下稱為BL線)，21表示前柵極共用線(以下 稱為FG線)，22表示背面柵極共用線(以下稱為BG線)，23表示存儲單 元，24表示源極線(以下稱為SL線)。
存儲單元23表示圖2的存儲單元。而且，表示存儲單元23的符號和表 示MOSFET的符號相同是因為，由于存儲單元23在結(jié)構(gòu)上是利用了 fm型 FET的結(jié)構(gòu)，所以具有源極區(qū)域、漏極區(qū)域以及柵電極。而且，還是因為， 可通過向存儲單元23的柵電極施加電壓，控制存儲單元23的源極區(qū)域和漏 極區(qū)域之間的導(dǎo)通，在這一點上，存儲單元23具有與fm型FET相同的功能。 但是，柵電極由正面柵極區(qū)域和背面柵極區(qū)域構(gòu)成，且存儲單元23具有當向 某一個柵電極施加電壓時，源極區(qū)域和漏極區(qū)域?qū)?dǎo)通的功能，在這點上， 存儲單元23與通常的fin型FET不同。而且，通過向一個柵電極例如背面柵 極區(qū)域施加負電壓，能夠?qū)⒆鳛殡娮虞d流子的空穴積蓄到背面柵極區(qū)域的周 邊，這樣就能夠用沒有積蓄空穴的狀態(tài)和積蓄著空穴的狀態(tài)來控制存儲單元 23的導(dǎo)通性，在這點上，存儲單元23與一般的fm型FET也不同。
若這樣，可將在背面柵極區(qū)域的周邊積蓄著空穴的狀態(tài)，即存儲單元23 的導(dǎo)電性強的狀態(tài)，設(shè)定為例如'T'狀態(tài)。而且，可將在背面柵極區(qū)域的周邊 沒有積蓄空穴的狀態(tài)，即存儲單元23的導(dǎo)電性弱的狀態(tài)，設(shè)定為例如"0"狀
態(tài)。因而，存儲單元23雖然是利用了一個fm型FET，但是具有數(shù)據(jù)存儲功 能，并且起到作為IT—DRAM的存儲單元的功能。
BL線20是沿列方向或橫向排列的，且對多個存儲單元23的漏極區(qū)域迸 行了連接的共用線。FG線21是對多個存儲單元23的正面柵極區(qū)域進行了連 接的共用線。BG線22是對多個存儲單元23的背面柵極區(qū)域進行了連接的共 用線。SL線24是對多個存儲單元23的源極區(qū)域進行了連接的共用線。而且， SL線24連接到例如接地電位這樣的固定電位。
然后，針對存儲單元23中的信息，在要進行寫入時，通過被選擇的FG 線21及被選擇的BL線20雙方，激活存儲單元23，同時選擇連接到該被激 活的存儲單元23上的BG線。其后，對應(yīng)不想進行寫入的狀態(tài)，通過設(shè)定BL 線20、 FG線21以及BG線22的電位，能夠得到所希望的存儲單元23狀態(tài)。 在這里，將BG線的電位設(shè)定為OV，而進行寫入時，存儲單元23為"0"狀態(tài)， 并且存儲單元23的導(dǎo)電性變?nèi)酢６硪环矫?，在將BG線的電位設(shè)定為負電 位，進行寫入時，存儲單元23為'T'狀態(tài)，并且存儲單元23的導(dǎo)電性變強。 此外，進行完寫入后，為保持寫入的狀態(tài)，需要將BG線的電位設(shè)定為負電 位。
而且，針對存儲單元23中的信息，在進行讀出時，以BL線的電位保持 在負電位的狀態(tài)，使連接于被選擇的FG線21及被選擇的BL線20兩者上的 存儲單元23激活。因此，當激活了的存儲單元23的導(dǎo)電性高時，BL線20 的電位，與作為基準的BL線20相比較變低，另一方面，當激活了的存儲單 元23的導(dǎo)電性低時，BL線20的電位，與作為基準的BL線20相比較變髙。 其結(jié)果，可通過比較所選擇的BL線20的電位和作為基準的BL線20的電位， 判定存儲單元23是"l"狀態(tài)，還是"0"狀態(tài)。還有，若為了進行讀出而激活存 儲單元，則由于BG線的電位處于負電位的狀態(tài)，所以處于"l"的寫入狀態(tài)。 但是，由于施加到BL線20的電壓，比較于寫入的狀態(tài)非常地低，所以在讀 出動作時，基本上無法進行寫入。
可是，如圖3所示，當以陣列狀態(tài)配置圖2的存儲單元來構(gòu)成存儲單元 陣列時，通過激活FG線、BL線等共用線，從而選擇一個存儲單元，所以連 接到圖2的存儲單元的共用線上的區(qū)域，例如連接到FG線上的正面柵極區(qū)域， 連接到BL線上的源極區(qū)域等，最好與相鄰的存儲單元的對應(yīng)區(qū)域電性絕緣。
這是由于例如，當選擇了FG線時，若將兩個以上的存儲單元列的正面柵極區(qū) 域進行激活，則難以防止存儲單元的多重選擇。因此，若沿行方向按照元件分離區(qū)域、正面柵極區(qū)域、fm區(qū)域、背面柵極區(qū)域的順序以重復(fù)配置這些的方式配置存儲單元及元件分離區(qū)域時，就能 夠保證正面柵極區(qū)域和背面柵極區(qū)域的電性絕緣。而且，若以沿列方向按照元件分離區(qū)域、fm區(qū)域上的漏極區(qū)域(與BL線連接的區(qū)域)、正面柵極區(qū) 域及背面柵極區(qū)域、fm區(qū)域上的源極區(qū)域(與SL線連接的區(qū)域)、正面柵 極區(qū)域及背面柵極區(qū)域、fm區(qū)域上的漏極區(qū)域(與BL線連接的區(qū)域)的順 序，重復(fù)配置這些區(qū)域的方式來配置存儲單元及元件分離區(qū)域時，就能夠保 證漏極區(qū)域的電性絕緣。還有，雖然在列方向上相鄰的兩個存儲單元共用源 極區(qū)域，但是，源極區(qū)域與具有固定電位的SL線相連，而且不對存儲單元的 選擇起到貢獻作用，因此不需要對每個存儲單元維持電性絕緣。這樣，元件分離區(qū)域、正面柵極區(qū)域及背面柵極區(qū)域、源極區(qū)域、漏極 區(qū)域以及fm區(qū)域的寬度，都可通過光刻法技術(shù)中使用的最小線間隔(fine pitch:細間距)形成，因此，在行方向上，4倍的最小線間隔，所謂的4F成 為重復(fù)間距。并且，在列方向上，6倍的最小線間隔，所謂的6F成為重復(fù)間 距。因而，在4Fx6F二24F2的面積上，包括2位的存儲單元。即，每一位的 存儲單元的面積為12F2。圖4由圖4A的俯視圖，圖4B的剖視圖，圖4C的剖視圖構(gòu)成，其是表 示第一實施例的存儲單元陣列的圖。在圖4A、圖4B、圖4C中，30表示BG線，31表示FG線，32表示BL 線，33表示SL線，34表示形成有存儲單元的硅立體獨立區(qū)域，即所謂的fm 區(qū)域，35表示沒有形成存儲單元的虛設(shè)(dummy)fm區(qū)域，36表示正面柵極 區(qū)域，37表示背面柵極區(qū)域，38表示SOI基板的絕緣層，所謂的BOX(Bmred Oxide;隱埋氧化)層，39表示向背面柵極區(qū)域37的接觸孔(以下為BG接 點)，40表示向正面柵極區(qū)域36的接觸孔(以下為FG接點)，41表示向存 儲單元的源極區(qū)域的接觸孔(以下為BL接點)。圖4A是表示第一實施例的存儲單元陣列的俯視圖。fm區(qū)域34是具有長方體形狀的硅立體獨立區(qū)域，其形成在SOI基板的 BOX層上。而且，在fm區(qū)域34上形成有兩個存儲單元。g卩，在fin區(qū)域34 中，使兩個圖2中的存儲單元，以與形成有源極區(qū)域的面相對向連接同樣的結(jié)構(gòu)的方式，形成有兩個正面柵極區(qū)域36，兩個背面柵極區(qū)域37，兩個漏極 區(qū)域以及由兩個存儲單元公用的一個源極區(qū)域。S卩，源極區(qū)域位于fm區(qū)域 34上面的中央。在長方形的fm區(qū)域34上面的短邊一側(cè)存在兩個漏極區(qū)域。 正面柵極區(qū)域36,存在于長方形的fm區(qū)域34上面的長邊一側(cè)上，以隔開漏 極區(qū)域和源極區(qū)域。背面柵極區(qū)域37，存在于長方形的fm區(qū)域34上面長邊 的另一側(cè)上，以隔開漏極區(qū)域和源極區(qū)域。然后，正面柵極區(qū)域36及背面柵 極區(qū)域37，中間隔著柵極絕緣膜連接在fm區(qū)域34的側(cè)面。因而，通過使兩個存儲單元的源極區(qū)域公用，從而圖4的fm區(qū)域的平面 上的面積相比較于，排列兩個圖2的fm區(qū)域的平面上的面積，能夠縮小其面 積。虛設(shè)fm區(qū)域35是具有長方形形狀的硅立體獨立區(qū)域，其形成在SOI基 板的BOX層上。而且，在虛設(shè)fm區(qū)域35中，只有源極區(qū)域存在于虛設(shè)fm 區(qū)域35中心的上方。圖4A的存儲單元陣列具有，列方向上排列fm區(qū)域34的fm區(qū)域列，以 及列方向上排列虛設(shè)fm區(qū)域35的虛設(shè)fin區(qū)域列。而且，圖4A的存儲單元 陣列是通過在行方向上交替連續(xù)排列兩個fm區(qū)域列以及一個虛設(shè)fm區(qū)域列 35的方式構(gòu)成的。而且，列方向上排列的fin區(qū)域34之間，夾有絕緣性物質(zhì) 例如氧化硅膜，將其作為元件分離區(qū)域。而且，虛設(shè)fin區(qū)域列是作為分離連 續(xù)的兩列fm區(qū)域列的元件分離區(qū)域而發(fā)揮作用的。因此，正面柵極區(qū)域36，存在于虛設(shè)fm區(qū)域列和fm區(qū)域列之間所夾的 位置上。而且，背面柵極區(qū)域37存在于fm區(qū)域列之間。這樣，相鄰的存儲 單元共用背面柵極區(qū)域37。而另一方面，正面柵極區(qū)域36是在每個存儲單元 中分離。BG線30在列方向上延伸，并且通過BG接點39，沿列方向連接構(gòu)成存 儲單元陣列的存儲單元的背面柵極區(qū)域37。FG線31在列方向上延伸，并且通過FG接點40,沿列方向連接構(gòu)成存 儲單元陣列的存儲單元的正面柵極區(qū)域36。BL線32在行方向上延伸，并且通過BL接點42，沿行方向連接構(gòu)成存 儲單元陣列的存儲單元的漏極區(qū)域。 SL線33在行方向上延伸，并且通過SL接點41，沿行方向連接構(gòu)成存 儲單元陣列的存儲單元的源極區(qū)域及虛設(shè)fm區(qū)域的源極區(qū)域。圖4B是表示第一實施例的存儲單元陣列的A—A'剖視圖。而且，如圖4B 的A—A'剖視圖所示，BG線30和背面柵極區(qū)域37，在BG接點39部分通過 接觸相連接。而且，F(xiàn)G線31和正面柵極區(qū)域36，在FG接點40部分上通過 接觸相連接。而且，F(xiàn)G線36和BG線30，通過第一層的配線層同時形成。 而且，F(xiàn)G線31和BG線30，沿垂直于AA'剖面的方向延伸。虛設(shè)fm區(qū)域列 35、正面柵極區(qū)域36、 fm區(qū)域34、背面柵極區(qū)域37、 fm區(qū)域34及正面柵 極區(qū)域36依照該順序依次沿平行于AA'剖面的方向配置。圖4C是表示第一實施例的存儲單元陣列的B—B'剖視圖。而且，如圖4C 的B—B'剖視圖所示，BL線32和存儲單元的漏極區(qū)域，經(jīng)由接觸孔，連接在 BL接點42部分。而且，BL線32沿平行于BB'剖面的方向延伸。圖4C雖然 沒表示，但是SL線33和存儲單元的源極區(qū)域，經(jīng)由接觸孔，連接在SL接 點41部分。并且，SL線33和BL線32，形成為第二層的配線層。而且，SL 線33沿平行于BB'剖面的方向延伸。虛設(shè)fm區(qū)域列35、絕緣區(qū)域43、 fm 區(qū)域34、絕緣區(qū)域43， fm區(qū)域34及絕緣區(qū)域43依照該順序依次配置在平 行于BB'剖面的方向。因此，如圖4A所示，第一實施例的存儲單元陣列的重復(fù)間距如下述。首先，在行方向上，按照虛設(shè)fm區(qū)域、正面柵極區(qū)域、fm區(qū)域、背面 柵極區(qū)域、fm區(qū)域、正面柵極區(qū)域的順序重復(fù)地配置。而且，在列方向上， 按照元件分離區(qū)域、漏極區(qū)域(連接于BL線)、正面柵極區(qū)域及背面柵極區(qū) 域、源極區(qū)域、正面柵極區(qū)域及背面柵極區(qū)域、漏極區(qū)域的順序重復(fù)地配置。這樣，元件分離區(qū)域、正面柵極區(qū)域及背面柵極區(qū)域、源極區(qū)域、漏極 區(qū)域，虛設(shè)fm區(qū)域以及fin區(qū)域的寬度，都可通過在光刻法技術(shù)中使用的最 小線間隔(fmepitch、細間距)形成，因此，在行方向上，6倍的最小線間隔， 所謂的6F成為重疊間距。并且，在列方向上，6倍的最小線間隔，所謂的6F 成為重疊間距。因而，在6Fx6F二36F2的面積中，包括4位的存儲單元。艮口， 每1位的存儲單元的面積為9F2。第一實施例的存儲單元陣列中，在行方向上，相鄰的存儲單元共用背柵 電極區(qū)域，并且因為除去了背柵電極區(qū)域側(cè)的元件分離區(qū)域，因此能夠縮短
存儲單元陣列的行方向上的長度，而且還能夠縮小第一實施例的存儲單元陣 列所占的面積。圖5、圖6、圖7及圖8是表示第一實施例的存儲單元陣列的制造工序的圖。圖5是由圖5A、圖5B、圖5C、圖5D、圖5E及圖5F構(gòu)成的。并且， 圖5中，50表示抗蝕圖案，51表示SOI基板的BOX層，52表示SOI基板的 硅層，53表示絕緣層，54表示fm區(qū)域，55表示虛設(shè)fm區(qū)域，56表示柵極 絕緣膜，57表示聚硅(P-SO層。圖5A表示剖視圖，圖5B表示立體圖，而且這些是表示通過CVD法在 SOI基板的硅層52上沉積絕緣層53，并且通過光刻法技術(shù)在絕緣層53上形 成抗蝕圖案50的圖。SOI基板是由硅基板，硅基板上的BOX層51以及BOX 層51上的硅層52構(gòu)成，并且最好是，BOX層51的厚度為例如100nm左右， 硅層的厚度為50nm左右。而且，最好是絕緣層51的厚度為100nm的程度。 而且，抗蝕圖案50的形狀最好是矩形狀的，例如長邊是210mn，短邊是30mn 左右。圖5C表示剖視圖，圖5D表示立體圖，而且這些是表示完成圖5A及圖 5B的工序之后，迸行如下的工序來形成fm區(qū)域54及虛設(shè)fin區(qū)域55的工序 的圖。首先，以抗蝕圖案50為掩模，通過各向異性蝕刻，進行蝕刻絕緣層53 的工序。接下來，通過各向異性蝕刻蝕刻硅層52。此外，通過蝕刻硅層52， 形成BOX層51之上的作為硅立體獨立區(qū)域的fm區(qū)域54以及虛設(shè)fm區(qū)域 55。圖5E表示剖視圖，圖5F表示立體圖，而且這些是表示完成圖5C及圖 5D的工序之后，進行如下的工序來沉積聚硅(P-Si; poly silicon)層57的工 序的圖。首先，通過熱氧化法形成柵極絕緣膜56。之后，通過CVD法沉積 聚硅(P-Si)層57。還有，最好是柵極絕緣膜56為5nm左右，聚硅(P-Si) 層57為100nm左右。圖6是由圖6A、圖6B、圖6C、圖6D、圖6E及圖6F構(gòu)成的。而且， 圖6中，51表示SOI基板的BOX層，53表示絕緣層，54表示fm區(qū)域，55 表示虛設(shè)fm區(qū)域，56表示柵極絕緣膜，57表示聚硅(P-Si)層，58表示正 面柵極區(qū)域，59表示背面柵極區(qū)域，60表示絕緣層。
圖6A表示剖視圖，圖6B表示立體圖，而且這些是表示完成圖5E及圖 5F的工序之后，進行如下的工序來蝕刻聚硅(P-Si)層57的工序的圖。首先, 通過CMP法(Chemical Mechanical Polishing;化學(xué)機械研磨)，實行對聚硅 (P-Si)層57進行平坦化的工序。然后，通過各向同性蝕刻，使得聚硅(P-Si) 層57變得平坦，從而使得其高度與fm區(qū)域54或虛設(shè)fm區(qū)域55上表面的高 度相同。圖6C表示剖視圖，圖6D表示立體圖，而且這些是表示完成圖6A及圖 6B的工序之后，進行以下的工序來形成正面柵極區(qū)域58及背面柵極區(qū)域59 的工序的圖。首先，通過光刻法技術(shù)，進行在已成平坦的聚硅(P-Si)層之上, 生成矩形抗蝕圖案的工序。以該抗蝕圖案為掩模，通過各向異性蝕刻，蝕刻 聚硅(P-Si)層57，來形成正面柵極區(qū)域58及背面柵極區(qū)域59。圖6E表示剖視圖，圖6F表示立體圖。而且，圖6E及圖6F是表示通過 CVD法來進行沉積絕緣層60的工序時的圖。圖7是由圖7A、圖7B、圖7C、圖7D、圖7E及圖7F構(gòu)成的。并且， 圖7中，51表示SOI基板的BOX層，53表示絕緣層，54表示fm區(qū)域，55 表示虛設(shè)fin區(qū)域，56表示柵極絕緣膜，58表示正面柵極區(qū)域，59表示背面 柵極區(qū)域，60表示絕緣層，61表示BG線，62表示FG線，63表示層間絕緣層。圖7A表示剖視圖，圖7B表示立體圖，而且這些是表示完成圖6E及圖 6F的工序之后，進行以下的工序來蝕刻絕緣層60的工序的圖。首先，通過 CMP法進行使絕緣層60變平坦的工序。之后，通過各向同性蝕刻的方法， 將絕緣層60的高度變?yōu)榕c正面柵極區(qū)域58及背面柵極區(qū)域59的上表面的高 度相同的高度。圖7C表示剖視圖，圖7D表示立體圖，而且這些是表示完成圖7A及圖 7B的工序之后，進行以下的工序來蝕刻聚硅(P-Si)層的工序的圖。首先， 在正面柵極區(qū)域58、背面柵極區(qū)域59及絕緣層60的上表面，通過CVD法 來沉積聚硅(P-Si)層，并且通過光刻法技術(shù)在聚硅(P-Si)層之上形成矩形 的蝕刻圖形。此聚硅(P-Si)層的厚度最好是，例如50nm左右。之后，通過 各向異性蝕刻，以抗蝕圖案為掩模，來蝕刻聚硅(P-Si)層。通過以抗蝕圖案 為掩模來蝕刻聚硅(P-Si)層，從而形成BG線61及FG線62。然后，正面
柵極區(qū)域58和FG線62是在圖4A的FG接點40上通過接觸而互相連接的。 而且，背面柵極區(qū)域59和BG線61是在圖4A的BG接點39上通過接觸而 互相連接的。圖7E是剖視圖，圖7F是立體圖。而且，首先，完成圖7C及圖7D的工 序之后，再通過CVD法沉積層間絕緣層63。而且，圖7E及圖7F是表示然 后通過CMP法進行過層間絕緣層63的平坦工序的圖。圖8是由圖8A、圖8B、圖8C及圖8D構(gòu)成的。并且，圖8中，51表示 SOI基板的BOX層，53表示絕緣層，54表示fm區(qū)域，55表示虛設(shè)fm區(qū)域， 56表示柵極絕緣膜，58表示正面柵極區(qū)域，59表示背面柵極區(qū)域，60表示 絕緣層，61表示BG線，62表示FG線，63表示層間絕緣層，64表示BL接 點，65表示SL接點，66表示BL線，67表示SL線。圖8A表示剖視圖，圖8B表示立體圖，而且這些是表示完成圖7E及圖 7F的工序之后，進行如下的工序來向接觸孔內(nèi)埋入鎢(W)的工序的圖。首 先，相對fm區(qū)域54的源極區(qū)域及漏極區(qū)域，在層間絕緣層63中形成接觸孔。 接下來，為埋入該接觸孔，由CVD法或濺射法形成金屬層，例如鎢(W)層。 該鎢(W)層的厚度最好為20mn左右。通過CMP法，對層間絕緣層63上的 鎢(W)層進行研磨，從而除掉該接觸孔內(nèi)的鎢(W)以外的鎢(W)。艮口， 將鉤(W)埋入到接觸孔內(nèi)。此外，源極區(qū)域和SL線67是由在BL接點64 部分上形成的接觸孔內(nèi)的鎢(W)來連接。而且，漏極區(qū)域和BL線66是由 在SL接點65部分上形成的接觸孔內(nèi)的鎢(W)來連接。還有，上述的金屬 層也可以是鋁(AL)或銅(CU)。圖8C表示剖視圖，圖8D表示立體圖，而且這些是表示完成圖8A及圖 8B的工序之后，進行以下的工序來形成鎢(W)配線的工序的圖。首先，通 過CVD法或濺射法形成金屬層，例如鎢(W)層。之后，在鎢(W)層上形 成矩形的抗蝕圖案。然后，通過各向異性蝕刻，以該抗蝕圖案為掩模來蝕刻 鎢(W)層，從而形成鎢(W)配線。還有，在BL接點64部分上與源極區(qū) 域相接觸的配線是BL線66。并且，在SL接點65部分上與漏極區(qū)域相接觸 的配線為SL線67。如圖4A的俯視圖所示，第一實施例的存儲單元陣列，由形成于fm區(qū)域 上的存儲單元來構(gòu)成。而且，第一實施例的存儲單元陣列具有BL線、SL線、FG線及BG線。并且，該存儲單元還具有源極區(qū)域、漏極區(qū)域、正面柵極區(qū) 域及背面柵極區(qū)域。而且，該存儲單元在構(gòu)成存儲單元陣列時，與行方向上 相鄰的存儲單元共用背面柵極區(qū)域。而且，該存儲單元在構(gòu)成存儲單元陣列時，與列方向上相鄰的存儲單元共用源極區(qū)域。而且，BL線和SL線，與沿 行方向延伸并排列于行方向上的各存儲單元的源極區(qū)域以及漏極區(qū)域相連 接，而且，F(xiàn)G線和BG線，與沿列方向延伸并排列于列方向上的各存儲單元 的正面柵極區(qū)域以及背面柵極區(qū)域相連接。因此，由于該存儲單元與相鄰的存儲單元共用源極區(qū)域及背面柵極區(qū)域， 所以就減少了由該存儲單元構(gòu)成的存儲陣列所占的面積。另一方面，如果激活行方向上延伸的BL線，以及列方向上延伸的FG線， 則連接在被激活的BL線和被激活的FG線兩者的存儲單元的范圍，就會縮小 到存在于該FG線和該BL線的交點位置的一個存儲單元上，只激活該存儲單 元。然后，當讀出時，由于BG線處于負電位，所以能夠從激活了的存儲單 元中讀出所保存的信息。另一方面，在進行寫入時，根據(jù)處于要寫入的狀態(tài)，向BG線施加負電 位或0V電位。因此，由于由相鄰的存儲單元共用BG線連接的背面柵極區(qū)域， 所以向兩列程度的存儲單元的背面柵極區(qū)域施加電壓。但是，對存儲單元進 行寫入操作時，需要向該存儲單元的源極區(qū)域和漏極區(qū)域之間施加電壓，且 向正面柵極區(qū)域施加電壓，并且使電流流動在源極區(qū)域和漏極區(qū)域之間。因 而，向背面柵極區(qū)域施加了電壓的存儲單元中，通過激活BL線及FG線，只 向漏極區(qū)域及正面柵極區(qū)域上施加了電壓的存儲單元迸行寫入。這樣，在讀 出和寫入的時候，即使共用背面柵極區(qū)域，也不會發(fā)生存儲單元的多重選擇。因此，由于第一實施例的存儲單元陣列中，不會發(fā)生重復(fù)地選擇，而且 是具有高密度，因此第一實施例的存儲單元陣列適合于LSI的嵌入式存儲器。第二實施例利用圖9、圖10、圖11及圖12，說明第二實施例的存儲單元陣列。 第二實施例的存儲單元陣列由與第一實施例的存儲單元同樣的存儲單元 構(gòu)成。但是，第二實施例的存儲單元的不同之處在于，與相鄰的存儲單元不 共用背面柵極區(qū)域、源極區(qū)域、正面柵極區(qū)域及漏極區(qū)域。
圖9是由圖9A、圖9B、圖9C、圖9D及圖9E構(gòu)成的，且其是表示第二 實施例的存儲單元陣列的圖。圖9中，70表示SL線，71表示BG線，72表示FG線，73表示BL線， 74表示形成有存儲單元的硅立體獨立區(qū)域，即所謂的fm區(qū)域，75表示背面 柵極區(qū)域，76表示正面柵極區(qū)域，77表示向存儲單元的源極區(qū)域的接觸孔， 即SL接點，78表示向存儲單元的背面柵極區(qū)域的接觸孔，即BG接點，79 表示向存儲單元的前面柵極區(qū)域的接觸孔，即FG接點，80表示向存儲單元 的漏極區(qū)域的接觸孔，即BL接點。圖9A是表示第一實施例的存儲單元陣列的俯視圖。fm區(qū)域74是，在列方向上具有長邊且具有長方體形狀的硅立體獨立區(qū) 域，并且形成在SOI基板的BOX層上。而且，存儲單元沿著列方向連續(xù)地配 置在fin區(qū)域74，由此形成了存儲單元列。S口，該存儲單元列，與使圖2的 存儲單元形成有源極區(qū)域的面或者形成有漏極區(qū)域的面相對向地，在列方向 上連續(xù)連接的方式形成。然后，圖9的存儲單元陣列，通過沿行方向連續(xù)地排列形成在fin區(qū)域 74上的存儲單元的方法來構(gòu)成。因此，存儲單元的源極區(qū)域及漏極區(qū)域存在于fm區(qū)域74的上面，并且 在列方向上交替配置。而且，存儲單元與在列方向上相鄰的存儲單元共用源 極區(qū)域或者漏極區(qū)域。存儲單元的正面柵極區(qū)域76以隔開漏極區(qū)域和源極區(qū)域的方式存在于長 方形的fm區(qū)域74的一個長邊的側(cè)面上。存儲單元的背面柵極區(qū)域75以隔開 漏極區(qū)域和源極區(qū)域的方式存在于長方形的fm區(qū)域74的另一個長邊的側(cè)面 上。然后，存儲單元的正面柵極區(qū)域76及背面柵極區(qū)域75是中間隔著柵極 絕緣膜，與fm柵極區(qū)域74的側(cè)面連接的。而且，存儲單元與在行方向上相 鄰的存儲單元共用正面柵極區(qū)域76及正面柵極區(qū)域75。BG線71沿列方向延伸，并且通過BG接點78，沿著列方向連接構(gòu)成存儲單元陣列的存儲單元的背面柵極區(qū)域。FG線72沿行方向延伸，并且通過FG接點79，沿著行方向連接構(gòu)成存儲單元陣列的存儲單元的正面柵極區(qū)域。BL線73沿列方向延伸，并且通過BL接點80，沿著列方向連接構(gòu)成存28
儲單元陣列的存儲單元的漏極區(qū)域。SL線70沿行方向延伸，并且通過SL接點77，沿著行方向連接構(gòu)成存儲單元陣列的存儲單元的源極區(qū)域。艮口，通過共用存儲單元的源極區(qū)域或漏極區(qū)域，以及共用存儲單元的正面柵極區(qū)域或背面柵極區(qū)域，與將形成圖2的存儲單元的fm區(qū)域以陣列狀態(tài) 鋪滿的情況相比較，能夠縮小存儲單元陣列所占的面積。而且，在圖9的存 儲單元陣列中，與圖4的存儲單元陣列相比較，因為存儲單元之間的共用部 分增加，所以進一步能夠減少存儲單元陣列所占的面積。圖9B是表示沿著圖9A所示的A—A'線剖開的AA'剖視圖的圖。BG線 71是第二層配線，且BG線71和背面柵極區(qū)域75，在BG接點78部分上， 經(jīng)由接觸孔相連接。而且，BG線71是沿垂直于AA'剖面的方向延伸。FG線 72是第三層的配線，且FG線72和正面柵極區(qū)域76是，在FG接點79部分 上，經(jīng)由接觸孔相連接。而且，F(xiàn)G線72平行于AA'剖面而延伸。BL線73 為第四層配線。而且，BL線73沿垂直于AA'剖面的方向延伸。正面柵極區(qū) 域76、 fm區(qū)域74、背面柵極區(qū)域75及fm區(qū)域74是，沿平行于AA'剖面的 方向，按此順序重復(fù)配置。圖9C是表示沿著圖9A所示的B—B'線剖幵的BB'剖視圖的圖。SL線70 是第一層配線，SL線70和fm區(qū)域74的上面的源極區(qū)域是，在SL接點77 部分上，經(jīng)由接觸孔相連接。而且，SL線70沿平行于BB'剖面的方向延伸。 然后，作為第二層配線的BG線71，處于SL線的上層，并沿垂直于BB'剖面 的方向延伸。而且，作為第四配線的BL線73，處于BG線71的更上層，且 沿垂直于BB'剖面的方向延伸。fm區(qū)域74沿垂直于BB'剖面的方向延伸。fm 區(qū)域74及絕緣區(qū)域是沿平行于BB'剖面的方向，按此順序重復(fù)配置。圖9D是表示沿著圖9A所示的D—D'線剖開的DD'剖視圖的圖。BL線 73和fm區(qū)域的上面的漏極區(qū)域是，經(jīng)由接觸孔相連接。而且，BL線73是 沿平行于DD'剖面的方向延伸。FG線72是沿垂直于DD'剖面的方向延伸。 SL線70是沿垂直于DD'剖面的方向延伸。fm區(qū)域74是沿平行于DD'剖面的 方向延伸。圖9E是表示沿著圖9A所示的E—E'線剖開的EE'剖視圖的圖。FG線72 和正面柵極區(qū)域76是，在FG接點79部分上，經(jīng)由接觸孔而相連接。而且，F(xiàn)G線72是沿垂直于EE'剖面的方向延伸。SL線70是沿垂直于EE'剖面的方 向延仲。正面柵極區(qū)域76及絕緣區(qū)域是沿平行于EE'剖面的方向延伸，并且 按此順序重復(fù)配置。因此，如圖9A所示的第二實施例的存儲單元陣列的重復(fù)間距是，如下所述一樣。首先，在行方向上，按照fm區(qū)域、正面柵極區(qū)域、fm區(qū)域、背面柵極 區(qū)域的順序重復(fù)配置這些。而且，在列方向上，按照漏極區(qū)域(連接到BL 線)、正面柵極區(qū)域及背面柵極區(qū)域、源極區(qū)域、正面柵極區(qū)域及背面柵極 區(qū)域的順序重復(fù)配置這些。這樣，元件分離區(qū)域、正面柵極區(qū)域及背面柵極區(qū)域、源極區(qū)域、漏極 區(qū)域以及fin區(qū)域的寬度中都可通過光刻法技術(shù)中所使用的最小線間隔(fme pitch、細間距)來形成，因此，在行方向上，4倍的最小線間隔，所謂4F成 為重復(fù)間距。并且，在列方向上，4倍的最小線間隔，所謂4F成為重復(fù)間距。 因而，在4Fx4F二16F2的面積上，包括4位的存儲單元。即，每1位的存儲 單元的面積為4F2。圖10、圖ll及圖12是表示第二實施例的存儲單元陣列的制造工序的圖。 首先，比較第一實施例的存儲單元陣列的制造工序和第二實施例的存儲單元 的制造工序，其中到完成圖5A、圖5B、圖5C、圖5D、圖5E、圖5F、圖6A、 圖6B、圖6C、圖6D所示的制造工序為止，都是相同的制造工序。圖10中，85表示SOI基板的BOX層，90表示絕緣層，86表示fm區(qū)域， 89表示柵極絕緣膜，87表示正面柵極區(qū)域，88表示背面柵極區(qū)域，91表示 是元件分離用絕緣層，92表示SL線，93表示用于連接SL線92和存儲單元 的源極區(qū)域的接觸孔。圖IOA表示剖視圖，圖IOB表示立體圖，而且這些是表示完成與圖6C 及圖6D相同的制造工序時的圖。圖IOC表示剖視圖，圖IOD表示立體圖，而且這些是表示完成圖IOA及 圖10B的工序之后，進行如下的工序來進行元件分離用絕緣層91的平坦工序 的圖。首先，通過CVD法，堆積元件分離用絕緣層91。接下來，通過CMP 法，進行對元件分離用絕緣層91的平坦化處理，以使得其與絕緣層90上表 面的高度相同。 圖IOE表示剖視圖，圖10F表示立體圖，而且這些是完成圖IOC及圖10D 的工序之后，進行如下的工序來形成SL線的工序的圖。首先，通過光刻法技 術(shù)，在存儲單元的源極區(qū)域上形成具有開口的抗蝕圖案。接下來，以抗蝕圖 案為掩模，通過各向異性蝕刻蝕刻絕緣層卯，從而形成貫穿到存儲單元的源 極區(qū)域上的接觸孔93。其后，除去抗蝕圖案。而且，通過CVD法或者濺射 法形成金屬層，例如20nm左右的鎢(W)層。然后，通過光刻法技術(shù)，形成 用于形成SL線92的抗蝕圖案。接下來，以抗蝕圖案為掩模，通過各向異性 蝕刻蝕刻鎢(W)層，從而形成SL線92。其后，除去抗蝕圖案。還有，上述中的金屬層例如為鎢(W)層，但是，也可以是鋁(AL)、 銅(CU)等其它的金屬。圖11中，85表示SOI基板的BOX層，86表示fin區(qū)域，87表示正面柵 極區(qū)域，88表示背面柵極區(qū)域，89表示柵極絕緣膜，卯表示絕緣層，91表 示元件分離用絕緣層，92表示SL線，94表示層間絕緣層，95表示接觸孔， 96表示BG線，97表示層間絕緣層。圖11A是剖視圖，圖11B是立體圖。而且，圖IIA及圖IIB是表示完成 圖10E及圖10F的工序之后，通過進行如下的工序來形成BG線96的工序的 圖。首先，通過CVD法，堆積層間絕緣層94，例如堆積60nm到80nm程度 的氧化硅膜(Si02)。其次，通過CMP法，使鎢(W)層上的層間絕緣層94 變得平坦，例如使得其厚度達到例如20nm的程度。接下來，在存儲單元的漏 極區(qū)域、背面柵極區(qū)域88及正面柵極區(qū)域87上，形成具有開口的抗蝕圖案。 之后，以抗蝕圖案為掩模，并通過各向異性蝕刻來蝕刻層間絕緣層94，從而 形成貫穿到存儲單元的漏極區(qū)域、背面柵極區(qū)域88及正面柵極區(qū)域87為止 的接觸孔95。接下來，通過CVD法或濺射法，將金屬材料埋入到接觸孔95 中，所以在層間絕緣層94上形成厚度為20mn左右的的金屬層，例如鎢(W) 層。然后，通過光致抗蝕劑技術(shù)，在鎢(W)層上，形成用于形成BG線96 的抗蝕圖案。接下來，通過各向異性蝕刻并以抗蝕圖案為掩模來蝕刻鎢(W) 層，從而形成BG線96。其結(jié)果，BG線96和背面柵極區(qū)域88是通過背面柵 極區(qū)域88上的接觸孔95中所埋入的金屬材料，即鎢(W)而相連接。另一 方面，將金屬材料，即鎢(W)埋入到漏極電極及正面柵極區(qū)域87上的接觸 孔95中。但是，在漏極電極以及正面柵極區(qū)域87的接觸孔95上，沒有形成 配線。還有，上述的鎢(W)，也可以是鋁(AL)等其它的金屬。圖11C是剖視圖，圖11D是立體圖。而且，圖IIC及圖IID是表示完成 圖IIA及圖11B的工序之后通過進行如下的工序來形成BG線96上的層間絕 緣層97的工序的圖。首先，通過CVD法，在BG線上形成絕緣層，例如厚 度為60nm到80nm程度的氧化硅膜(Si02)。其次，通過CMP法以使得BG 線96上的厚度例如為20nm左右的方式使其變得平坦，從而形成層間絕緣層 97。圖12中，85表示SOI基板的BOX層，86表示fm區(qū)域，87表示正面柵 極區(qū)域，88表示背面柵極區(qū)域，89表示柵極絕緣膜，90表示絕緣層，91表 示元件分離用絕緣層，92表示SL線，94表示層間絕緣層，95表示接觸孔， 96表示BG線，97表示層間絕緣層，98表示接觸孔，99表示FG線，100表 示接觸孔，101表示層間絕緣層，102表示BL線。圖12A是剖視圖，圖12B是立體圖。然后，圖12A及圖12B是表示完成 圖IIC及圖IID的工序之后，通過進行如下的工序來形成FG線99的工序的 圖。首先，通過CVD法，堆積層間絕緣層97，例如堆積60nm到80nm程度 的氧化硅膜(Si02)。其次，通過CMP法，使鎢(W)層上的層間絕緣層94 變得平坦化，例如使得其厚度為20nm的程度。接下來，在連接于存儲單元的 正面柵極區(qū)域88的接觸孔95上，形成具有開口的抗蝕圖案。之后，以抗蝕 圖案為掩模，并通過各向異性蝕刻來蝕刻層間絕緣層97，從而在正面柵極區(qū) 域88的接觸孔95上形成接觸孔98。接下來，通過CVD法或濺射法，將金 屬材料埋入到接觸孔98中，由此在層間絕緣層97上形成厚度為20nm程度的 的金屬層，例如鎢(W)層。然后，通過光致抗蝕劑技術(shù)，在鎢(W)層上， 形成用于形成FG線99的抗蝕圖案。接下來，通過各向異性蝕刻并以抗蝕圖 案為掩模來蝕刻鎢(W)層，從而形成FG線99。其結(jié)果，F(xiàn)G線99和正面 柵極區(qū)域88是通過連接到背面柵極區(qū)域88的接觸孔95及接觸孔98中所埋 入的金屬材料，即鎢(W)而相連接的。還有，上述的鎢(W)，也可以是 鋁(AL)等其它的金屬。圖12C是剖視圖，圖12D是立體圖。而且，圖12C及圖12D是表示完成 圖12A及圖12B的工序之后，通過進行如下的工序來形成BL線102的工序 的圖。首先，通過CVD法，堆積層間絕緣層101，例如60nm到80nm程度
的氧化硅膜(Si02)。然后，通過CMP法，以使其厚度為例如20nm程度的 方式使鎢(W)層上的層間絕緣層101變得平坦。接下來，在連接于存儲單 元的漏極區(qū)域的接觸孔95上，形成具有開口的抗蝕圖案。之后，以抗蝕圖案 為掩模，并通過各向異性蝕刻來蝕刻層間絕緣層IOI，從而在連接于存儲單元 的漏極區(qū)域的接觸孔95上形成接觸孔100。接下來，通過CVD法或濺射法， 將金屬材料埋入到接觸孔100中，由此在層間絕緣層101中形成厚度為20nm 程度的的金屬層，例如鎢(W)層。然后，通過光致抗蝕劑技術(shù)，在鎢(W) 層上，形成用于形成BL線102的抗蝕圖案。接下來，通過各向異性蝕刻并以 抗蝕圖案為掩模來蝕刻鎢(W)層，從而形成BL線102。其結(jié)果，BL線102 和存儲單元的漏極區(qū)域是通過連接到存儲單元的漏極區(qū)域的接觸孔95及接觸 孔100中所埋入的金屬材料，即鎢(W)而相連接的。還有，上述的鎢(W)， 也可以是鋁(AL)等其它的金屬。如圖9A的俯視圖所示，第二實施例的存儲單元陣列是由形成于fm區(qū)域 的存儲單元構(gòu)成。而且，第二實施例的存儲單元陣列具有BL線、SL線、FG 線及BG線。并且，該存儲單元還具有源極區(qū)域、漏極區(qū)域、正面柵極區(qū)域 及背面柵極區(qū)域。而且，在構(gòu)成存儲單元陣列時，該存儲單元與行方向上相 鄰的存儲單元共用背面柵極區(qū)域。而且，該存儲單元，與行方向上相鄰的存 儲單元共用正面柵極區(qū)域。更進一步地，該存儲單元在構(gòu)成存儲單元陣列時， 與列方向相鄰的存儲單元共用源極區(qū)域。該存儲單元與列方向上相鄰的存儲 單元共用漏極區(qū)域。而且，F(xiàn)G線和SL線，與在行方向上延伸并排列于行方 向上的各存儲單元的正面柵極區(qū)域，以及漏極區(qū)域相連接，而且，BG線和 BL線，與在列方向上延伸并排列于列方向上的各存儲單元的背面柵極區(qū)域以 及漏極區(qū)域相連接。因此，由于該存儲單元與相鄰的存儲單元共用源極區(qū)域、漏極區(qū)域、正 面柵極區(qū)域及背面柵極區(qū)域，所以由該存儲單元構(gòu)成的存儲單元陣列所占的 面積與圖4A的存儲單元陣列相比能夠進一步縮小。另一方面，如果激活列方向上延伸的BL線，則將電壓施加到共用BL線 的兩個存儲單元的源極區(qū)域和漏極區(qū)域之間。但是，F(xiàn)G沿列方向延伸，在這 兩個存儲單元內(nèi)，連接在一個存儲單元的正面柵極區(qū)域的FG線和連接在另一 個存儲單元的正面柵極區(qū)域的FG線不同。因此，連接在被激活的BL線和被
激活的FG線兩者上的存儲單元的范圍，就會縮小到存在于該FG線和該BL 線的交點的一個存儲單元上，只激活該存儲單元。然后，在讀出時，由于BG線處于負電位，所以能夠從激活了的存儲單 元中讀出所保存的信息。另一方面，在進行寫入時，根據(jù)處于要寫入的狀態(tài)，向BG線施加負電 位或0V電位。因此，由于由相鄰的存儲單元共用BG線連接的背面柵極區(qū)域， 所以向兩列程度的存儲單元的背面柵極區(qū)域施加電壓。但是，對存儲單元進 行寫入操作時，需要向該存儲單元的源極區(qū)域和漏極區(qū)域之間施加電壓，且 向正面柵極區(qū)域施加電壓，并且使源極區(qū)域和漏極區(qū)域之間流動著電流。因 而，向背面柵極區(qū)域施加了電壓的存儲單元中，通過激活BL線及FG線，只 向漏極區(qū)域及正面柵極區(qū)域施加了電壓的存儲單元進行寫入。這樣，在讀出 和寫入的時候，即使共用背面柵極區(qū)域，也不會發(fā)生存儲單元的多重選擇。因此，由于第二實施例的存儲單元陣列，不發(fā)生重復(fù)選擇，而且具有髙 密度的，因此第二實施例的存儲單元陣列適合于LSI的嵌入式存儲器。第三實施例利用圖3說明第三實施例的存儲單元陣列。而且，第三實施例的存儲單 元陣列由與第二實施例的存儲單元相同的存儲單元構(gòu)成。但是，第三實施例 的存儲單元陣列具有如下的不同點，即形成有存儲單元的fm區(qū)域和，形成有 行方向上相鄰的存儲單元的fin區(qū)域在漏極區(qū)域相連接。圖13是表示第三實施例的存儲單元陣列的俯視圖。而且，圖13中，105 表示SL線，106表示BG線，107表示FG線，108表示BL線，109表示形 成有存儲單元的硅立體獨立區(qū)域，即所謂的fm區(qū)域，U3表示對存儲單元的 背面柵極區(qū)域的接觸孔，即BG接點，114表示向存儲單元的正面柵極區(qū)域的 接觸孔，即FG接點，115表示向存儲單元的漏極區(qū)域的接觸孔，即BL接點。fm區(qū)域109為硅立體獨立區(qū)域，并且形成在SOI基板的BOX層上。但 是，圖9的fm區(qū)域是具有列方向上較長的長邊，并具有長方體形狀的硅立體 獨立區(qū)域，而與此相比，fm區(qū)域109是，將行方向上排列的圖9的fm區(qū)域， 在存儲單元的源極區(qū)域上，連接圖9的fin區(qū)域與圖9的fm區(qū)域，在這一點 上就不同。即，fm區(qū)域109是具有網(wǎng)格形狀的立體獨立區(qū)域，且以整個存儲 單元陣列成為一體。 但是，fm區(qū)域109以和圖9的存儲單元陣列相同的結(jié)構(gòu)，配置有存儲單元。在列方向上，連續(xù)形成存儲單元，從而形成有存儲單元列。因此，存儲單元的源極區(qū)域及漏極區(qū)域存在于fm區(qū)域109的上面，沿著 列方向的網(wǎng)格線交替地配置。而且，在網(wǎng)格的交叉點上配置有源極區(qū)域。艮口， 存儲單元與列方向上相鄰的存儲單元，共用源極區(qū)域或漏極區(qū)域。而且，存 儲單元與行方向相鄰的存儲單元是，通過形成在fin區(qū)域109上面的SL線115而連接。存儲單元的正面柵極區(qū)域存在于fin區(qū)域109的側(cè)面，以使得漏極區(qū)域和 源極區(qū)域隔開。而且，存儲單元的背面柵極區(qū)域存在于fm區(qū)域109的側(cè)面， 以使得漏極區(qū)域和源極區(qū)域隔開。并且，存儲單元的正面柵極區(qū)域及背面柵 極區(qū)域是中間隔著柵極絕緣膜而連接在fm區(qū)域109的側(cè)面上的。而且，行方 向上相鄰的存儲單元，共用正面柵極區(qū)域及正面柵極區(qū)域。SL線105形成于fm區(qū)域109的上面，并且沿行方向延伸，并且在行方 向上與構(gòu)成存儲單元陣列的存儲單元的源極區(qū)域連接。而且，SL線105是通 過例如fm區(qū)域109面上的雜質(zhì)擴散層形成的。BG線106沿列方向延伸，并且通過BG接點113，沿著列方向連接構(gòu)成 存儲單元陣列的存儲單元的背面柵極區(qū)域。而且，BG線106是由金屬配線例 如鎢(W)配線形成，在這點上與圖9的存儲單元陣列相同。還有，當SL線 105由雜質(zhì)擴散層形成時，BG線106為第一層配線層。FG線107沿行方向延伸，并且通過FG接點114，沿著行方向連接構(gòu)成 存儲單元陣列的存儲單元的正面柵極區(qū)域。而且，F(xiàn)G線107是由金屬配線例 如鎢(W)配線形成的，在這點上與圖9的存儲單元陣列相同。還有，當SL 線105由雜質(zhì)擴散層形成時，F(xiàn)G線107為第二層配線層。BL線108沿列方向延伸，并且通過BL接點115，沿著列方向連接構(gòu)成 存儲單元陣列的存儲單元的漏極區(qū)域。而且，SL線108是由金屬配線例如鎢 (W)配線形成的，在這點上與圖9的存儲單元陣列相同。還有，當SL線 105由雜質(zhì)擴散層形成時，BL線108為第三層配線層。艮口，第三實施例的存儲單元陣列相比較于第二實施例的存儲單元陣列， 其特征在于，SL線105形成在fin區(qū)域109的上面且成為一體。因此，根據(jù)第三實施例的存儲單元陣列，通過共用存儲單元的源極區(qū)域
或漏極區(qū)域，以及共用存儲單元的正面柵極區(qū)域或背面柵極區(qū)域，與圖9的 存儲單元陣列一樣，能夠減少存儲單元陣列所占的面積。而且，能夠省略一 層左右的金屬配線層。第四實施例 (利用本發(fā)明存儲單元的半導(dǎo)體存儲裝置)利用圖14及圖15，對利用第一實施例、第二實施例及第三實施例的存儲單元陣列的半導(dǎo)體存儲裝置進行說明。而且，利用圖16，對利用了該半導(dǎo)體 存儲裝置作為嵌入式存儲器的LSI進行說明。圖14是表示利用第一實施例的存儲單元陣列的半導(dǎo)體存儲裝置的電路框 圖。圖14中，120表示半導(dǎo)體存儲裝置，121表示控制回路，122表示控制電 路，123表示地址寄存器，124表示數(shù)據(jù)輸入輸出電路，125表示FG線選擇 電路，126表示SL線選擇電路，127表示BG線選擇電路，128表示讀出放 大器，129表示存儲單元陣列。控制回路121是如下的電路，即接收輸入到半導(dǎo)體存儲裝置120上的多 個指令信號之后，將表示由多個指令信號的組合所示的控制模式的控制模式 信號，輸出到控制電路122、地址寄存器123及數(shù)據(jù)輸入輸出電路124?？刂齐娐?22是如下的電路，即接收該控制模式信號后，向地址寄存器 123、數(shù)據(jù)輸入輸出電路124、 FG線選擇電路125、 SL線選擇電路126、 BG 線選擇電路127、讀出放大器128，輸出對應(yīng)于控制模式的控制信號。地址寄存器123是如下的電路，即接收輸入到半導(dǎo)體存儲裝置120上的 多個地址信號之后，放大地址信號，并向FG線選擇電路125， SL線選擇電 路126， BG線選擇電路127以及讀出放大器128輸出地址信號。數(shù)據(jù)輸入輸出電路124是如下的電路，即將輸入到半導(dǎo)體存儲裝置120 的多個輸入數(shù)據(jù)輸出到讀出放大器128中，并將讀出放大器128輸出的信號， 作為輸出數(shù)據(jù)而從半導(dǎo)體存儲裝置120輸出。FG線選擇電路125是在存儲單元陣列129的FG線內(nèi)，根據(jù)地址信號， 選擇一部分的FG線的電路。而且，其與BG線選擇電路127，以中間夾著存 儲單元陣列129的方式而配置在相對向的位置上。SL線選擇電路126是在存儲單元陣列129的SL線內(nèi)，根據(jù)地址信號， 選擇一部分的SL線的電路。而且，其與讀出放大器128以中間夾著存儲單元
陣列129的方式，而配置在相對向的位置上。BG線選擇電路127是在存儲單元陣列129的BG線內(nèi)，根據(jù)地址信號， 選擇一部分的BG線的電路。而且，其與FG線選擇電路125以中間夾著存儲 單元陣列129的方式，而配置在相對向的位置上。讀出放大器128是根據(jù)地址信號而被選擇，并放大存儲單元陣列128的 BL線電位的電路。而且，控制信號處在讀取模式時，將放大了的信號向數(shù)據(jù) 輸入輸出電路124輸出。而且，控制信號處在寫入模式時，將數(shù)據(jù)輸入輸出 電路124的輸入信號輸出到BL線。此外，其與SL線選擇電路126以中間夾 著存儲單元陣列129的方式，而配置在相對向的位置上。圖14的半導(dǎo)體存儲裝置120，在存儲單元陣列129的BG線及FG線延 伸的方向的一端上，具有FG線選擇電路125及BG線選擇電路127。而且， 半導(dǎo)體存儲裝置120，在存儲單元陣列129的SL線及BL線延伸的方向端上， 具有SL線選擇電路及讀出放大器128。因此，根據(jù)圖14的半導(dǎo)體存儲裝置120，能夠以最短的距離連接如下的 部件，即FG線和FG線選擇電路125， BG線和BG線選擇電路，SL線和SL 線選擇電路，以及BL線和讀出放大器128。圖15是表示利用第二實施例及第三實施例的存儲單元陣列的半導(dǎo)體存儲 裝置的電路框圖。圖15中，130表示半導(dǎo)體存儲裝置，131表示控制回路， 132表示控制電路，133表示地址寄存器，134表示數(shù)據(jù)輸入輸出電路，135 表示讀出放大器，136表示FG線選擇電路，137表示BG線選擇電路，138 表示SL線選擇電路，139表示存儲單元陣列。控制回路131是如下的電路，即接收輸入到半導(dǎo)體存儲裝置130上的多 個指令信號之后，將表示由多個指令信號的組合所示的控制模式的控制模使 信號，輸出到控制電路132、地址寄存器133及數(shù)據(jù)輸入輸出電路134。控制電路132是如下的電路，即接收該控制模式信號后，向地址寄存器 133、數(shù)據(jù)輸入輸出電路134、 FG線選擇電路136、 SL線選擇電路138、 BG 線選擇電路137以及讀出放大器135，輸出對應(yīng)于控制模式的控制信號。地址寄存器133是如下的電路，即接收輸入到半導(dǎo)體裝置130上的多個 地址信號之后，放大地址信號，并向FG線選擇電路136， SL線選擇電路138， BG線選擇電路137以及讀出放大器135輸出地址信號。
數(shù)據(jù)輸入輸出電路134是如下的電路，即將輸入到半導(dǎo)體存儲裝置130的多個輸入數(shù)據(jù)輸出到讀出放大器135中，并將從讀出放大器135輸出的信 號，作為輸出數(shù)據(jù)從半導(dǎo)體存儲裝置130輸出。FG線選擇電路136是，根據(jù)地址信號，在存儲單元陣列139的FG線中 選擇一部分FG線的電路。而且，其與SL線選擇電路138以中間隔著存儲單 元陣列139的方式，而配置在相對向的位置上。SL線選擇電路126是，根據(jù)地址信號在存儲單元陣列129的SL線中選 擇一部分SL線的電路。而且，其與FG線選擇電路136以中間隔著存儲單元 陣列129的方式，而配置在相對向的位置上。BG線選擇電路137是，根據(jù)地址信號在存儲單元陣列139的BG線中選 擇一部分的BG線的電路。而且，其與讀出放大器135以中間隔著存儲單元 陣列139的方式，而配置在相對向的位置上。讀出放大器128是，根據(jù)地址信號而進行選擇來放大存儲單元陣列128 的BL線電位的電路。而且，控制信號處在讀出模式時，將放大過的信號向數(shù) 據(jù)輸入輸出電路134輸出。而且，控制信號處在寫入模式時，將數(shù)據(jù)輸入輸 出電路134的輸入信號輸出到BL線。此外，其與BG線選擇電路137以中間 隔著存儲單元陣列139的方式，而配置在相對向的位置上。圖15的半導(dǎo)體存儲裝置130，在存儲單元陣列139的FG線及SL線延伸 的方向的一端上，具有FG線選擇電路136及SL線選擇電路138。而且，半 導(dǎo)體存儲裝置130，在存儲單元陣列139的BG線及BL線延伸的方向的一端 上，具有SL線選擇電路138及讀出放大器135。因此，根據(jù)圖15的半導(dǎo)體存儲裝置130，能夠以最短距離連接如下的部 件，即FG線和FG線選擇電路136， BG線和BG線選擇電路137， SL線和 SL線選擇電路138，以及BL線和讀出放大器135。圖16是表示利用圖14的半導(dǎo)體存儲裝置及圖15的半導(dǎo)體存儲裝置作為 嵌入式存儲器的LSI的圖。圖16中，140表示LSI， 141表示邏輯電路，142表示利用圖14的半導(dǎo) 體存儲裝置或者圖15的半導(dǎo)體存儲裝置的嵌入式存儲器，143表示控制信號， 144表示地址信號，145表示輸入輸出數(shù)據(jù)。而且，嵌入式存儲器142，從邏 輯電路141接收控制信號143、地址信號144，并進行工作。而且，嵌入式存
儲器142在與邏輯電路141之間，進行輸入輸出數(shù)據(jù)的輸入輸出。此外，邏輯電路141可由fm型FET構(gòu)成是不言而喻地。圖16的LSI140中，嵌入式存儲器142高密度地形成，因此能夠?qū)崿F(xiàn)高 集成化的LSI140。產(chǎn)業(yè)中的可利用性本發(fā)明可提供一種雖具有高密度，但不會發(fā)生多重選擇的存儲單元陣列。
權(quán)利要求
1.一種存儲單元陣列，以陣列狀配置存儲單元，其具有絕緣支撐基板上的半導(dǎo)體區(qū)域；形成在上述半導(dǎo)體區(qū)域的存儲單元；形成在上述半導(dǎo)體區(qū)域之間，用于使上述存儲單元處于絕緣狀態(tài)的絕緣區(qū)域，該存儲單元陣列的特征在于，上述存儲單元，具有源極區(qū)域，其形成在上述半導(dǎo)體區(qū)域的上面；漏極區(qū)域，其形成在上述半導(dǎo)體區(qū)域的上面；正面柵極區(qū)域，其中間隔著柵極絕緣膜，以隔開上述源極區(qū)域和上述漏極區(qū)域的方式配置在上述半導(dǎo)體區(qū)域的第一側(cè)面；背面柵極區(qū)域，其中間隔著柵極絕緣膜，以隔開上述源極區(qū)域和上述漏極區(qū)域的方式配置在與上述半導(dǎo)體區(qū)域的上述第一側(cè)面相對向的第二側(cè)面，上述存儲單元與在第一方向上相鄰的存儲單元共用上述背面柵極區(qū)域。
2. —種存儲單元陣列，具有，第一半導(dǎo)體區(qū)域列，其沿著第二方向排列絕緣支撐基板上第一半導(dǎo)體區(qū) 域的第一半導(dǎo)體區(qū)域；存儲單元，其形成在上述第一半導(dǎo)體區(qū)域上；第二半導(dǎo)體區(qū)域列，其沿著第二方向排列上述絕緣支撐基板上第二半導(dǎo) 體區(qū)域的第二半導(dǎo)體區(qū)域；絕緣區(qū)域，其形成在上述第一半導(dǎo)體區(qū)域之間、上述第一半導(dǎo)體區(qū)域和 上述第二半導(dǎo)體區(qū)域之間，以及上述第二半導(dǎo)體區(qū)域之間，用于使上述存儲 單元處于絕緣狀態(tài)；正面柵極線；平面柵極線；位線；源極線；并且沿著第一方向，依次連續(xù)地配置兩列的上述第一半導(dǎo)體區(qū)域列及一列的 上述第二半導(dǎo)體區(qū)域列而形成，該存儲單元陣列的特征在于，上述存儲單元具有 源極區(qū)域，其形成在上述第一半導(dǎo)體區(qū)域的上面； 漏極區(qū)域，其形成在上述第一半導(dǎo)體區(qū)域的上面；正面柵極區(qū)域，其以夾在上述第一半導(dǎo)體區(qū)域和上述第二半導(dǎo)體區(qū)域之 間的方式配置，并中間隔著柵極絕緣膜，以隔開上述源極區(qū)域和上述漏極區(qū) 域的方式配置在上述第一半導(dǎo)體區(qū)域的第一側(cè)面；背面柵極區(qū)域，其以夾在上述第一半導(dǎo)體區(qū)域和上述第一半導(dǎo)體區(qū)域之 間的方式配置，并中間隔著柵極絕緣膜，以隔開上述源極區(qū)域和上述漏極區(qū) 域的方式配置在與上述第一半導(dǎo)體區(qū)域的上述第一側(cè)面相對向的第二側(cè)面， 而且上述存儲單元與在第一方向上相鄰的存儲單元共用上述背面柵極區(qū)域，上述正面柵極線沿著第二方向延伸，并連接在第二方向上的各上述存儲 單元的上述正面柵極區(qū)域，上述背面柵極線沿著第二方向延伸，并連接在第二方向上的各上述存儲 單元的上述背面柵極區(qū)域，上述位線沿著第一方向延伸，并連接在第一方向上的各上述存儲單元的 上述漏極區(qū)域，上述源極線沿著第一方向延伸，并連接在第一方向上的各上述存儲單元 的上述源極區(qū)域。
3. —種存儲單元陣列的制造方法，用于制造如權(quán)利要求2所述的存儲單元陣列，其特征在于，包括通過第一配線層形成上述正面柵極線及上述背面柵極線的工序； 通過第二配線層形成上述位線及上述漏極線的工序。
4. 一種半導(dǎo)體電路裝置，其特征在于，具有 如權(quán)利要求2所述的存儲單元陣列； 連接于上述位線的讀出放大器； 選擇上述源極線的第一選擇電路； 選擇上述正面柵極線的第二選擇電路； 選擇上述背面柵極線的第三選擇電路，而且上述讀出放大器和上述第一選擇電路以中間隔著上述存儲單元陣列的方 式配置， 上述第二選擇電路和上述第三選擇電路以中間隔著上述存儲單元陣列的 方式配置。
5.—種存儲單元陣列，具有獨立的半導(dǎo)體區(qū)域，其在絕緣支撐基板上沿著第二方向延伸；多個存儲單元，其在上述半導(dǎo)體區(qū)域，沿第二方向連續(xù)形成；絕緣區(qū)域，其形成在上述半導(dǎo)體區(qū)域之間，用于使上述存儲單元處于絕正面柵極線； 背面柵極線； 位線；源極線，而且沿著第一方向配置多個上述半導(dǎo)體區(qū)域而形成， 該存儲單元陣列的特征在于，上述存儲單元，具有 源極區(qū)域，其形成在上述半導(dǎo)體區(qū)域的上面； 漏極區(qū)域，其形成在上述半導(dǎo)體區(qū)域的上面；背面柵極區(qū)域，其中間隔著柵極絕緣膜，以隔幵上述源極區(qū)域和上述漏 極區(qū)域的方式配置在上述半導(dǎo)體區(qū)域的第一側(cè)面；背面柵極區(qū)域，其中間隔著柵極絕緣膜，以隔開上述源極區(qū)域和上述漏 極區(qū)域的方式配置在與上述半導(dǎo)體區(qū)域的上述第一側(cè)面相對向的第二側(cè)面， 而且上述存儲單元與在第二方向上相鄰的上述存儲單元共用上述源極區(qū)域或 上述漏極區(qū)域，上述存儲單元與在第一方向上相鄰的上述存儲單元共用上述正面柵極區(qū) 域或上述背面柵極區(qū)域，上述正面柵極線沿著第二方向延伸，并連接上述半導(dǎo)體區(qū)域的各上述存 儲單元的上述正面柵極區(qū)域，上述背面柵極線沿著第一方向延伸，并連接在第一方向上的各上述存儲 單元的上述背面柵極區(qū)域，上述位線沿著第二方向延伸，并連接上述半導(dǎo)體區(qū)域的各上述存儲單元 的上述漏極區(qū)域， 上述源極線沿著第一方向延伸，并連接在第一方向上的各上述存儲單元 的上述源極區(qū)域。
6. —種存儲單元陣列的制造方法，用于制造如權(quán)利要求5所述的存儲單元陣列，其特征在于，包括通過第一配線層形成上述源極線的工序； 通過第二配線層形成上述背面柵極線的工序； 通過第三配線層形成上述正面柵極線的工序； 通過第四配線層形成上述位線的工序。
7. —種半導(dǎo)體電路裝置，其特征在于，具有 如權(quán)利要求5所述的存儲單元陣列； 連接于上述位線的讀出放大器； 選擇上述源極線的第一選擇電路； 選擇上述正面柵極線的第二選擇電路； 選擇上述背面柵極線的第三選擇電路，而且上述讀出放大器和上述第二選擇電路以中間隔著上述存儲單元陣列的方 式配置，上述第一選擇電路和上述第三選擇電路以中間隔著上述存儲單元陣列的 方式配置。
8. —種存儲單元陣列，具有半導(dǎo)體區(qū)域，其以網(wǎng)格狀排列在絕緣支撐基板上； 多個存儲單元，其以陣列狀形成在上述半導(dǎo)體區(qū)域上； 絕緣區(qū)域，其形成在上述半導(dǎo)體區(qū)域之間，用于使上述存儲單元處于絕 緣狀態(tài)；正面柵極線； 背面柵極線； 位線； 源極線，該存儲單元陣列的特征在于，上述存儲單元具有源極區(qū)域，其在上述半導(dǎo)體區(qū)域的上面，配置在網(wǎng)格的交叉點上；漏極區(qū)域，其在上述半導(dǎo)體區(qū)域的上面，配置在第一方向上的網(wǎng)格線上;背面柵極區(qū)域，其中間隔著柵極絕緣膜，以隔開上述源極區(qū)域和上述漏 極區(qū)域的方式配置在上述半導(dǎo)體區(qū)域的第一側(cè)面；背面柵極區(qū)域，其中間隔著柵極絕緣膜，以隔開上述源極區(qū)域和上述漏 極區(qū)域的方式配置在與上述半導(dǎo)體區(qū)域的上述第一側(cè)面相對向的第二側(cè)面， 而且上述存儲單元與在第一方向上相鄰的上述存儲單元共用上述源極區(qū)域或 上述漏極區(qū)域，上述存儲單元與在第二方向上相鄰的上述存儲單元共用上述正面柵極區(qū) 域或上述背面柵極區(qū)域，上述正面柵極線沿著第一方向延伸，并連接上述半導(dǎo)體區(qū)域的各上述存 儲單元的上述正面柵極區(qū)域，上述背面柵極線沿著第二方向延伸，并連接在第二方向上的各上述存儲 單元的上述背面柵極區(qū)域，上述位線沿著第一方向延伸，并連接上述半導(dǎo)體區(qū)域的各上述存儲單元 的上述漏極區(qū)域，上述源極線在上述半導(dǎo)體區(qū)域的上面沿著第二方向的網(wǎng)格線延仲，并連 接在行方向上的各上述存儲單元的上述源極區(qū)域。
9. 一種存儲單元陣列的制造方法，用于制造如權(quán)利要求8所述的存儲單元陣列，其特征在于，包括通過上述半導(dǎo)體區(qū)域上的雜質(zhì)擴散層形成上述源極線的工序； 通過第一配線層形成上述背面柵極線的工序； 通過第二配線層形成上述正面柵極線的工序； 通過第三配線層形成上述位線的工序。
10. —種半導(dǎo)體電路裝置，其特征在于，具有 如權(quán)利要求8所述的存儲單元陣列； 連接于上述位線的讀出放大器； 選擇上述源極線的第一選擇電路； 選擇上述正面柵極線的第二選擇電路； 選擇上述背面柵極線的第三選擇電路，而且上述讀出放大器和上述第二選擇電路以中間隔著上述存儲單元陣列的方式配置，上述第一選擇電路和上述第三選擇電路以中間隔著上述存儲單元陣列的 方式配置。
全文摘要
本發(fā)明的目的在于，提供一種雖具有高密度，但不會發(fā)生多重選擇的、鋪滿了1T-DRAM的存儲單元及該存儲單元的制造方法，以及利用該存儲單元陣列的半導(dǎo)體電路裝置。提供一種存儲單元陣列，其具有絕緣支撐基板上獨立了的半導(dǎo)體區(qū)域；形成在半導(dǎo)體區(qū)域上的存儲單元；使存儲單元處于絕緣狀態(tài)的絕緣區(qū)域。而且，該存儲單元具有；源極區(qū)域；漏極區(qū)域；正面柵極區(qū)域，其中間隔著柵極區(qū)域，以隔開上述源極區(qū)域和上述漏極區(qū)域的方式配置在半導(dǎo)體區(qū)域的側(cè)面上；背面柵極區(qū)域，其中間隔著柵極區(qū)域，以隔開上述源極區(qū)域和上述漏極區(qū)域的方式配置在與半導(dǎo)體區(qū)域的上述側(cè)面相對向的側(cè)面上。而且，存儲單元的特征在于，與在行方向上相鄰的存儲單元共用上述背面柵極區(qū)域。
文檔編號H01L21/8242GK101167179SQ200580049510
公開日2008年4月23日 申請日期2005年2月18日 優(yōu)先權(quán)日2005年2月18日
發(fā)明者吉田英司, 宮下俊彥, 田中徹 申請人:富士通株式會社