專利名稱：半導體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于非揮發(fā)性存儲器以及其制造方法，更詳而言之，是
關(guān)于具有ONO (Oxide Nitride Oxide，氧化物氮化物氧化物)膜的非揮 發(fā)性存儲器以及其制造方法。
背景技術(shù)：
近年來，已廣泛使用資料可再寫的半導體裝置的非揮發(fā)性存儲器。 在此種非揮發(fā)性存儲器的技術(shù)領(lǐng)域中，為了高儲存容量化，已努力發(fā) 展以存儲器單元(memory cell)的小型化為目的的技術(shù)開發(fā)。
作為非揮發(fā)性存儲器，已廣泛使用將電荷儲存于浮柵極 (floating-gate)的浮柵極型閃存。然而，當進行用以實現(xiàn)高儲存密度 化的存儲器單元的小型化時，難以設(shè)計浮柵極型閃存。這是因為隨著 浮柵極型閃存的存儲器單元的小型化，穿隧氧化物膜(tunnel oxide film)必須薄膜化之故。然而，由于穿隧氧化物膜的薄膜化會增加流過 穿隧氧化物膜的漏電流且儲存于浮柵極的電荷因為引進至穿隧氧化物 膜的缺陷而消失，造成可靠性的問題。
鑒于所述問題，因此有具有例如MONOS (Metal Oxide Nitride Oxide Silicon;金屬氧化物氮化物氧化物硅)型或SONOS (Silicon Oxide Nitride Oxide Silicon;硅氧化物氮化物氧化物硅)型膜的ONO (Oxide/Nitride/Oxide;氧化物/氮化物/氧化物)膜的閃存。此等閃存儲 器是將電荷儲存于氮化硅膜層(稱作夾于氧化硅膜層的陷阱層(trap layer))中。在此種閃存中，電荷是儲存于作為絕緣膜的氮化硅膜層中， 因此，即使在穿隧氧化物膜中有缺陷，亦如同浮柵極閃存般電荷不會 消失。而且，可在一個存儲器單元的陷阱層中儲存多層位，有利于非 揮發(fā)性存儲器的高儲存容量化。
以下使用第1圖(a)至第1圖(d)，針對具有習知ONO膜的閃 存以及其制造方法(以下，稱為習知技術(shù))來加以說明。第l圖(a)
至第l圖(d)為習知技術(shù)的閃存及其制造方法的剖面圖。閃存是包含 存儲器單元以及外圍電路。存儲器單元是顯示于圖式左側(cè)，而外圍電
路顯示于圖式右側(cè)。
在第1圖(a)中，在所述P型硅半導體襯底IOO上形成第一氧化 硅膜層110作為穿隧氧化物膜、氮化硅膜層112作為陷阱層、以及第 三氧化硅膜層114作為用于注入的保護膜。接著涂上光阻120，以及通 過使用一般的曝光技術(shù)，形成存儲器單元區(qū)域的位線以及源極/漏極區(qū) 域形成區(qū)域開口部140。組件符號Lll表示開口部140的寬度。
接著，參考第1圖(b)，注入例如砷(As)離子至所述位線以及 所述源極/漏極區(qū)域，以及進行熱處理以形成成為位線以及源極/漏極區(qū) 域的N型低電阻層層150。此處，組件符號L12表示低電阻層150的 寬度。 一組源極/漏極區(qū)域150的間所夾的區(qū)域是成為信道區(qū)域156。
然后，參考第1圖(c)，去除作為保護膜的第三氧化硅膜層114 以及形成第二氧化硅膜層116。
接著，參考第1圖(d)，去除外圍電路區(qū)域的第二氧化硅膜層116、 氮化硅膜層112、以及第一氧化硅膜層110。然后，在外圍電路形成區(qū) 域形成成為柵極氧化物膜的第四氧化硅膜層170。并且，形成外圍電路 的柵極金屬182，記憶單元的控制柵極，以及作為字線(word line) 180 的多晶硅膜層。之后，根據(jù)一般的制造方法形成存儲器單元以及外圍 電路，完成具有ONO膜的閃存。
此外，為了降低位線的電阻值，專利文件1是揭露一種具有ONO 膜的閃存，其中于部份的位線中是包含有硅化金屬層。
專利文獻1:日本特開2002-170891號公報

發(fā)明內(nèi)容
發(fā)明所欲解決的課題
然而，在習知技術(shù)中，小型化低電阻層150 (具有尺寸L12的位線 以及源極/漏極區(qū)域)為困難的。尺寸L12比開口部140的尺寸Lll大， 而大的量為因離子注入而造成的側(cè)面擴散的量。開口部140的尺寸Lll 是受限于曝光裝置的波常的約一半波長。例如，若采用一般的KrF曝 光裝置，難以將Lll作成100nm以下。因此，亦難以將L12作成100nm
以下。
此外，當小型化位線以及源極/漏極區(qū)域的低電阻層150的尺寸L12 時，則有位線的電阻變大，而造成寫入抹除特性劣化的問題。
鑒于所述問題，如專利文件1所述，有形成第一低電阻層以及第 二低電阻層的習知技術(shù)。第一低電阻層是通過注入離子至位線而形成， 而低電阻硅化金屬膜的第二低電阻層是接觸第一低電阻層并部份形成 于第一低電阻層上。然而，于專利文件1中，第二低電阻層無法連續(xù) 地在電流流動的方向中形成。因此無法充分地降低位線的電阻。此外， 硅化金屬由于在側(cè)壁控制柵極的間設(shè)置硅化金屬膜，因此若不增加位 線的寬度，側(cè)壁金屬膜是無法在第一低電阻層上形成。故無法滿足對 小型化的需求。再者，除非設(shè)置有兩層多晶硅膜層2，否則存儲器單元 無法完成。 一般而言，由于在外圍電路區(qū)域的柵極是以單一層多晶硅 膜而形成，因此在存儲器單元中具有兩層多晶硅膜層的結(jié)構(gòu)將造成外 圍電路的制造程序變得相當復(fù)雜。
另一方面，在習知技術(shù)中，由于光阻是用以作為掩模(mask)，因而難 以在位線區(qū)域150上進一步沉積低電阻層。 一般而言，形成低電阻層 至少需要200。C以上的高溫，而此溫度超過光阻的玻璃轉(zhuǎn)換溫度
因此，本發(fā)明的目的是提供一種可解決所述課題，防止位線的高 電阻化，并將存儲器單元予以小型化，且外圍電路的制造制程容易的 半導體裝置及其制造方法。 解決課題的手段
本發(fā)明的半導體裝置具有半導體襯底；ONO (氧化物/氮化物/ 氧化物)膜，形成于該半導體襯底上；控制柵極，設(shè)置在該ONO膜上； 以及位線，該位線具有第一低電阻層以及第二低電阻層，該第一低電 阻層是形成于該半導體襯底中，而該第二低電阻層是與該第一低電阻 層接觸且在電流流動的方向連續(xù)形成，并且，所述第二低電阻層具有 比所述第一低電阻層低的薄層電阻(sheet resistance)。
根據(jù)本發(fā)明，通過連續(xù)地在位線中具有低的薄層電阻的第二低電 阻層，能降低位線的電阻，并能降低位線的尺寸而提供可小型化的半 導體裝置。
本發(fā)明的所述第一低電阻層是雜質(zhì)(impurity)擴散層。
根據(jù)本發(fā)明，能提供一種于第一低電阻層使用雜質(zhì)擴散層，藉此 可簡化制造程序的半導體裝置。
本發(fā)明的所述第二低電阻層是能構(gòu)成為具有硅化金屬膜層。
根據(jù)本發(fā)明，將低電阻硅化金屬膜層用于位線，藉此能提供具有 位線電阻小的半導體裝置。
本發(fā)明的所述第二低電阻層是能構(gòu)成為具有外延生長的硅層。
根據(jù)本發(fā)明，將低電阻的外延生長的硅層用于位線，藉此能提供 位線電阻小的半導體裝置。
本發(fā)明亦能構(gòu)成為具有連接至控制柵極的字線，且控制柵極以及 字線是由單一多晶硅層而一體地形成。
根據(jù)本發(fā)明，由于存儲器單元可以單一多晶硅膜來形成因此能將 多晶硅膜作為外圍電路的柵極金屬來使用，藉此提供簡化外圍電路的 制造程序的半導體裝置。
本發(fā)明亦能構(gòu)成為位線以及控制柵極僅ONO膜的上側(cè)氧化物膜 為絕緣。
根據(jù)本發(fā)明，由于控制柵極以及位線是以品質(zhì)優(yōu)良的氧化硅層來 予以絕緣，因此能提供構(gòu)成簡單且具有優(yōu)良的絕緣特性的半導體裝置。
本發(fā)明復(fù)為一種半導體裝置的制造方法，所述制造方法具備有 在半導體襯底上形成ONO膜(氧化物/氮化物/氧化物)的步驟；在所
述ONO膜上形成具有將位線形成區(qū)域選擇性地去除的開口部的絕緣 膜掩模層的步驟所述絕緣膜掩模；將絕緣膜掩模層作為掩模并在所述 位線形成區(qū)域的硅襯底選擇性地將雜質(zhì)予以離子注入，藉此形成第一 低電阻層的步驟；將位線形成區(qū)域的ONO膜予以蝕刻的步驟；以及形 成第二低電阻層的步驟，該第二低電阻層是接觸位線形成區(qū)域的第一 低電阻層，且在電流流動的方向連續(xù)形成，且第二低電阻層具有低于 第一低電阻層的薄層電阻。
根據(jù)本發(fā)明，由于能通過在位線具有低薄層電阻的第二低電阻層， 藉此減少位線的電阻，因此能提供降低位線的尺寸，且可小型化的半 導體裝置的制造方法。
本發(fā)明的形成所述絕緣膜掩模層的步驟復(fù)具備有于開口部側(cè)面形 成間隔物，藉此減小開口部的開口尺寸的步驟。 根據(jù)本發(fā)明，能提供將位線的尺寸進一步小型化的半導體裝置的 制造方法。
本發(fā)明的所述絕緣膜掩模層為氮化硅膜。
依據(jù)本發(fā)明，由于能確保與ONO膜的上側(cè)氧化物膜的蝕刻選擇 性，故能提供可簡化制造步驟的半導體裝置的制造方法。
本發(fā)明的制造方法復(fù)具備有在形成所述第二低電阻層的步驟后，
去除ONO膜的上側(cè)氧化物膜的步驟；以及形成氧化硅膜層，從而覆蓋
ONO膜的氮化物層及開口部下的第二低電阻層的步驟。
根據(jù)本發(fā)明，由于控制柵極以及位線是通過極佳品質(zhì)的氧化硅膜 層予以絕緣，因此能提供構(gòu)成簡單且具有極佳絕緣特性的半導體裝置 的制造方法。
本發(fā)明的形成所述第一低電阻層的步驟復(fù)包含有去除在將所述位 線形成區(qū)域的所述ONO膜的上側(cè)氧化物膜及位于上側(cè)氧化物膜下方 的氮化物膜選擇性地去除后，于所述半導體襯底將雜質(zhì)予以離子注入 的步驟。
根據(jù)本發(fā)明，由于通過通過第一氧化硅膜的離子注入，執(zhí)行用于 形成第一低電阻層的歩驟，因此能降低離子注入的側(cè)面擴散，并能提 供可進一步小型化的半導體裝置的制造方法。
本發(fā)明的形成所述第二低電阻層的步驟復(fù)包含有形成硅化金屬膜 層的步驟。
根據(jù)本發(fā)明，由于將低電阻硅化金屬膜層使用于位線，故能提供 位線電阻小的半導體裝置的制造方法。
本發(fā)明的制造方法復(fù)具備有于所述硅化金屬膜層的形成步驟后， 于所述硅化金屬膜層上選擇性地形成樹脂的步驟；以及去除所述絕緣 膜掩模層的步驟。
根據(jù)本發(fā)明，能提供在去除絕緣膜掩模層時，防止去除ONO膜的 氮化物膜的半導體裝置的制造方法。
本發(fā)明的形成所述第二低電阻層的步驟包含有將低電阻硅層予以 外延生長的步驟。
根據(jù)本發(fā)明，通過將低電阻的外延生長的硅層使用于位線，而能 提供位線電阻小的半導體裝置的制造方法。
發(fā)明的效果
根據(jù)本發(fā)明，能提供可防止位線的高電阻化以及可小型化存儲器 單元、且外圍電路的制造步驟簡單的半導體裝置及其制造方法。


第1圖(a)至第1圖(d)為具有習知技術(shù)的ONO膜的閃存及其 制造方法的剖面圖。
第2圖(a)至第2圖(d)為具有本發(fā)明的第一實施例的ONO膜 的閃存及其制造方法的剖面圖(之一)。
第3圖(a)至第3圖(d)為具有本發(fā)明的第一實施例的ONO膜 的閃存及其制造方法的剖面圖(之二)。
第4圖(a)至第4圖(c)為具有本發(fā)明的第一實施例的ONO膜 的閃存及其制造方法的剖面圖(之三)。
第5圖(a)至第5圖(d)為具有本發(fā)明的第二實施例的ONO膜 的閃存及其制造方法的剖面圖。
具體實施例方式
參考所附圖式，敘述本發(fā)明的實施例。 第一實施例
參考第2圖(a)至第2圖(d)、第3圖(a)至第3圖(d)、以 及第4圖(a)至第4圖(c)來說明第一實施例。本發(fā)明的第一實施 例是使用硅化金屬膜層作為第二低電阻層的實施例所述圖式為第一實 施例的剖面圖，在圖式左側(cè)顯示存儲器單元區(qū)域，在圖式右側(cè)顯示外 圍電路區(qū)域。
參考第2圖(a)，通過一般的制造方法在P型硅半導體襯底200 上依序形成作為穿隧氧化物層的第一氧化硅膜層210以及作為陷阱層 (trap layer)的氮化硅膜層212。此處，利用例如熱氧化法使第一氧化硅 膜層210堆積，利用例如化學氣相沉積(CVD)法使氮化硅膜層212 堆積。此外，形成第三氧化硅膜層214以在制程期間作為保護陷阱層 的保護層。此處，第三氧化硅膜層是通過高溫氧化(High Temperature Oxide; HTO)法或使用有四乙氧基硅(tetraethylorthosilicate， TEOS，
亦稱為正硅酸乙酯)的CVD法而沉積至少lOnm以上。
接著，參考第2圖(b)，形成絕緣膜掩模層230以作為形成位線 以及源極/漏極區(qū)域的掩模。此處，絕緣膜掩模層230為通過例如CVD 方法而形成的氮化硅膜，而其厚度為足以阻擋后述的注入的離子。使 用氮化硅膜，藉此易于之后去除絕緣膜掩模層230，此外在去除絕緣膜 掩模層230時，能確保與第三氧化硅膜層214的選擇性。
接著，于絕緣膜掩模層230上涂布光阻220，使用一般的曝光方法 在位線以及源極/漏極區(qū)域形成開口部240。此時，開口部240具有開 口尺寸L21。在此，在光阻220下部形成有反射防止膜(未顯示)，藉 此能形成更細致的開口。
之后，參考第2圖(c)，將光阻220作為掩模并選擇性地蝕刻絕 緣膜掩模層230，而在絕緣膜掩模層230形成開口部242。此時，開口 部242具有開口尺寸L22，而所述開口尺寸L22約等于開口尺寸L21 。 然后，例如通過灰化(ashing)法去除光阻220。
然后，參考第2圖(d)，形成間隔絕緣膜(未顯示)以覆蓋絕緣 膜掩模層230的表面上部、絕緣膜掩模層的開口部242的側(cè)面、以及 開口部242下的第三氧化硅膜層的表面。較佳地，間隔絕緣膜具有與 絕緣膜掩模層230相同膜質(zhì)的絕緣膜。例如，通過CVD方法而形成的 氮化硅膜。該厚度視在絕緣膜掩模層的開口部242的尺寸減小程度而 定。通過利用氮化硅膜，易于在之后去除間隔物234，此外，在去除時， 能確保與第三氧化硅膜層214的選擇性。
接著，將間隔絕緣膜予以時刻，使間隔物234殘留在絕緣膜掩模 層的開口部242的側(cè)面，并形成具有開口尺寸L23的開口部244。在本 發(fā)明中不一定要使用間隔物234，然而利用間隔物234，能形成比光阻 的開口部240的開口尺寸L21更細致化的開口部244，而可進一步小型 化所述位線的尺寸。
接著，參考第3圖(a)，將開口部244作為掩模而選擇性地蝕刻 第三氧化硅膜層214以及氮化硅膜層212。例如，將砷(As)予以離子 注入并進行熱處理，從而在N型位線區(qū)域和源極/漏極區(qū)域形成第一低 電阻層250。此時，所述第一低電阻層250具有尺寸L24。于源極/漏 極區(qū)域的第一低電阻層250所夾著的部分是成為信道區(qū)域256。
通過蝕刻第三氧化硅膜層214及氮化硅膜層212，將離子注入的膜 僅作為第一氧化硅膜層210。藉此，能降低離子注入的能量并能減少離 子的側(cè)面擴散。從而能夠提供更細致的位線。所述離子注入亦有使用 一般所知的環(huán)型注入(pocket implantation)法。
接下來參考第3圖(b)，蝕刻在開口部244的第一氧化硅膜層210。 然后，在開口部244的位線區(qū)域及源極/漏極區(qū)域上形成硅化金屬層252 以作為第二低電阻膜層。作為硅化金屬，例如，能通過濺鍍(sputtering) 法而于開口部244的硅襯底上形成鈷(Co)，并通過快速熱退火(Rapid Thermal A皿eal， RTA)予以熱處理來形成鈷硅化物。此時，由于以絕 緣膜的絕緣膜掩模層230以及間隔物234作為掩模而形成開口部244， 因此能以高溫來進行硅化金屬膜的形成步驟。
接著，參考第3圖(c)，涂布樹脂260以覆蓋絕緣膜掩模層230 的表面上部、開口部244的側(cè)面、以及開口部244下的硅化金屬膜層 252的表面。樹脂是例如使用氫-倍半硅氧烷(Hydrogen-silsesquioxane; HSQ)。
接著，參考第3圖(d)，例如通過灰化法去除樹脂260，以在開口 部244內(nèi)留下樹脂的埋藏區(qū)域262。在此，埋藏區(qū)域262較佳為殘留于 比第三硅膜層214還高的上部。
接著，參考第4圖(a)，通過例如熱磷酸來去除絕緣膜掩模層230 以及間隔物234。由于通過樹脂埋藏區(qū)域262保護面對氮化硅膜層212 的開口部244的側(cè)面，因此不會去除氮化硅膜層212，并可容易地去除 絕緣膜掩模層230以及間隔物234 。
接著，參考第4圖(b)，例如通過灰化法去除樹脂的埋藏區(qū)域262， 并通過例如緩沖的氫氟酸溶液去除第三氧化硅膜層214。然后，利用例 如CVD法于氮化硅膜層212的表面以及開口部244下的硅化金屬膜層 252的表面形成第二氧化硅膜層216以作為頂部氧化膜層。此時，形成 溫度較佳為防止硅化金屬膜層的氧化的溫度(例如800。C以下)，且較 佳為以電槳CVD法來形成。藉此，于離子注入時，能使用離子未暴露 的良好膜質(zhì)的第二氧化硅膜層并將位線的硅化金屬膜層252以及控制 柵極280予以絕緣，而獲得良好的絕緣特性。
最后，參考第4圖(c)，選擇性地去除外圍電路區(qū)域的第二氧化
硅膜層216、氮化硅膜層212、以及第一氧化硅膜層210。在外圍電路 區(qū)域形成第四氧化硅膜層270以作為柵極氧化物膜。在外圍電路區(qū)域 的第四氧化硅層270的表面以及存儲器單元區(qū)域的第二氧化硅膜層表 面形成多晶硅膜層。該多晶硅層在存儲器單元區(qū)域中作為控制柵極以 及字線280來使用，而在外圍電路區(qū)域中作為柵極電極282來使用。 接著，在一般制造歩驟后，形成存儲器單元和外圍電路，并完成第一 實施例的閃存。
根據(jù)本發(fā)明的第一實施例，位線區(qū)域的第一低電阻層250的尺寸 L24是大于在間隔物的開口部244的尺寸L23，而大的量為離子注入的 側(cè)面擴散量。然而，在間隔物的開口部244的尺寸L23是可窄于光阻 的開口部的尺寸L21，而窄的量約為間隔物的尺寸。因此，即使使用有 一般使用的KrF曝光裝置，亦可細微化至100nm以下。此外，由于將 絕緣膜作為掩模來形成開口部244，因此可使用光阻超過玻璃轉(zhuǎn)換溫度 的高溫制程來形成硅化金屬膜層252。藉此，可防止位線的高電阻話， 并容易將位線小型化。
此外，由于以單一層多晶硅膜層來形成存儲器單元，故能與外圍 電路的柵極電極共通化，而能容易進行外圍電路的制造步驟。 第二實施例
參考第5圖(a)至第5圖(d)，說明本發(fā)明的第二實施例。本發(fā) 明的第二實施例是例示使用外延(epitaxially)生長的低電阻硅層來作 為第二低電阻層。第5圖(a)至第5圖(d)是本發(fā)明的第二實施例 的剖面圖。存儲器單元區(qū)域顯示于圖式左側(cè)，而外圍電路區(qū)域顯示于 圖式右側(cè)。
第5圖(a)是與第一實施例的第3圖(a)相同，并通過與第一 實施例的第2圖(a)至第2圖(d)以及第3圖(a)相同的制造步驟 來制造。在此，組件符號300表示硅半導體襯底，組件符號310表示 信道氧化物膜的第一氧化硅膜層，組件符號312表示陷阱層的氮化硅 膜層，組件符號314表示保護膜的第三氧化硅膜層，組件符號330表 示絕緣膜掩模層，組件符號334表示間隔物，組件符號344表示用于 形成位線以及源極/漏極區(qū)域的開口部，組件符號350表示用于通過離 子注入而形成的N型位線及源極/漏極區(qū)域的第一低電阻層，組件符號356表示信道區(qū)域。
接著，參考第5圖(b)，通過外延法在開口部344下的第一低電 阻層上使摻雜有砷(As)或磷(P)的第二低電阻層352成長。。使用 一般的選擇性外延法，藉此第二低電阻層不會形成于絕緣膜的絕緣膜 掩模層330及間隔物334上。此時，形成第二低電阻層352從而高于 第三氧化硅膜層314的上部。接著通過例如熱磷酸去除絕緣膜掩模層 330以及間隔物334。由于通過第二低電阻層352覆蓋氮化硅膜層312 的開口部344的側(cè)面，因此當去除絕緣膜掩模層330及間隔物334時， 不會去除氮化硅膜層312。因此，即使未形成如同第一實施例的樹脂的 埋藏區(qū)域262，仍可輕易地去除絕緣膜掩模層330以及間隔物334。
然后參考第5圖(c)，通過例如緩沖的氫氟酸來去除保護膜的第 三氧化硅膜層314，并將第二低電阻層352的上部蝕刻至第一氧化硅膜 層310的厚度左右。然后，形成第二氧化硅膜層316以作為頂部氧化 物膜。
最后，參考第5圖(d)，通過執(zhí)行與第一實施例的第4圖(c)相 同的制造步驟，完成第二實施例的閃存。此處，組件符號370表示外 圍電路區(qū)域的柵極氧化物膜的第四氧化硅膜層，組件符號380表示存 儲器單元區(qū)域的控制柵極和字線，組件符號382表示外圍電路區(qū)域的 柵極電極。第二實施例是與第一實施例相同，通過第二低電阻層352， 而能降低位線的電阻、能小型化位線、以及能易于制造外圍電路。并 且，在第二實施例與第一實施例相比，有無需使用樹脂260，并可容易 去除絕緣膜掩模層330以及間隔物334的優(yōu)點。
以上雖然已詳述本發(fā)明的較佳實施例，惟本發(fā)明并未限定于特定 的實施例，在申請專利范圍所記載的本發(fā)明的精神的范圍內(nèi)，是可進 行各種的變形及變更。
權(quán)利要求
1.一種半導體裝置，包括半導體襯底；ONO(氧化物/氮化物/氧化物)膜，形成于所述半導體襯底上；控制柵極，設(shè)置于所述ONO膜上；以及位線，具有形成于所述半導體襯底內(nèi)的第一低電阻層以及與所述第一低電阻層連接并于電流流動的方向連續(xù)形成的第二低電阻層；所述第二低電阻層具有比所述第一低電阻層低的薄層電阻。
2. 如權(quán)利要求1所述的半導體裝置，其中，所述第一低電阻層是 雜質(zhì)擴散層。
3. 如權(quán)利要求1或2所述的半導體裝置，其中，所述第二低電阻 層具有硅化金屬膜層。
4. 如權(quán)利要求1至3中任一項所述的半導體裝置，其中，所述第 二低電阻層具有經(jīng)外延生長的硅層。
5. 如權(quán)利要求1至4中任一項所述的半導體裝置，所述半導體裝 置還具有連接至所述控制柵極的字線，且所述控制柵極及所述字線是 通過單一多晶硅層而一體地形成。
6. 如權(quán)利要求1至5中任一項所述的半導體裝置，其中，所述位 線及所述控制柵極僅通過所述ONO膜的上側(cè)氧化物膜層來予以絕緣。
7. 如權(quán)利要求1至6中任一項所述的半導體裝置，其中，所述第 二低電阻層的寬度比所述第一低電阻層的寬度窄。
8. —種半導體裝置的制造方法，具備下列步驟 在半導體襯底上形成ONO (氧化物/氮化物/氧化物)膜的步驟；在所述ONO膜上形成具有經(jīng)選擇性地去除位線形成區(qū)域的開口 部的絕緣膜掩模層的步驟；將所述絕緣膜掩模層作為掩模而選擇性地在所述位線形成區(qū)域的 硅襯底中離子注入雜質(zhì)以形成第一低電阻層的步驟；將所述位線形成區(qū)域的所述ONO膜予以蝕刻的步驟；以及形成與所述位線形成區(qū)域的第一低電阻層接觸且于電流流動的方 向連續(xù)形成的第二低電阻層的步驟，且該第二低電阻層具有低于所述 第一低電阻層的薄層電阻。
9. 如權(quán)利要求8所述的半導體裝置的制造方法，其中，形成所述 絕緣膜掩模層的步驟具有在所述開口部的側(cè)面形成間隔物，藉此縮小 所述開口部的開口尺寸的步驟。
10. 如權(quán)利要求8或9所述的半導體裝置的制造方法，其中，所述 絕緣膜掩模層為氮化硅膜層。
11. 如權(quán)利要求8至10中任一項所述的半導體裝置的制造方法， 還具備下列步驟在形成所述第二低電阻層的步驟后，去除所述ONO膜的上側(cè)氧化 物膜的步驟；以及形成氧化硅膜層從而覆蓋ONO膜的氮化物膜及所述開口部下的 第二低電阻層的步驟。
12. 如權(quán)利要求8至11中任一項所述的半導體裝置的制造方法， 其中，形成所述第一低電阻層的步驟包括在選擇性地去除在所述位線 形成區(qū)域的所述ONO膜的上側(cè)氧化物膜以及其下的氮化物膜后，在所 述半導體襯底中離子注入雜質(zhì)的步驟。
13. 如權(quán)利要求8至12中任一項所述的半導體裝置的制造方法， 其中，形成所述第二低電阻層的步驟包括形成硅化金屬膜層的步驟。
14. 如權(quán)利要求13所述的半導體裝置的制造方法，還具備下列步 驟在所述硅化金屬膜層的形成步驟后，在所述硅化金屬膜層上選擇 性地形成樹脂的步驟；以及去除所述絕緣膜掩模層的步驟。
15.如權(quán)利要求8至14中任一項所述的半導體裝置的制造方法，其中，形成所述第二低電阻層的步驟包括外延生長低電阻硅層的步驟。
全文摘要
一種半導體裝置，包含半導體襯底(200)、設(shè)置于半導體襯底上的ONO(氧化物/氮化物/氧化物)膜(210、212、216)、設(shè)置在ONO膜上的控制柵極(280)、第一低電阻層(250)、以及第一低電阻層接觸且朝電流流動方向連續(xù)形成的第二低電阻層(252)，并且，第二低電阻層具有低于第一低電阻層的薄層電阻。以此架構(gòu)，能提供一種可防止位線的高電阻化，并將存儲器單元予以小型化且外圍電路的制造制程容易的半導體裝置及其制造方法。
文檔編號H01L29/792GK101103456SQ200580046970
公開日2008年1月9日 申請日期2005年1月24日 優(yōu)先權(quán)日2005年1月24日
發(fā)明者保坂真彌, 纐纈洋章 申請人:斯班遜有限公司;斯班遜日本有限公司