專利名稱：用于cmos工藝的金屬柵極晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，并且更具體地講，涉及用于NMOS(n溝道金屬氧化物半導(dǎo)體)和PMOS(p溝道MOS)器件的金屬柵極。
背景技術(shù)：
在CMOS(互補金屬氧化物半導(dǎo)體)制造領(lǐng)域中，現(xiàn)在考慮使用包含金屬和氧化物二者的柵極。在雙金屬柵極工藝中，使用第一金屬來形成PMOS器件用的柵極電極，而使用不同的第二金屬來形成NMOS器件用的柵極電極。使用不同金屬的原因是，這樣會使各種類型器件的功函數(shù)最佳化。功函數(shù)的改變將會影響閾值電壓(VT)。對于PMOS器件，希望功函數(shù)接近于硅價帶邊緣5.2eV，而對于NMOS器件，希望功函數(shù)接近于硅導(dǎo)帶邊緣4.1eV。
使用導(dǎo)電金屬氧化物作為柵極材料的一個問題是，在高溫退火期間，即，高于450攝氏度，金屬氧化物可能會丟失氧。不期望的氧丟失會造成柵極的功函數(shù)發(fā)生改變，這樣就改變了器件的VT。
因此，非常希望有一種能夠形成抵制在退火處理步驟期間發(fā)生的變化的雙金屬柵極的生產(chǎn)工藝。


本發(fā)明是用舉例的方式加以說明的，并且附圖中沒有任何對本發(fā)明的限制，在附圖中，相同的附圖標(biāo)記指代相同的要素，并且其中附圖1是部分完成了的按照本發(fā)明的一種實施方式的半導(dǎo)體器件的局部橫截面圖；附圖2是附圖1之后的處理步驟，其中從半導(dǎo)體器件的一些部分中選擇性地除去導(dǎo)電金屬氧化物和屏障層；附圖3是附圖2之后的處理步驟，其中在第一柵極金屬上沉積第二柵極金屬、多晶硅覆蓋層和ARC；附圖4是附圖3之后的處理步驟，其中將所沉積的金屬圖案化成柵極結(jié)構(gòu)并且與該柵極結(jié)構(gòu)相鄰地形成第一間隔物；附圖5是附圖4之后的處理步驟，其中在襯底上沉積氧化物層和氮化物層，包括在柵極結(jié)構(gòu)和第一間隔物上方；附圖6是附圖5之后的處理步驟，其中由氮化物層形成第二間隔物，同時使氧化物層變薄，并且隨后形成源極/漏極區(qū)域；和附圖7是附圖6之后的處理步驟，其中去除柵極和源極/漏極區(qū)域上方的薄氧化物層，并且隨后對這些區(qū)域進行硅化，以形成基本完成的器件。
附圖8說明按照本發(fā)明的另一種實施方式的半導(dǎo)體器件的橫截面圖。
本領(lǐng)域技術(shù)人員將會意識到，附圖中的要素是為了簡明而示出的，并且不一定按比例畫出。例如，可能將附圖中某些要素的尺寸相對于其它要素進行了夸大，以幫助理解本發(fā)明的實施方式。
具體實施例方式
總地來說，本發(fā)明通過在導(dǎo)電柵極氧化物上引入抗氧化屏障層而克服了前面介紹的柵極電極在高溫退火期間丟失氧的問題。在抗氧化屏障層上沉積多晶硅覆蓋層，從而可以以常規(guī)方式形成柵極自對準(zhǔn)硅化物工藝。
在連同相應(yīng)的圖解說明一起考慮的時候，通過閱讀下面的詳細說明，將會更加容易理解這些益處和優(yōu)點。要注意，這些圖解并不是在各方面都是按比例畫出的，對于理解本發(fā)明而言，比例的精確度并非是必要的。而且，還可能存在沒有具體圖示的處于本發(fā)明范圍之內(nèi)的其它實施方式。
附圖1-7示出按照本發(fā)明的半導(dǎo)體工藝的一種實施方式的各個不同階段的橫截面圖。在附圖1中，示出的是部分完成的半導(dǎo)體器件100。如附圖1中所示的半導(dǎo)體器件100包括半導(dǎo)體襯底102，在該半導(dǎo)體襯底內(nèi)，形成有第一阱104和第二阱106。典型地，半導(dǎo)體襯底102包括輕度摻雜的n型或p型單晶硅，不過也可以使用其它的半導(dǎo)體材料，比如硅、鍺和絕緣體上硅(SOI)。所圖示的半導(dǎo)體器件100的實施方式是利用雙阱工藝生產(chǎn)的，在雙阱工藝中，將第一阱104有選擇地注入到襯底102中將要形成第一導(dǎo)電類型器件的部分中，而將第二阱106有選擇地注入到襯底102中將要形成第二種不同的且相反導(dǎo)電類型的晶體管的部分中。在雙阱工藝的一種實施方式中，第一阱104自身可以包圍在槽形區(qū)(未示出)中，第一阱104與該槽形區(qū)(tub)的導(dǎo)電類型是相反的。在另一種實施方式中，襯底102可以包括形成在重度摻雜塊(bulk)上的輕度摻雜外延層。在一種實施方式中，例如，襯底102的圖示部分是p+塊上形成的p-外延層，而第一阱104是n型摻雜的，第二阱106是p型的。n型傳導(dǎo)結(jié)構(gòu)可以通過用適當(dāng)?shù)膎型雜質(zhì)(比如磷或砷)對半導(dǎo)體襯底102進行注入來形成，而p型結(jié)構(gòu)可以通過用適當(dāng)?shù)膒型雜質(zhì)(比如硼)進行注入來形成。第一阱104和第二阱106，如附圖1所示，是利用溝槽隔離結(jié)構(gòu)112相互隔離開的。溝槽隔離結(jié)構(gòu)112可以包括適當(dāng)?shù)慕^緣體，比如電介質(zhì)材料。溝槽隔離結(jié)構(gòu)112可以包括氧化物、氮化物或其它適當(dāng)?shù)碾娊^緣體材料。在優(yōu)選實施方式中，溝槽隔離結(jié)構(gòu)112包括二氧化硅。
在襯底102的第一阱104和第二阱106上形成柵極電介質(zhì)108。在一種實施方式中，柵極電介質(zhì)108包括常規(guī)的、用加熱方法形成的厚度最好小于10納米的二氧化硅或氮氧化硅。在另一種實施方式中，柵極電介質(zhì)108可以包括另一種可供選用的柵極材料，比如第一或第二過渡金屬氧化物或稀土氧化物材料。這些可供選用的柵極電介質(zhì)材料因它們具有高介電常數(shù)(K)而適合選用，高介電常數(shù)使得能夠使用較厚的柵極電介質(zhì)層而又不對薄膜的電氣和電容特性造成負(fù)面影響。一種優(yōu)選的高K柵極電介質(zhì)是二氧化鉿(HfO2)。對于這些可供選用的柵極電介質(zhì)，可以使用從鋯、鉿、鋁、鑭、鍶、鉭、鈦、硅的氧化物以及它們的組合物中選取的適當(dāng)過渡金屬氧化物混合物。也可以為柵極電介質(zhì)使用過渡金屬硅酸鹽和鋁酸鹽，比如硅酸鉿(HfxSiyOz)、鋁酸鉿(HfxAlyOz)和鈦酸鉿(HfxTiyOz)。
如附圖1中進一步示出的，在柵極電介質(zhì)108上沉積有第一金屬類型的導(dǎo)電金屬氧化物110。下面將會更加詳細地介紹，將從半導(dǎo)體襯底102中制作一種導(dǎo)電類型的晶體管的部分有選擇地上去除第一金屬110，從而導(dǎo)電金屬氧化物110將僅僅存在于另一種導(dǎo)電類型的晶體管所處的位置上。最好，用化學(xué)汽相沉積(CVD)、原子層沉積(ALD)或分子束沉積(MBD)工藝來沉積導(dǎo)電金屬氧化物110，以保證柵極電介質(zhì)108的完整性。在另一種可選實施方式中，第一金屬110可以是用濺渡工藝物理汽相沉積的。在將導(dǎo)電金屬氧化物110最終保留在p型晶體管上(即，在如附圖1中所示要在裝置100的左半部分中形成PMOS器件時)的實施方式中，當(dāng)襯底102是硅時，希望第一金屬類型具有接近于硅的價帶的功函數(shù)(即，接近5.1eV的功函數(shù))。導(dǎo)電金屬氧化物110包括從由Ir、Mo、Ru、W、Os、Nb、Ti、V、Ni和Re構(gòu)成的組中選取的元素。
在沉積了層110之后，通過物理汽相沉積(PVD)、化學(xué)汽相沉積(CVD)和原子層沉積(ALD)在層110上沉積抗氧化屏障層111。屏障層111可以具有介于一納米(nm)到50nm之間的厚度。屏障層111應(yīng)當(dāng)能夠阻止形成連續(xù)的絕緣氧化物層，其中氧來源是導(dǎo)電氧化物柵極電極。在溫度升高后，導(dǎo)電氧化物柵極電極可能向周圍薄膜釋放氧。溫度的升高可能是因為例如高溫退火、沉積或其它工藝步驟造成的。如果柵極電極材料失去過多的氧，則柵極電極的功函數(shù)可能會發(fā)生改變。此外，如果導(dǎo)電金屬氧化物向隨后形成的層釋放氧，比如向多晶硅釋放氧，則可能在屏障層111與多晶硅之間形成絕緣介質(zhì)層。絕緣層可能會造成在柵極材料與多晶硅覆蓋層之間形成不希望有的電容。抗氧化屏障層111在導(dǎo)電金屬氧化物與屏障層11上方的層之間形成屏障?？寡趸琳蠈?11阻止氧從導(dǎo)電金屬氧化物110中擴散出來并且還抵抗由屏障層111與導(dǎo)電金屬氧化物110之間的接觸造成的氧化。
注意，在所示的實施方式中，將屏障層111用在PMOS器件的形成中。不過，本領(lǐng)域的技術(shù)人員將會認(rèn)識到，可以將類似于屏障層111的屏障層引入到NMOS器件的形成中。
現(xiàn)在轉(zhuǎn)到附圖2，使用濕法或干法蝕刻選擇性地去除了導(dǎo)電金屬氧化物110和抗氧化層111的一部分。在所示的實施方式中，層110和111的選擇性去除是使用用來形成第二阱106的阱掩模借助掩模和蝕刻工藝來實現(xiàn)的。在這種實施方式中，將第二阱106(在該第二阱上方，將最終制作出第二類型的晶體管)上方的導(dǎo)電金屬氧化物110和抗氧化屏障層111去除。這樣，在晶體管形成過程完成之后，導(dǎo)電金屬氧化物110和屏障層111將會仍然保留在第一導(dǎo)電類型的晶體管的結(jié)構(gòu)中，而在第二導(dǎo)電類型的晶體管中將不存在導(dǎo)電金屬氧化物110和屏障層111。并不需要使用嚴(yán)格尺寸(CD)容差的掩模來定義如附圖2中所示的導(dǎo)電金屬氧化物110和屏障層111的選擇性去除的部分，因為掩模錯位不會對后續(xù)處理造成不利影響。
在優(yōu)選實施方式中，使用硅氧化物或硅氮化物硬掩模(未示出)來圖案化層110和111，因為很多適用的用于從第二導(dǎo)電類型的區(qū)域(即，從第二阱106上方)去除層110和111的金屬蝕刻劑也會蝕刻或分解光致抗蝕劑掩模。因此，需要能夠充分抵御金屬蝕刻劑的掩模?？梢允褂糜脕硇纬傻诙?06的同一掩模來圖案化該硬掩模。還要不對底下的柵極電介質(zhì)108造成破壞地去除層110和111，這可以使用適當(dāng)?shù)臐穹?、等離子或氣態(tài)蝕刻來實現(xiàn)。
現(xiàn)在轉(zhuǎn)到附圖3，在半導(dǎo)體襯底102的第一和第二阱104和106上方形成金屬114，從而覆蓋屏障層111和柵極電介質(zhì)108的暴露部分。金屬114的金屬類型具有不同于導(dǎo)電金屬氧化物110所使用的金屬類型的功函數(shù)。在用于導(dǎo)電金屬氧化物110的金屬類型具有接近于襯底材料(例如，硅)價帶的功函數(shù)的實施方式中，用于金屬114的金屬類型具有更加接近于襯底材料的導(dǎo)帶的功函數(shù)。相反，在用于導(dǎo)電金屬氧化物110的金屬類型具有接近于襯底材料的導(dǎo)帶的功函數(shù)時，用于金屬114的金屬類型具有接近于襯底材料的價帶的功函數(shù)。
仍如附圖3中所示，在金屬114上方沉積了硅包含層116，該硅包含層116是作為導(dǎo)電材料沉積的或者是隨后制作成導(dǎo)電的。在優(yōu)選實施方式中，硅包含層116是針對例如柵極電極應(yīng)用而原地?fù)诫s或隨后摻雜成為充分導(dǎo)電的多晶硅層或多晶硅-鍺層。硅包含層116也可以是摻雜或不摻雜的非晶硅或硅-鍺層。
最好將金屬114沉積成厚度與導(dǎo)電金屬氧化物110近似相同，同時各個金屬層處于10-1000埃(1-100納米)的厚度范圍之內(nèi)。最好將硅包含層116沉積成厚度處于100-1500埃(10-150納米)的范圍內(nèi)。硅包含層厚度并沒有嚴(yán)格要求，但是厚度越厚，隨后的間隔物形成工藝中的余地越大，這將在下面加以介紹。硅包含層的厚度可以是柵極疊層的可變厚度層。換句話說，如果某種柵極結(jié)構(gòu)應(yīng)當(dāng)被限制為某一總厚度或者應(yīng)當(dāng)以某一總厚度為目標(biāo)，則硅包含層可以是可改變其厚度以實現(xiàn)所述總厚度的層。
在硅包含層116上方沉積有抗反射涂層(ARC)。ARC 118最好是富含硅的氮化硅層、有機ARC、氮氧化硅或者對特定光刻工藝起到ARC功能的任何ARC材料。在優(yōu)選實施方式中，ARC是通過常規(guī)技術(shù)沉積成厚度介于大約1nm和20nm之間的。
現(xiàn)在轉(zhuǎn)到附圖4，示出的是在已經(jīng)進行了柵極掩模和蝕刻工藝來圖案化導(dǎo)電金屬氧化物層110、屏障層111、金屬層114和硅包含層116，結(jié)果在第一阱104上方形成第一柵極120和在第二阱106上方形成第二柵極122之后的半導(dǎo)體器件100。第一柵極120包括柵極電介質(zhì)108上的層110、層110上的屏障層111和形成在屏障層111上的第二金屬114。與此不同，第二柵極122包括與柵極電介質(zhì)108接觸的第二金屬114。第一柵極120和第二柵極122都具有由硅包含層116形成的疊置覆蓋層。ARC層118最初在柵極疊層蝕刻期間也被圖案化，但是在柵極蝕刻之后可以將它完全去除，因此未在附圖4中示出。因為硅包含層116起到在后續(xù)蝕刻和清洗期間保護金屬柵極的作用，所以沒有必要將ARC層保留在柵極頂部。這是有利的，因為不需要以后在接觸蝕刻工藝期間單獨對ARC進行蝕刻來形成與柵極的接觸，而是可以對其進行濕法蝕刻。而且，完全去除ARC能夠在柵極的頂部實現(xiàn)更加強健的硅化處理。
柵極120和122是用光致抗蝕劑同時圖案化的，并且然后加以蝕刻。因為這些柵極具有不同的高度，所以應(yīng)當(dāng)將柵極蝕刻化學(xué)制品選擇成將柵極向下蝕刻到柵極電介質(zhì)108，如附圖4中所示。在所示的實施方式中，柵極蝕刻沒有去除柵極電介質(zhì)108。
繼續(xù)參照附圖4，在圖案化第一柵極120和第二柵極122之后，沿著兩個柵極的側(cè)面形成第一間隔物124。在優(yōu)選實施方式中，第一間隔物124是這樣形成的沉積薄的氮化硅層(100-300?；?0-30納米)，然后各向異性地蝕刻晶圓，從而僅僅沿著柵極的側(cè)壁留下氮化硅。這一蝕刻的結(jié)果是，結(jié)果得到的間隔物將會具有錐形形狀，如附圖4中所示，靠近各個柵極底部的地方具有50-200埃(5-20納米)的最大厚度或?qū)挾?。在所示的實施方式中，第一間隔物124起到保護金屬柵極免于在隨后去除注入掩模期間遭到蝕刻的作用。如前面所提到的，用于剝離光致抗蝕劑掩模的常規(guī)Piranha和SC-1清洗液也會侵蝕很多打算用于金屬柵極的金屬。在另一種實施方式中，可以取消間隔物124。
如附圖4中所示，第一間隔物124相對于柵極的總高度或厚度可以變化。例如，第一間隔物124沿著第二柵極122的側(cè)壁與第一柵極120相比上升得較高。這并不是問題，因為硅包含層116的存在為金屬柵極在后續(xù)蝕刻期間提供了充分的保護(這是因為硅包含層116能夠抵御來自這些蝕刻的侵蝕)。這樣，由于硅包含層116的存在，使得這種工藝在構(gòu)形和柵極疊層高度方面有很大的處理余量。只要間隔物覆蓋了在硅包含層116之下的底層金屬的所有側(cè)壁，柵極疊層就能夠得到充分保護。
在形成第一間隔物124之后，在柵極電介質(zhì)108是高K介質(zhì)(例如，K大于3.9)的情況下，柵極電介質(zhì)108未受保護的部分(例如，在第一柵極120、第二柵極122和第一間隔物124之下的部分以外的部分)被去除。對于較低的K值，例如在硅二氧化硅的情況下，柵極電介質(zhì)可以保留下來。柵極電介質(zhì)的去除可以使用干法或濕法化學(xué)處理來實現(xiàn)，或者通過進行退火以將該材料轉(zhuǎn)換成揮發(fā)性物質(zhì)來實現(xiàn)，所采用的方法取決于所使用的具體介質(zhì)材料。
接下來，分別與第一柵極120和第二柵極122自對準(zhǔn)地形成擴展區(qū)域126和130，如附圖4中所示。在MOS晶體管結(jié)構(gòu)中形成擴展區(qū)域作為對源極和漏極區(qū)域的擴展，以防止短溝道效應(yīng)。因為擴展區(qū)域126和130將會具有兩種不同的導(dǎo)電類型(擴展區(qū)域126具有第一導(dǎo)電類型，而擴展區(qū)域130具有第二導(dǎo)電類型)，所以在各個注入步驟期間需要用掩模來遮擋該器件的一部分。例如，在形成擴展區(qū)域126期間將該器件與第二阱106相關(guān)聯(lián)的部分遮擋起來，并且在形成擴展區(qū)域130期間將該器件與第一阱104相關(guān)聯(lián)的部分遮擋起來。在注入步驟期間使用的掩?？梢允浅Ｒ?guī)的光致抗蝕掩模。如前面所提到的，在常規(guī)的雙金屬柵極工藝中，在這個階段去除光致抗蝕掩?？赡苁怯泻Φ?，因為清洗溶液可能會侵蝕柵極金屬。不過，按照本發(fā)明，第一間隔物124和硅包含層116的組合使得注入掩模能夠用常規(guī)的清洗化學(xué)試劑(比如Piranha和SC-1)容易地去除，且不會對金屬柵極本身造成有害影響。
雖然沒有示出，但是按照常規(guī)的實踐方法，此時還可以進行鹵化物注入。同樣，需要使用注入掩模，并且通過實踐本發(fā)明，能夠不對金屬柵極材料造成任何傷害地容易地實現(xiàn)這些掩模的去除。
參照附圖5，在形成擴展區(qū)域126和130之后，在該器件上沉積一層氧化物襯里(liner)134，包括在第一柵極120和第二柵極122以及第一間隔物124上。在氧化物襯里134上形成層136。氧化物襯里134一般來說厚度為大約50-250埃(5-25納米)，而層136一般來說厚度為100-1000埃(10-100納米)。氧化物襯里134最好是由二氧化硅形成的，而層136最好是氮化硅形成的，不過也可以是由能夠相對于氧化物襯里134充分選擇性地得到蝕刻并且不與硅化物形成金屬(如果晶體管的柵極或源極/漏極區(qū)域?qū)艿焦杌?發(fā)生反應(yīng)的另一種材料形成的。
如附圖6中所示，層136受到各向異性蝕刻，以形成第二間隔物138而不完全去除氧化物襯里134。這可以采用二氧化硅和氮化硅的組合并且使用常規(guī)的干法蝕刻化學(xué)試劑CF4、HBr和Ar來實現(xiàn)。氧化物襯里134可能會在形成間隔物138期間變薄，但這是無害的，只要在該工藝中此時沒有露出底下的襯底材料(例如，硅)。
仍如附圖6所示，通過在形成間隔物138之后透過變薄的氧化物襯里134進行注入，在器件100中以自對準(zhǔn)的方式形成了源極/漏極區(qū)域。源極/漏極區(qū)域140形成為包括第一柵極120的晶體管部分，而源極/漏極142形成為包括第二柵極122的晶體管部分。源極/漏極區(qū)域是使用常規(guī)注入技術(shù)形成的。
現(xiàn)在參照附圖7，接下來進行退火，以將擴展區(qū)域和源極/漏極區(qū)域擴散成期望的分布形態(tài)并且激活摻雜物。同樣，這是使用常規(guī)實踐方法完成的。此后，使用常規(guī)濕法蝕刻從該器件的未受保護區(qū)域上(例如，從源極/漏極區(qū)域、柵極和絕緣區(qū)域上方)去除氧化物襯里134的剩余部分。然后使用自對準(zhǔn)工藝通過例如下述處理對暴露的源極/漏極區(qū)域和柵極加以硅化沉積鈦、鈷或鎳包覆層，并且使這一金屬與相鄰的硅區(qū)域發(fā)生反應(yīng)以形成如附圖17中所示的硅化物區(qū)域144。這樣，從阻抗的角度來說，在第一柵極120和第二柵極122上使用硅包含覆蓋層幾乎沒有有害影響，因為用于硅化源極/漏極區(qū)域的硅化工藝可以用來同時將柵極硅化到令人滿意的阻抗等級。倘若按照需要對源極/漏極區(qū)域上方的硅化區(qū)域和源極/漏極區(qū)域本身進行調(diào)節(jié)，可以通過完全硅化柵極疊層中的硅包含層116來進一步減小阻抗。
附圖8圖解說明按照本發(fā)明的另一實施方式的半導(dǎo)體器件200的橫截面。半導(dǎo)體器件200與半導(dǎo)體器件100類似，只是在半導(dǎo)體器件200中，用于NMOS晶體管的金屬層是在沉積用于PMOS晶體管的金屬層之前沉積的。附圖標(biāo)記與附圖1-7相同，并且處理步驟與前面針對附圖1-7討論的處理步驟類似。
此刻，雙金屬柵極器件基本上完成了。本領(lǐng)域普通技術(shù)人員將會認(rèn)識到并且理解，隨后會形成各種不同的層間電介質(zhì)和金屬連接線，按照器件設(shè)計為各個晶體管安排連接線路。然后加上焊盤和鈍化層并且測試、單片化和封裝各集成電路，以便最終銷售出去。
到現(xiàn)在應(yīng)該很顯然，已經(jīng)給出了一種用在CMOS工藝中的克服了之前介紹的問題的雙金屬柵極結(jié)構(gòu)。更加具體地講，本發(fā)明給出了一種使用由導(dǎo)電金屬氧化物形成的柵極電極形成雙柵極金屬結(jié)構(gòu)的可靠方法。氧從導(dǎo)電金屬氧化物向后續(xù)層的轉(zhuǎn)移可以通過在導(dǎo)電金屬氧化物上形成抗氧化屏障層來加以防止。此外，防止了導(dǎo)電金屬氧化物與后續(xù)層之間形成額外的絕緣層。還避免了導(dǎo)電金屬氧化物柵極電極的功函數(shù)發(fā)生變化，因為屏障層防止氧從導(dǎo)電金屬氧化物柵極電極中喪失。
在前面的說明書中，參照具體實施方式
對本發(fā)明進行了介紹。不過，本領(lǐng)域普通技術(shù)人員會意識到，在不超出所附權(quán)利要求中提出的本發(fā)明的范圍的前提下，可以做出各種不同的改變和變化。例如，雖然本發(fā)明是針對特定的導(dǎo)電類型或電位極性加以介紹的，但是本領(lǐng)域技術(shù)人員會意識到，導(dǎo)電類型和電位極性是可以倒轉(zhuǎn)的。此外，可以將本發(fā)明擴展為形成三個或更多個具有不同金屬柵極材料的柵極疊層。例如，除了具有包括一個覆蓋有硅包含層的金屬的柵極疊層和包括兩個覆蓋有硅包含層的金屬的柵極疊層之外，還可以有包括三個覆蓋有硅包含層的金屬的第三柵極疊層。第三柵極疊層對于形成器件的輸入/輸出晶體管(在一般情況下具有比邏輯晶體管更高的閾值電壓要求)是很有益處的。第三柵極疊層可以是這樣實現(xiàn)的沉積和圖案化如附圖2所示的第一金屬層，然后在用于第二柵極疊層的區(qū)域上類似地沉積第二金屬并且對其進行圖案化。接下來如附圖3所示那樣沉積第三金屬層和硅包含覆蓋層?？梢詫⒋诉M一步類似地擴展成形成第四柵極疊層、第五柵極疊層等等。由此，要以圖解說明的觀點而非限制的觀點來看待說明書和附圖，并且所有這些改變都是要包含在本發(fā)明的范圍之內(nèi)的。
前面已經(jīng)針對具體實施方式
介紹了益處、其它優(yōu)點和對問題的解決方案。不過，不應(yīng)將這些益處、優(yōu)點和對問題的解決方案以及可能引起任何益處、優(yōu)點或解決方案出現(xiàn)或變得更加明顯的任何要素解釋為任何或全部權(quán)利要求的關(guān)鍵、需要或必須的特征或要素。如本文所用，術(shù)語“包括”、“包括有”以及它們的任何其它同義詞都是用來涵蓋非排它的包括，從而包括要素列表的工藝、方法、產(chǎn)品或設(shè)備并不僅僅包括這些要素，而是可以包括其它沒有明確列出或這一工藝、方法、產(chǎn)品或設(shè)備本身固有的其它要素。
權(quán)利要求
1.一種用于形成半導(dǎo)體器件的方法，包括制備半導(dǎo)體襯底，其中該半導(dǎo)體襯底具有第一區(qū)域；在所述第一區(qū)域上形成柵極電介質(zhì)；在所述柵極電介質(zhì)上形成導(dǎo)電金屬氧化物；在所述導(dǎo)電金屬氧化物上形成抗氧化屏障層；和在所述抗氧化屏障層上形成覆蓋層。
2.按照權(quán)利要求1所述的方法，其中所述第一區(qū)域是n型摻雜的。
3.按照權(quán)利要求2所述的方法，其中所述導(dǎo)電金屬氧化物形成PMOS柵極電極的至少一部分。
4.按照權(quán)利要求2所述的方法，其中所述半導(dǎo)體襯底包括第二區(qū)域；所述第二區(qū)域是p型摻雜的；并且所述形成半導(dǎo)體器件還包括在所述抗氧化屏障層上并且在所述覆蓋層下形成NMOS柵極電極材料。
5.按照權(quán)利要求1所述的方法，其中形成所述NMOS柵極電極還包括形成從由TaC和TaSiN構(gòu)成的組中選取的材料。
6.按照權(quán)利要求1所述的方法，其中所述形成導(dǎo)電金屬氧化物還包括形成包括從由Ir、Mo、Ru、W、Os、Nb、Ti、V、Ni和Re構(gòu)成的組中選取的元素的導(dǎo)電金屬氧化物。
7.按照權(quán)利要求6所述的方法，其中所述形成抗氧化屏障層還包括形成TiN。
8.按照權(quán)利要求1所述的方法，其中所述形成覆蓋層還包括形成多晶硅層。
9.按照權(quán)利要求1所述的方法，其中形成所述抗氧化屏障層發(fā)生在對所述半導(dǎo)體襯底進行退火之前。
10.一種用于形成半導(dǎo)體器件的方法，包括制備半導(dǎo)體襯底，其中所述半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域，并且所述第一區(qū)域具有與所述第二區(qū)域不同的摻雜物；在所述第一區(qū)域和所述第二區(qū)域上形成柵極電介質(zhì)；在所述第一區(qū)域中的所述柵極電介質(zhì)上形成導(dǎo)電金屬氧化物；在所述第一區(qū)域中的所述導(dǎo)電金屬氧化物上形成抗氧化屏障層；和在所述第二區(qū)域中的所述柵極電介質(zhì)上形成導(dǎo)電材料。
11.按照權(quán)利要求10所述的方法，還包括在所述第一區(qū)域中的所述抗氧化屏障層和所述第二區(qū)域中的所述導(dǎo)電材料上形成覆蓋層。
12.按照權(quán)利要求11所述的方法，其中形成所述覆蓋層還包括在所述第一區(qū)域中的所述抗氧化屏障層和所述第二區(qū)域中的所述導(dǎo)電材料上形成多晶硅層。
13.按照權(quán)利要求10所述的方法，其中所述第一區(qū)域是n型摻雜的，而所述第二區(qū)域是p型摻雜的。
14.按照權(quán)利要求10所述的方法，其中所述導(dǎo)電金屬氧化物形成P-MOS柵極電極的至少一部分，并且所述導(dǎo)電材料形成N-MOS柵極電極的至少一部分。
15.按照權(quán)利要求10所述的方法，其中形成所述導(dǎo)電材料還包括形成從由TaC和TaSiN構(gòu)成的組中選取的材料。
16.按照權(quán)利要求10所述的方法，其中所述形成導(dǎo)電金屬氧化物還包括形成包括從由Ir、Mo、Ru、W、Os、Nb、Ti、V、Ni和Re構(gòu)成的組中選取的元素的導(dǎo)電金屬氧化物。
17.按照權(quán)利要求10所述的方法，其中所述形成抗氧化屏障層還包括形成TiN。
18.按照權(quán)利要求10所述的方法，其中形成所述抗氧化屏障層發(fā)生在對所述半導(dǎo)體襯底進行退火之前。
19.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，其中所述半導(dǎo)體襯底具有第一區(qū)域；位于所述第一區(qū)域上的柵極電介質(zhì)；位于所述柵極電介質(zhì)上的導(dǎo)電金屬氧化物；位于所述導(dǎo)電金屬氧化物上的抗氧化屏障層；和位于所述抗氧化屏障層上的覆蓋層。
20.按照權(quán)利要求19所述的半導(dǎo)體器件，其中所述導(dǎo)電金屬氧化物包括從由Ir、Mo、Ru、W、Os、Nb、Ti、V、Ni和Re構(gòu)成的組中選取的元素；并且所述抗氧化屏障層包括鈦和氮。
全文摘要
一種形成半導(dǎo)體器件(100)的方法，包括具有第一區(qū)域(104)的半導(dǎo)體襯底、在所述第一區(qū)域上形成柵極電介質(zhì)(108)、在所述柵極電介質(zhì)上形成導(dǎo)電金屬氧化物(110)、在所述導(dǎo)電金屬氧化物上形成抗氧化屏障層(111)和在所述抗氧化屏障層上形成覆蓋層(116)。在一種實施方式中，所述導(dǎo)電金屬氧化物是IrO
文檔編號H01L21/70GK101091244SQ200580041206
公開日2007年12月19日 申請日期2005年12月16日 優(yōu)先權(quán)日2005年1月26日
發(fā)明者詹姆斯·K.·謝弗三世, 奧路班密·O.·艾蒂 申請人:飛思卡爾半導(dǎo)體公司