專利名稱:用于微電子和微系統(tǒng)的新結(jié)構(gòu)以及制造方法
技術(shù)領(lǐng)域:
本發(fā)明涉及用于半導(dǎo)體器件或MEMS類型裝置,具體為SOI裝置或SOI類型裝置的新結(jié)構(gòu)的制造。
背景技術(shù):
許多MEMS(微機(jī)電系統(tǒng))微系統(tǒng)是使用SOI(絕緣層上覆硅)材料制成的,其中SOI材料具體可用于獲得懸浮在空腔上方的單晶硅膜。
SOI類型材料是包括表面層2的結(jié)構(gòu),該表面層由位于絕緣層4(通常為二氧化硅)上的單晶硅制成(圖1)。例如,通過將表面被氧化的硅晶片6通過分子鍵合方式與另一個硅晶片組合在一起,來獲得這些結(jié)構(gòu)。
這種組合過程包括對兩個晶片進(jìn)行表面處理的步驟;使晶片接觸的步驟;以及熱處理步驟。傳統(tǒng)上,該熱處理在通常為900℃至1250℃之間的溫度下進(jìn)行,持續(xù)2小時。
之后,對這兩個晶片中的至少一個進(jìn)行打薄(thin),在絕緣層4上留下較薄的半導(dǎo)體層2。
有時需要例如由單晶硅制成的薄懸浮膜,來制造一些微系統(tǒng)。
器件制造商經(jīng)常使用SOI材料的晶片來獲得這種膜。他們使用表面層作為有源層(活性層)來制造裝置,且使用隱埋氧化物(buriedoxide)層作為犧牲層。
例如,在表面硅2中形成開口12,使得可以對隱埋氧化物層4進(jìn)行蝕刻(圖2A)。
該隱埋氧化物通常被化學(xué)蝕刻(例如用HF),這導(dǎo)致在層4中形成空腔14(圖2B)。
之后,孔12可保持打開或例如通過材料(例如,硅)的沉積可被再次封閉(圖2C)。因而,結(jié)果是在層2中形成懸浮膜16,并且在該懸浮膜上或懸浮膜中可形成微系統(tǒng)18(圖2D)。
控制掩埋層的蝕刻通常是困難的。具體地,在化學(xué)蝕刻過程中可能出現(xiàn)問題,蝕刻液可能作為溫度或pH值的函數(shù)而改變,這導(dǎo)致難以控制蝕刻孔及其尺寸。
伴隨該技術(shù)出現(xiàn)的另一個問題是,不可能在層2的平面中從開口12形成的圓形孔開始制作任意形狀的空腔,例如正方形、矩形或多邊形的空腔。
化學(xué)蝕刻基本上是各向同性的,并且圍繞由開口12限定的中心孔同心地進(jìn)行。
為了獲得類似于矩形的不定形狀,可嘗試使用多個孔12,但是進(jìn)而極難獲得直角。
因此,出現(xiàn)的問題是,需要發(fā)現(xiàn)一種用于制造懸浮膜以及空腔(尤其是通過使用SOI晶片的技術(shù))的新工藝。
還出現(xiàn)的相同問題是,需要在空腔上方制造由壓電材料、熱電材料、或磁性材料制成的膜。
出現(xiàn)的另一個問題是,需要能夠在一種結(jié)構(gòu)中制成懸浮空腔或膜,所述結(jié)構(gòu)包括可能為半導(dǎo)體的表面層(但是所述表面層也可為壓電類型、熱電類型或磁性類型的)、掩埋層、以及支架或用作支架的底層。
出現(xiàn)的另一個問題是,產(chǎn)生空腔之后所形成的組件需要機(jī)械穩(wěn)定性。
因此,出現(xiàn)的問題是,需要發(fā)現(xiàn)以下類型的新結(jié)構(gòu)以及機(jī)械加固所述結(jié)構(gòu)的方法(means),所述新結(jié)構(gòu)包括表面層(其可能為半導(dǎo)體層,但是也可為壓電類型、熱電類型或磁性類型的)、掩埋層以及支架或用作支架的底層。
發(fā)明內(nèi)容
本發(fā)明可用于制造一種結(jié)構(gòu),該結(jié)構(gòu)包括表面層(其具體可為半導(dǎo)體的、或壓電類型、熱電類型或磁性類型的)、包含至少一個任意形狀空腔的掩埋層、以及支架或用作支架的底層。
本發(fā)明涉及用于制造包括表面層、至少一個掩埋層、以及支架的結(jié)構(gòu)的方法,該方法包括-制造第一結(jié)構(gòu)的步驟,該步驟包括形成由第一支架上的第一材料制成的至少一個第一層,并且該第一層中的至少一個區(qū)域由具有的蝕刻速率不同于第一材料蝕刻速率的第二材料制成;-形成表面層的步驟,該步驟通過第一結(jié)構(gòu)與第二支架的組合,以及這兩個支架中的至少一個的可能的打薄而進(jìn)行。
因此,在表面層形成之前,具有最高蝕刻速率的材料所構(gòu)成的區(qū)域的形狀被限定為,使得該形狀可隨意選擇,因而,掩埋層中空腔在該材料(其具有較高蝕刻速率)的隨后蝕刻過程中所具有的形狀可被預(yù)先確定。
這在形狀的選擇上提供了良好的靈活性,并且放寬了待蝕刻的層或區(qū)域的蝕刻條件,或減少了對這些條件的依賴性。
由第一材料制成的掩埋層包括由至少一種第二材料構(gòu)成的至少一個區(qū)域,該第二材料被優(yōu)選地選擇為,該材料與第一材料在隨后蝕刻過程中的特性是不同的;且其蝕刻速率不同于第一材料的蝕刻速率。
對于具有不同蝕刻速率的第一和第二材料的蝕刻可利用試劑(reagent)來進(jìn)行??墒褂酶煞ㄎg刻或濕法蝕刻?;瘜W(xué)蝕刻也是可行的,如果要蝕刻諸如SiO2的氧化物,則例如使用HF,或者使用RIE(反應(yīng)性離子蝕刻)類型的蝕刻。
第一步驟可包括第一層的蝕刻,以形成至少一個空腔,之后是在如此形成的空腔中沉積第二材料。
例如,可通過分子鍵合或通過膠粘制成所述組件。
如果組件通過分子鍵合制成,則可在它們開始接觸之前進(jìn)行表面處理,使得其表面特性適合于該分子鍵合。例如,可應(yīng)用調(diào)平處理來獲得良好的表面特性(粗糙度、平面度、以及幾乎沒有顆粒等)。
因此,在蝕刻具有最高速率的區(qū)域之前,使用根據(jù)本發(fā)明的工藝獲得一中間結(jié)構(gòu),在待組合的兩個元件開始接觸或組裝之前,制造由第二材料制成的區(qū)域。
根據(jù)本發(fā)明的方法還可包括在表面層中制造至少一個開口的步驟,在由具有最高蝕刻速率的材料制成的區(qū)域中開口,之后蝕刻該材料,以在掩埋層中形成至少一個空腔,該空腔具有如上所述的預(yù)定形狀。
因此,空腔可具有由第二材料制成的區(qū)域的形狀限定的任何形狀,例如圓形、正方形、矩形、多邊形、或橢圓形形狀,或者在與底層和表面層的平面平行的平面中具有至少一個直角。
因此,根據(jù)本發(fā)明的方法尤其適合于獲得懸浮在隱埋區(qū)域或空腔處或上方的膜,所述隱埋區(qū)域或空腔在蝕刻之前由具有最高蝕刻速率的材料占據(jù)。
根據(jù)本發(fā)明的方法還可包括在表面層中形成所有或部分電子、微電子、機(jī)電或MEMS器件的步驟。
根據(jù)一個實(shí)施例,第二材料具有比第一材料更高的蝕刻速率。
表面層可通過第一層與第二支架的組合而制成。
根據(jù)另一個實(shí)施例,第二材料具有比第一材料更低的蝕刻速率。
之后可包括在包含第一和第二材料的第一層上形成第二均勻?qū)拥牟襟E,該第二均勻?qū)佑删哂斜鹊谝徊牧细臀g刻速率的第三材料制成。
該第二層以及在第一材料被蝕刻之后剩余的第二材料構(gòu)成的島狀物將形成用于表面層的機(jī)械阻力和錨固裝置。
此外,與在第一材料的區(qū)域和第二材料的區(qū)域被露出的非均勻表面上執(zhí)行調(diào)平步驟的先前實(shí)施例中相比,第二層可更容易地被均勻地調(diào)平。
根據(jù)該第二實(shí)施例,第二材料和第三材料可為相同的,并可在同一步驟期間被沉積。
之后,具有支架、包括具有不同蝕刻速率材料的區(qū)域的第一層、以及第二層的第一結(jié)構(gòu)與第二支架組合,第二層也成為掩埋層。
接著,在形成表面層之前可進(jìn)行拋光步驟,但是當(dāng)在第一掩埋層上形成由蝕刻速率低于第一材料蝕刻速率的材料制成的第二層時,該步驟會產(chǎn)生特別好的效果,這是因?yàn)檎{(diào)平是在均勻的該第二掩埋層上進(jìn)行的。
本發(fā)明還涉及包括表面層、由第一材料制成的掩埋層、以及支架的器件,所述掩埋層包括由蝕刻速率不同于第一材料蝕刻速率的第二材料制成的至少一個區(qū)域。
由第二材料制成的至少一個區(qū)域可具有圓形、正方形、矩形、多邊形、或橢圓形形狀,或者可在與掩埋層和表面層的平面平行的平面中具有至少一個直角。
根據(jù)一個實(shí)施例,第二材料具有大于第一材料蝕刻速率的蝕刻速率。
根據(jù)另一個實(shí)施例,第二材料具有低于第一材料蝕刻速率的蝕刻速率。
之后可提供由第三材料制成的第二掩埋層,第三材料也具有低于第一材料蝕刻速率的蝕刻速率,第二材料和第三材料可為相同的。
本發(fā)明還涉及具有表面層、由第一材料制成的掩埋層、以及用作支架的底層的半導(dǎo)體器件,所述掩埋層包括至少一個空腔,所述空腔具有正方形、矩形、多邊形、或橢圓形形狀,或者在與掩埋層和表面層的平面平行的平面中具有至少一個直角。
本發(fā)明還涉及具有表面層、包括由第一材料制成的區(qū)域和至少一個空腔的第一掩埋層、由第二材料制成的第二掩埋層、以及支架的半導(dǎo)體器件。
在根據(jù)本發(fā)明的方法或器件中,第一材料例如可由二氧化硅、熱硅石(thermal silica)、多晶硅、非晶硅、或氮化硅制成。
例如,其它材料可由Si3N4、BPSG型或PSG型摻雜的氧化硅、或SiO2制成。
該第二材料被選擇為使得在蝕刻時其特性不同于第一材料。因此,可選擇SiO2作為對于一種類型的蝕刻具有較低蝕刻速率而對于另一種類型的蝕刻具有較高蝕刻速率的材料。
掩埋層可包括具有Si3N4區(qū)域的硅石(silica)區(qū)域,或具有BPSG型或PSG型摻雜的氧化硅區(qū)域的熱硅石區(qū)域。
根據(jù)一個實(shí)例,掩埋層由待蝕刻的二氧化硅和由多晶硅(其蝕刻速率低于二氧化硅的蝕刻速率,尤其適用于使用HF的化學(xué)蝕刻)制成的區(qū)域構(gòu)成,并且第二掩埋層也是由多晶硅制成的。
表面層可由半導(dǎo)體(例如硅或鍺)、或III-V族、II-VI族半導(dǎo)體、或半導(dǎo)體化合物(例如SiGe)、或壓電材料、熱電材料、或磁性材料制成。
所獲得的結(jié)構(gòu)可為SOI型結(jié)構(gòu),換句話說所述結(jié)構(gòu)包括具有不同特性(例如電特性、物理特性或化學(xué)特性)的半導(dǎo)體材料和掩埋層。
所述基板也可為半導(dǎo)體的。
圖1示出了SOI結(jié)構(gòu);圖2A-2D示出了根據(jù)現(xiàn)有技術(shù)的方法中的步驟;圖3A和3B示出了根據(jù)本發(fā)明的元件,分別示出了側(cè)視圖和俯視圖;圖4A-4G示出了根據(jù)本發(fā)明的方法中的步驟;圖5A-5G示出了根據(jù)本發(fā)明的另一個方法中的步驟。
具體實(shí)施例方式
圖3A示出了根據(jù)本發(fā)明的元件,該元件包括位于基板6上的最初由第一材料制成的掩埋層4,以及例如由硅或鍺、或III-IV族半導(dǎo)體、或II-VI族半導(dǎo)體、或例如SiGe的半導(dǎo)體化合物制成的表面層2。
該表面層2也可由壓電材料、熱電材料、或磁性材料制成。
例如,層4的厚度在50nm至數(shù)μm(例如10μm)之間,并且層2的厚度在10nm至數(shù)十μm(例如100μm)之間。這些厚度可以變化超出所示范圍。
掩埋層4將包括由不同于層4中的第一材料的第二材料制成的一個或多個隱埋區(qū)域20,該隱埋區(qū)域與層4的關(guān)鍵差異在于其在隨后的蝕刻(諸如干法蝕刻或濕法蝕刻)過程中的特性;對于給定的蝕刻類型,區(qū)域20中的材料(第二材料)的蝕刻速率高于第一材料以及表面層中材料的蝕刻速率。
換句話說,如上面參照圖2A所述的,形成開口12將使得以大于層4中材料蝕刻速率的蝕刻速率優(yōu)先蝕刻該區(qū)域20成為可能。例如,第二材料與第一材料蝕刻速率的比率大于1或2,或者在2與10之間或者在10與1000之間,并且甚至可能大于1000。
下面的表I給出了對于某些材料和某些化學(xué)蝕刻液的典型實(shí)例蝕刻速率。
表I
在圖3A中以側(cè)視圖示出了區(qū)域20。但是如圖3B(其為圖3A中元件的俯視圖)中所示的,在平行于元件或?qū)?的主平面的平面中,區(qū)域20可為正方形的,或者在同一個平面中該區(qū)域可為任何其它形狀的圓形、多邊形、橢圓形等。因此,即使處于需要優(yōu)先在該區(qū)域20中材料上進(jìn)行蝕刻的這種情況下,也可形成任意形狀的空腔,特別是正方形、圓形、多邊形、或橢圓形空腔等。
現(xiàn)在將參照圖4A至4G描述制造所述元件的方法。
在半成品(blank,光片)硅晶片6(圖4A)上形成第一層4,該第一層由第一材料制成(圖4B),例如可通過熱氧化獲得的絕緣材料(諸如二氧化硅(SiO2))。例如,該層的厚度大約為1μm。
通過掩蔽技術(shù)和平版印刷術(shù)在該晶片6上限定區(qū)域22和24,并且例如通過化學(xué)蝕刻(例如使用10%的HF)或RIE蝕刻,使得這些區(qū)域?qū)?yīng)于未來空腔的區(qū)域(圖4C)。
在這些區(qū)域中蝕刻熱氧化物,以便完全去除該氧化物并形成這些空腔。
之后,將第二材料26、28(圖4D)沉積在這些空腔中,并以大于熱氧化物4的蝕刻速率的速率蝕刻第二材料。
例如,該材料可為通過CVD沉積的二氧化硅,該材料具有不同于熱氧化物的密度或者具有不同于熱氧化物的化學(xué)組分。
該材料例如也可為PSG(phosphorus doped spin on glass磷硅玻璃)或BPSG(Boron Phosphorus doped Spin on glass硼磷硅玻璃)摻雜氧化物,例如摻雜有4%至6%的P或包含少許百分量的B。
也可使用完全不同于層4中氧化物的材料,例如氮化硅。H3PO4溶液將優(yōu)先蝕刻該材料而不是氧化物。
沉積步驟可以在表面上留下層或膜31。因此,該結(jié)構(gòu)的表面30可被調(diào)平(圖4E),從而在未來的掩埋層中僅具有由第一材料制成的區(qū)域以及由比第一層更容易被蝕刻的第二材料制成的區(qū)域26、28中的一種(alternation),同時在表面上沒有層或膜。
調(diào)平是優(yōu)選的,使得由兩種材料(第一種為層4中的材料,而第二種為區(qū)域22、24中的材料)形成的兩個區(qū)域的表面處于相同的水平面,而沒有表面層31。
在一些情況中,較小厚度的(例如20nm)一種材料可殘留在整個結(jié)構(gòu)的表面上,但是這在獲得最終結(jié)構(gòu)方面不會產(chǎn)生任何問題。
之后,將如此制備的該晶片與例如可由半成品硅制成的另一個晶片32結(jié)合或組合(圖4F)。
在一個變型中,兩個晶片可通過每個上限定的區(qū)域而組合在一起。例如,晶片32的表面包括這樣一些元件,該元件已形成并即將與下方將形成空腔(在將與層4組合的側(cè)部上)的區(qū)域相接觸。在后一種情況中,這兩個晶片可彼此對齊。
那么結(jié)果是,具有“被構(gòu)造成”掩埋層4的結(jié)構(gòu)包括支架,在該支架上具有填充有材料26、28的區(qū)域,該材料26、28可以比用于制造掩埋層4的初始材料更易于被蝕刻。
根據(jù)一個變型,兩個晶片6、32中的至少一個可被打薄,以獲得具有所需厚度的膜2(圖4G),該膜例如由單晶硅制成。
可通過使用選自以下方法中的不同方法來打薄一個或多個晶片,例如,機(jī)械打薄、和/或機(jī)械-化學(xué)打薄、和/或化學(xué)打薄、和/或在由于離子(例如氫)形成或多孔結(jié)構(gòu)形成而被弱化的隱埋平面上進(jìn)行熱處理而導(dǎo)致的通過劈裂和碎裂的打薄。這些技術(shù)可獨(dú)立使用或組合使用。
這樣,例如,可通過先研磨后機(jī)械-化學(xué)拋光而打薄這兩個晶片中的一個,以獲得具有最終厚度為20μm的膜2。
所獲得的元件或基板可用作使用上面參照圖2A-2D描述的技術(shù)制成微系統(tǒng)18的初始材料。因此,由于掩埋層中存在材料26、28,用于獲得隱埋空腔的方法比現(xiàn)有技術(shù)中的簡單,特別是,可用于在層4的平面中制造更好控制的幾何形狀,尤其是具有任何形狀的幾何形狀,諸如正方形、矩形、橢圓形或通過層4的平版印刷術(shù)和蝕刻步驟限定的任何其它形狀。
以上描述涉及層4中的一個空腔(圖3A)和兩個空腔(圖4D)的實(shí)例,但是在同一層中可制造具有不同形狀的任意數(shù)量的空腔。
此外,同一層中的兩個空腔可被填充以不同的材料,這兩種材料具有不同于層4中材料的蝕刻特性,特別是蝕刻速率高于層4的蝕刻速率。
圖5G示出了根據(jù)本發(fā)明的另一個元件,該元件包括位于第一掩埋層60和最初由第一材料制成的第二掩埋層34下面的基板72,以及例如由硅或鍺、或III-IV族或II-VI族半導(dǎo)體、或諸如SiGe的半導(dǎo)體化合物制成的表面層61。
該層61也可由壓電材料、熱電材料、或磁性材料制成。
例如,層34的厚度可以在50nm至500nm或1μm之間,并且層61的厚度可在10nm至1μm或50μm之間。這些厚度也可變化超出上述范圍。
第二掩埋層34包括由不同于層34中的第一材料的第二材料56、58制成的一個或多個隱埋區(qū)域,它們的關(guān)鍵差異在于在隨后的蝕刻(諸如干法蝕刻或濕法蝕刻)過程中的特性;材料56、58的蝕刻速率低于層34中材料的蝕刻速率,而層34中材料本身的蝕刻速率大于層61的蝕刻速率。
換句話說,如上面參照圖2A所述的一個或多個開口12的形成將使得優(yōu)先蝕刻最初形成層34的第一材料成為可能,該層34具有大于材料56、58蝕刻速率的蝕刻速率。例如,第一材料與第二材料56、58蝕刻速率的比率大于1或2,或在2與10之間或在10與1000之間,并且甚至可能大于1000。
上面的表I給出了對于一些材料和某些化學(xué)蝕刻液的典型蝕刻速率。
在圖5G中作為側(cè)視圖示出了包含第二材料56、58的區(qū)域外部的區(qū)域。但是,如圖3B中所示,在平行于元件或?qū)?4的主平面的平面中,它們的形狀可為正方形,或者在同一平面中它們可具有任何其它形狀(圓形、多邊形、橢圓形等)。由于蝕刻將優(yōu)先在除材料56、58以外的材料上進(jìn)行,因此可形成任意形狀的空腔,特別是正方形、圓形、多邊形、或橢圓形空腔等。
第二掩埋層60包含與材料56、58相同的材料或另一種材料,但該另一種材料也具有低于第一層34中第一材料蝕刻速率的蝕刻速率。
因此,層34中這種第一材料的蝕刻將留下材料56、58的錨固墊和底層60。這些墊和層60為基板72上的表面層61提供機(jī)械固定和穩(wěn)定性。因此,這些裝置增加了組件的可靠性。
現(xiàn)在將參照圖5A至5G描述用于制造所述元件的方法。
在半成品硅晶片(圖5A)上形成由第一材料(例如絕緣材料)制成的第一層34(圖5B),該絕緣材料例如為例如通過熱氧化、LPCVD、或PECVD獲得的二氧化硅(SiO2)。例如,該層的厚度可約為1μm。
在該晶片6上通過平版印刷術(shù)限定區(qū)域52、54,并且這些區(qū)域?qū)⑼ㄟ^例如化學(xué)蝕刻(例如通過10%HF)或RIE蝕刻來限定未來空腔的區(qū)域(圖5C)。
在這些區(qū)域中蝕刻材料34,以完全去除所述材料并形成空腔。
之后,將第二材料56、58沉積在這些空腔中(圖5D),并且在低于第一材料34蝕刻速率的速率下蝕刻該材料。
如果層34或用于制成該層的第一材料是二氧化硅SiO2,則該第二材料56、58例如可為氮化硅或多晶硅Si。將該第二材料選擇為其行為不同于第一材料,尤其是在氣體或溶液優(yōu)先蝕刻二氧化硅的蝕刻過程中。
該沉積步驟繼續(xù),以便留下表面層或膜60,接著該表面層或膜可被調(diào)平(圖5E),例如可通過機(jī)械-化學(xué)拋光或使用上面已描述的調(diào)平技術(shù)中的一種。
因此,如果第二材料56、58已由多晶硅(Si-poly,疊層硅)制成,則該膜60也可由多晶硅制成。
應(yīng)該注意的是,制成層60的材料可不同于材料56、58,但是其蝕刻速率將低于第一材料34的蝕刻速率。
之后,在均勻的表面上進(jìn)行調(diào)平,因此該調(diào)平是在最佳條件下進(jìn)行的,這與以上參照圖4E所描述的情況不同,在后一種情況中,調(diào)平是在具有與拋光有關(guān)的不同機(jī)械特性的兩種材料構(gòu)成的表面上進(jìn)行的。
因此,在調(diào)平結(jié)束時將存在由第二材料制成的層60。
之后,將如此準(zhǔn)備的該晶片粘合到另一個晶片72上或與其組合,該另一個晶片例如可由半成品硅制成(圖5F)。
可將粘合層74預(yù)先沉積在基板72上或?qū)?0上。
基板72與層60的表面之間的分子鍵合將得益于上述在均勻表面上進(jìn)行的最佳調(diào)平。之后,層60變成為掩埋層。
在一種變型中,兩個晶片可通過每個上限定的區(qū)域而組合。例如,在晶片72的表面上存在這樣的元件,該元件是已經(jīng)形成的并將與(在將與層60組合的側(cè)部上)即將形成有墊的面對區(qū)域相接觸。在后一種情況中,兩個晶片可彼此對齊。
那么結(jié)果是,制成了這樣的結(jié)構(gòu),該結(jié)構(gòu)包括“被構(gòu)造的”掩埋層34,該掩埋層包括填充有第一材料的區(qū)域,該第一材料可以比第二材料56、58更易于被蝕刻,并且比制造第二層60的材料更易于被蝕刻。
兩個晶片6、72中的至少一個可被打薄,以獲得具有所需厚度的膜61(圖5G),該膜例如由單晶硅制成。
一個或多個晶片可通過從以上已作為實(shí)例描述的方法中選擇的不同方法被打薄。
所獲得的元件或基板可用作使用以上參照圖2A-2D所述的技術(shù)制成層61中的微系統(tǒng)的初始材料。因此,由于掩埋層34中存在材料56、58,所以用于獲得隱埋空腔的方法比現(xiàn)有技術(shù)中更簡單,并且可用于在層34的平面中獲得更好控制的幾何形狀,尤其是具有諸如圓形、正方形、矩形、橢圓形的任何形狀或通過層34的平版印刷術(shù)和蝕刻步驟限定的任何其它形狀。
可在同一層34中制造具有不同形狀的任意數(shù)量的空腔。
此外,同一層中的兩個空腔可被填充以不同的材料,與層34中的材料相比,這兩種材料具有不同的蝕刻特性,特別是它們的蝕刻速率低于層34的蝕刻速率。
而且,在第一材料已被蝕刻之后殘留的墊56、58提供了用于所獲得的裝置的錨固墊以及它的穩(wěn)定性。如果它們導(dǎo)電,則它們也可提供電連續(xù)性。
權(quán)利要求
1.一種用于制造如下結(jié)構(gòu)的方法,所述結(jié)構(gòu)包括表面層(2、61)、至少一個掩埋層(4、34)、以及支架(6、72),所述方法包括-制造第一結(jié)構(gòu)的步驟,所述步驟包括在第一支架(6)上形成由第一材料制成的第一層(4、34),并且所述第一層中的至少一個區(qū)域(26、28、56、58)由第二材料制成,所述第二材料的蝕刻速率不同于所述第一材料的蝕刻速率;-形成所述表面層(2、61)的步驟,該步驟通過所述第一結(jié)構(gòu)與第二支架(32、72)的組合而進(jìn)行。
2.根據(jù)權(quán)利要求1所述的方法,還包括打薄所述兩個支架中的至少一個。
3.根據(jù)權(quán)利要求1或2所述的方法,包括蝕刻所述第一層(4、34),以形成至少一個空腔(22、24、52、54);之后,在所述空腔中沉積所述第二材料。
4.根據(jù)權(quán)利要求1至3中任一項所述的方法,其中,所述組合通過分子鍵合或通過膠粘而進(jìn)行。
5.根據(jù)權(quán)利要求1至4中任一項所述的方法,還包括在所述表面層(2、61)中制造至少一個開口(12)的步驟,在具有最高蝕刻速率的所述掩埋層(4、34)的材料中進(jìn)行開口。
6.根據(jù)權(quán)利要求5所述的方法,還包括蝕刻具有最高蝕刻速率的所述材料,以在所述掩埋層(4、34)中形成至少一個空腔(22、24、52、54)。
7.根據(jù)權(quán)利要求6所述的方法,其中,所述空腔具有圓形、正方形、矩形、多邊形、或橢圓形形狀,或者在與所述底層(4、34)和表面層(2、61)的平面平行的平面中具有至少一個直角。
8.根據(jù)權(quán)利要求1至7中任一項所述的方法,其中,具有最高蝕刻速率的所述材料由二氧化硅、熱硅石、多晶硅、非晶硅或氮化硅制成。
9.根據(jù)權(quán)利要求1至8中任一項所述的方法,其中,具有較低蝕刻速率的所述材料由Si3N4、BPSG型或PSG型摻雜的氧化硅、或SiO2制成。
10.根據(jù)權(quán)利要求1至9中任一項所述的方法,其中,所述表面層(2、61)由半導(dǎo)體制成,例如硅或鍺、或III-V族或II-VI族半導(dǎo)體、或例如SiGe的半導(dǎo)體化合物。
11.根據(jù)權(quán)利要求1至10中任一項所述的方法,其中,所述表面層(2、61)由壓電材料、熱電材料、或磁性材料制成。
12.根據(jù)權(quán)利要求1至11中任一項所述的方法,還包括在所述表面層(2、61)中形成電子、微電子、機(jī)電或MEMS元件(18)中的至少部分的步驟。
13.根據(jù)權(quán)利要求1至12中任一項所述的方法,其中,所述第二材料的蝕刻速率大于所述第一材料的蝕刻速率。
14.根據(jù)權(quán)利要求13所述的方法,其中,所述表面層通過所述第一層與所述第二支架(32)的組合而制成。
15.根據(jù)權(quán)利要求1至12中任一項所述的方法,其中,所述第二材料的蝕刻速率低于所述第一材料的蝕刻速率。
16.根據(jù)權(quán)利要求15所述的方法,還包括在包含所述第一和第二材料的所述第一層上形成第二層(60)的步驟,所述第二層由第三材料制成,所述第三材料的蝕刻速率低于所述第一材料的蝕刻速率。
17.根據(jù)權(quán)利要求16所述的方法,所述第二和第三材料是相同的,并且在相同步驟期間被沉積。
18.根據(jù)權(quán)利要求15至17中任一項所述的方法,其中,所述表面層通過所述第二層與所述第二支架(72)的組合而制成。
19.根據(jù)權(quán)利要求1至18中任一項所述的方法,還包括在形成所述表面層(2、61)之前的拋光步驟。
20.根據(jù)權(quán)利要求1至19中任一項所述的方法,其中,所述第二支架的待與所述第一層組合的表面的一側(cè)包括即將與所述第一層中的所述至少一個區(qū)域相接觸的元件,當(dāng)將所述第一結(jié)構(gòu)與所述第二支架組合時兩個晶片彼此對齊。
21.一種器件,包括表面層(2)、由第一材料制成的至少一個掩埋層(4)、以及支架(6),所述掩埋層包括由第二材料制成的至少一個區(qū)域(26、28),所述第二材料的蝕刻速率不同于所述第一材料的蝕刻速率。
22.根據(jù)權(quán)利要求21所述的器件,其中,由所述第二材料制成的至少一個區(qū)域具有圓形、正方形、矩形、多邊形、或橢圓形形狀,或者在與所述掩埋層(4)和表面層(2)的平面平行的平面中具有至少一個直角。
23.根據(jù)權(quán)利要求21或22所述的器件,其中,具有較低蝕刻速率的所述材料為電絕緣體,諸如二氧化硅、熱硅石、多晶硅、非晶硅、或氮化硅。
24.根據(jù)權(quán)利要求21至23中任一項所述的器件,其中,具有最高蝕刻速率的所述材料由Si3N4、BPSG型或PSG型摻雜的氧化硅、或SiO2制成。
25.根據(jù)權(quán)利要求21至24中任一項所述的器件,其中,所述表面層(2、61)由半導(dǎo)體制成,例如硅或鍺、或III-V族或II-VI族半導(dǎo)體、或例如SiGe的半導(dǎo)體化合物。
26.根據(jù)權(quán)利要求21至25中任一項所述的器件,其中,所述表面層(2)由壓電材料、熱電材料、或磁性材料制成。
27.根據(jù)權(quán)利要求21至26中任一項所述的器件,其中,所述第二材料的蝕刻速率高于所述第一材料的蝕刻速率。
28.根據(jù)權(quán)利要求21至27中任一項所述的器件,其中,所述第二材料的蝕刻速率低于所述第一材料的蝕刻速率。
29.根據(jù)權(quán)利要求28所述的器件,還包括由第三材料制成的第二掩埋層(60),所述第三材料的蝕刻速率低于所述第一材料的蝕刻速率。
30.根據(jù)權(quán)利要求29所述的器件,其中,所述第二材料和所述第三材料為相同的。
31.根據(jù)權(quán)利要求21至30中任一項所述的器件,其中,所述最高蝕刻速率與所述最低蝕刻速率的比率大于10。
32.一種半導(dǎo)體器件,包括表面層(2、61)、由第一材料制成的掩埋層(4、60)、以及支架(16),所述掩埋層包括至少一個空腔,所述空腔具有正方形、矩形、多邊形、或橢圓形形狀,或者在與所述掩埋層(4)和表面層(2)的平面平行的平面中具有至少一個直角。
33.一種半導(dǎo)體器件,包括表面層(2、61)、包括由第一材料(56、58)制成的區(qū)域和至少一個空腔的第一掩埋層(4)、由第二材料制成的第二掩埋層(60)、以及支架(6)。
34.根據(jù)權(quán)利要求32或33所述的器件,其中,所述表面層(2)由半導(dǎo)體制成,例如硅或鍺、或III-V族或II-VI族半導(dǎo)體、或例如SiGe的半導(dǎo)體化合物。
35.根據(jù)權(quán)利要求32至34中任一項所述的器件,其中,所述表面層(2)由壓電材料、熱電材料、或磁性材料制成。
36.根據(jù)權(quán)利要求32至35中任一項所述的器件,還在所述表面層(2)中包括電子、微電子、機(jī)電或MEMS元件(18)中的所有或部分,它們位于所述掩埋層中所形成的所述空腔的上方。
37.一種器件,包括表面層(2)、由第一材料制成的至少一個掩埋層(4)、以及支架(6),所述掩埋層包括至少兩個區(qū)域(26、28),其中的一個區(qū)域由第二材料制成而另一個區(qū)域由不同于所述第二材料的第三材料制成,所述第二和第三材料具有不同于所述第一材料的蝕刻速率的蝕刻速率。
38.根據(jù)權(quán)利要求37所述的器件,其中,所述第二和第三材料的蝕刻速率大于所述第一材料的蝕刻速率。
39.根據(jù)權(quán)利要求37所述的器件,其中,所述第二和第三材料的蝕刻速率低于所述第一材料的蝕刻速率。
40.根據(jù)權(quán)利要求39所述的器件,還包括第二掩埋層(60),所述第二掩埋層由具有低于所述第一材料蝕刻速率的蝕刻速率的材料制成。
全文摘要
本發(fā)明涉及一種用于制造包括表面層(2)、至少一個掩埋層(4)、以及支架的半導(dǎo)體結(jié)構(gòu)的方法,該方法包括在第一支架上形成由第一材料制成的第一層(4)的第一步驟,并且該第一層中的至少一個區(qū)域(26、28)由蝕刻速率高于第一材料蝕刻速率的第二材料制成;用于形成表面層(2)的第二步驟,該步驟通過在第二支架上組合該結(jié)構(gòu)并打薄這兩個支架中的至少一個而進(jìn)行。
文檔編號H01L21/764GK101032014SQ200580033080
公開日2007年9月5日 申請日期2005年9月27日 優(yōu)先權(quán)日2004年9月30日
發(fā)明者貝爾納·阿斯帕爾 申請人:特拉希特技術(shù)公司