專利名稱：高端cmos的feol/meol金屬電阻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于半導(dǎo)體集成電路中的金屬電阻器，尤其涉及把例如耐熔金屬氮化物的金屬電阻器集成到互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)中的方法。本發(fā)明還涉及使用本發(fā)明的方法構(gòu)成的半導(dǎo)體結(jié)構(gòu)。
背景技術(shù)：
在半導(dǎo)體集成電路(IC)中，電阻器可以被用于控制IC的其它電子部件的電阻。本領(lǐng)域的技術(shù)人員眾所周知，電阻器的電阻R與電阻器的長(zhǎng)度L和電阻器的橫截面積的倒數(shù)1/A成比例；在電流方向上測(cè)量L和A。
電阻器的電阻的基本公式是R與L/A成比例，即，Rα L/A，其中R、L和A定義如上。
現(xiàn)有技術(shù)電阻器通常由摻雜的多晶硅組成。隨著半導(dǎo)體器件集成度的增加，半導(dǎo)體IC內(nèi)的每個(gè)部件必須提供等效或更好的電氣特性。因而，小尺寸的電阻器必須提供在使用期間不大波動(dòng)的恒定的電阻值。然而，由于多晶硅的特性，包括摻雜多晶硅的現(xiàn)有技術(shù)電阻器只能提供有限空間內(nèi)的有限電阻。于是，使用多晶硅電阻器提供相對(duì)更緊密的電阻容限變成設(shè)計(jì)和制造高度集成半導(dǎo)體器件的問(wèn)題。
最近，摻雜多晶硅電阻器已被單薄膜電阻器替代，其包括具有比多晶硅的電阻容限更緊密的電阻容限的材料。這種材料的例子包含但不限于TiN和TaN。包含36％N2的TaN是當(dāng)前在多數(shù)半導(dǎo)體器件的后段制程(BEOL)中使用的材料。即便更緊密的電阻材料可用于制造良好的電阻器，它們通常顯示出電阻系數(shù)的極高溫度系數(shù)，即TCR為大約-600ppm/℃的級(jí)別。作為電阻和溫度的規(guī)格化一階導(dǎo)數(shù)的TCR提供了足夠手段以測(cè)量電阻器的性能。
由于現(xiàn)有技術(shù)的單薄膜電阻器的高TCR值，所以當(dāng)在大約85℃的正常工作溫度下使用電阻器時(shí)，這種電阻器的電阻往往波動(dòng)較大；電阻起伏妨礙了高性能半導(dǎo)體IC器件的性能。例如，如果在半導(dǎo)體IC中提供具有50歐姆電阻系數(shù)的電阻器，則則隨著其被使用并且經(jīng)由焦耳加熱來(lái)加熱，電阻器的高TCR可能使電阻從所期望的50歐姆電阻變化多達(dá)15到20％。同樣地，50歐姆電阻器未在其打算處于的電阻值處工作。此外，BEOL薄膜電阻器的自加熱提供了具有低電流密度的電阻器。
前段制程(FEOL)擴(kuò)散電阻器允許較高的電流密度并且實(shí)現(xiàn)了低容限(大約10％)，但是由于這類電阻器在襯底內(nèi)建立，所以它們具有高寄生電容。另外，F(xiàn)EOL擴(kuò)散電阻器具有極高TCR。
多晶硅電阻器可以在比BEOL金屬電阻器略高的電流密度(2x)上使用，并且它們具有低TCR值和寄生電容(當(dāng)放置在溝槽隔離區(qū)域頂上時(shí))。不管這些好處如何，多晶硅電阻器往往具有比其它電阻器更高的薄膜電阻容限。
上述現(xiàn)有技術(shù)的電阻器均不具有全部?jī)?yōu)點(diǎn)，例如當(dāng)前半導(dǎo)體IC所需的緊密的薄膜電阻容限、高電流密度和低寄生電容。因此，需要提供用于具有緊密薄膜電阻容限、高電流密度和低寄生電容的半導(dǎo)體IC中的電阻器。

發(fā)明內(nèi)容
本發(fā)明提供了與現(xiàn)有擴(kuò)散電阻器相比具有緊密薄膜電阻容限(大約5％或更小)、高電流密度(大約0.5毫安/微米或更大級(jí)別)、低寄生電容，以及與BEOL金屬電阻器比較具有TCR降低(60％)(60％)的FEOL/MEOL(中段制程)金屬電阻器。
具體地，本發(fā)明提供了一種半導(dǎo)體IC結(jié)構(gòu)，其包括半導(dǎo)體襯底，包含位于其表面的至少一個(gè)前段制程器件(FEOL)；位于所述半導(dǎo)體襯底的所述表面上或與該表面非常接近的至少一個(gè)電阻器，所述至少一個(gè)電阻器至少包括導(dǎo)電金屬；以及在所述至少一個(gè)電阻器之上的第一層金屬。
除了上述半導(dǎo)體IC結(jié)構(gòu)之外，本發(fā)明還提供了半導(dǎo)體IC結(jié)構(gòu)的各種制造方法。具體地，本發(fā)明的方法提供了把金屬電阻器集成到CMOS技術(shù)中的手段。廣義來(lái)說(shuō)，本發(fā)明的方法包括在半導(dǎo)體襯底的表面上形成至少一個(gè)FEOL器件；在所述半導(dǎo)體襯底的表面上或與該表面非常接近地形成至少一個(gè)電阻器，所述至少一個(gè)電阻器包括導(dǎo)電金屬；以及在所述半導(dǎo)體結(jié)構(gòu)上形成第一層金屬。
在本發(fā)明的方法的一個(gè)實(shí)施例中，處理包含步驟提供包含位于半導(dǎo)體襯底的表面上的至少一個(gè)FEOL器件的結(jié)構(gòu)；在包含所述至少一個(gè)FEOL器件的所述結(jié)構(gòu)上形成阻蝕層；在所述阻蝕層上形成導(dǎo)電金屬；在所述導(dǎo)電金屬上形成電介質(zhì)材料；光刻所述導(dǎo)電金屬和所述電介質(zhì)材料以提供包含所述導(dǎo)電金屬和所述電介質(zhì)材料的疊層；以及在所述至少一個(gè)FEOL器件和所述疊層上形成第一層金屬。
本發(fā)明的另一個(gè)方法包含步驟提供包含位于半導(dǎo)體襯底的表面上的平面化電介質(zhì)材料的結(jié)構(gòu)，該半導(dǎo)體襯底包括位于其上的至少一個(gè)FEOL器件；在所述平面化電介質(zhì)材料上形成導(dǎo)電金屬；在所述導(dǎo)電金屬上形成電介質(zhì)材料；光刻所述導(dǎo)電金屬和所述電介質(zhì)材料以提供疊層；以及至少在所述疊層、所述平面化電介質(zhì)和所述至少一個(gè)FEOL器件上形成第一層金屬。
本發(fā)明的另一方法包含步驟提供包含位于半導(dǎo)體襯底的表面上的至少一個(gè)FEOL器件的結(jié)構(gòu)；在所述結(jié)構(gòu)上形成硅化物金屬層(silicide metal layer)；
在所述硅化物金屬層上形成電介質(zhì)材料；光刻所述電介質(zhì)材料以提供在一部分所述硅化物金屬層頂上有光刻電介質(zhì)材料的至少一個(gè)疊層，所述至少一個(gè)疊層位于所述半導(dǎo)體襯底的所述表面頂上；進(jìn)行硅化以至少把所述至少一個(gè)疊層的硅化物金屬層轉(zhuǎn)換成金屬硅化物(metal silicide)，其中所述疊層的所述金屬硅化物包括電阻器的導(dǎo)體；以及至少在所述疊層和所述至少一個(gè)FEOL器件上形成第一層金屬。


圖1A-1F是圖解本發(fā)明的第一實(shí)施例中使用的基本處理步驟的圖示(通過(guò)橫斷面圖)。
圖2A-2F是圖解本發(fā)明的第二實(shí)施例中使用的基本處理步驟的圖示(通過(guò)橫斷面圖)。
圖3A-3F是圖解本發(fā)明的第三實(shí)施例中使用的基本處理步驟的圖示(通過(guò)橫斷面圖)。
具體實(shí)施例方式
現(xiàn)在參考伴隨本申請(qǐng)而出現(xiàn)的附圖更詳細(xì)地描述包含至少一個(gè)FEOL器件和制造它的方法的本發(fā)明，本發(fā)明提供了在半導(dǎo)體襯底的表面上或與該表面非常接近處包含金屬電阻器的半導(dǎo)體IC結(jié)構(gòu)。附圖提供示例性目的并且因而未按比例繪出。可以看到在伴隨本申請(qǐng)而出現(xiàn)的附圖中類似元件和/或部件通過(guò)類似附圖標(biāo)記指示。
如上所述，本發(fā)明提供了具有緊密薄膜電阻容限(大約5％或更小級(jí)別)，高電流密度(大約0.5毫安/微米或更大級(jí)別)，低寄生電容以及降低的TCR的FEOL/MEOL金屬電阻器。金屬電阻器被集成到CMOS技術(shù)中，使得它位于半導(dǎo)體襯底的表面上或與該表面非常接近。通過(guò)″非常接近″，表示在第一金屬互連層下面一個(gè)距離內(nèi)。在當(dāng)前附圖中圖解的某些實(shí)施例中，金屬電阻器位于溝槽隔離區(qū)域之上。盡管描繪和描述了這個(gè)結(jié)構(gòu)，但本發(fā)明還考慮其中金屬電阻器位于未包含溝槽隔離區(qū)域的半導(dǎo)體表面上的實(shí)施例。
第一實(shí)施例首先參考在圖1A-1F中描述的實(shí)施例。這個(gè)實(shí)施例開始時(shí)提供圖1A中示出的結(jié)構(gòu)10。結(jié)構(gòu)10包含所加工的半導(dǎo)體襯底12，其包含位于半導(dǎo)體襯底12中的至少一個(gè)溝槽隔離區(qū)域14，以及位于半導(dǎo)體襯底12的表面上的至少一個(gè)FEOL器件16。在該附圖中，至少一個(gè)FEOL器件16是場(chǎng)效應(yīng)晶體管(FET)，其包含源極/漏極區(qū)域18，位于源極/漏極區(qū)域18頂上的硅化物區(qū)域20，柵極電介質(zhì)22，柵極導(dǎo)體24，位于柵極導(dǎo)體24上的可選硅化物區(qū)域20′，以及位于至少柵極導(dǎo)體24的側(cè)壁上的至少一個(gè)隔離物26。盡管將FET圖解為FEOL器件，本發(fā)明還考慮其它類型的FEOL器件，其包含例如雙極晶體管，BiCMOS器件，無(wú)源器件以及在處理的前段形成的任何其它類似器件。還考慮了這種FEOL器件的組合。
所加工的半導(dǎo)體襯底12包括任何半導(dǎo)體材料，其中半導(dǎo)體材料包含例如Si，SiGe，SiGeC，SiC，GaAs，InP，InAs，硅絕緣體(SOI)，SiGe絕緣體(SGOI)以及例如Si/SiGe的分層半導(dǎo)體。優(yōu)選地，所加工的半導(dǎo)體襯底12包括含有Si的半導(dǎo)體材料。
柵極介質(zhì)22包含例如氧化物，氮化物，氮氧化物或其疊層的任何絕緣材料。優(yōu)選地，柵極電介質(zhì)22是例如SiO2，TiO2，Al2O3等等的氧化物。柵極導(dǎo)體24包含任何導(dǎo)電材料，其包含摻雜多晶硅，金屬，金屬硅化物，金屬氮化物以及其組合。
在存在時(shí)，溝槽隔離區(qū)域14包括例如四乙基正硅酸鹽(TEOS)或高密度等離子體氧化物(HDPO)的溝槽電介質(zhì)材料。
至少一個(gè)FEOL器件16是使用本領(lǐng)域的技術(shù)人員眾所周知的傳統(tǒng)方法形成的。
例如，當(dāng)至少一個(gè)FEOL器件16是FET時(shí)，可以使用能夠形成FET的傳統(tǒng)CMOS處理步驟。當(dāng)使用雙極晶體管時(shí)，可以使用傳統(tǒng)雙極晶體管處理步驟。同樣，當(dāng)使用BiCMOS時(shí)，可以使用傳統(tǒng)雙極和CMOS處理步驟。
由于本發(fā)明可以使用當(dāng)前可用或可以在將來(lái)開發(fā)的用于制造FEOL器件的任何技術(shù)，所以在形成FEOL器件16時(shí)使用的各種處理步驟的細(xì)節(jié)不是本發(fā)明的關(guān)鍵。
在提供圖1A示出的結(jié)構(gòu)10之后，阻蝕層30在包含溝槽隔離區(qū)域14頂端和至少一個(gè)FEOL器件16的整個(gè)結(jié)構(gòu)上形成。在圖1B中示出所得到的結(jié)構(gòu)。
使用任何共形沉積處理形成阻蝕層30，其中共形沉積處理包含例如化學(xué)汽相沉積(CVD)，等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)，化學(xué)溶液沉積，蒸發(fā)，原子層沉積(ALD)以及其它類似沉積處理。所形成的阻蝕層30的厚度可以根據(jù)所使用的沉積處理以及所使用的絕緣材料的類型而變化。通常以及出于示例性的目的，阻蝕層30具有從大約20到大約50納米的厚度，其中從大約30到大約40納米的厚度更常見(jiàn)。
阻蝕層30可以包括任何絕緣材料，其可以充當(dāng)終止蝕刻處理的層。說(shuō)明性地，阻蝕層30可以包括氧化物，氮化物，氮氧化物或其任何組合。在一個(gè)最優(yōu)實(shí)施例中，阻蝕層30包括SiN或氮氧化硅。
接著，如圖1C所示，導(dǎo)電金屬32在阻蝕層30的表面上形成。導(dǎo)電金屬32可以包括具有比多晶硅更緊密的電阻容限的任何金屬。可以被用作導(dǎo)電金屬32的材料的例子包含但不限于Ta，TaN，Ti，TiN，W，WN，NiCr，SiCr等等。在這里還考慮這些材料的組合。優(yōu)選地，導(dǎo)電金屬32包括TaN，TiN，NiCr或SiCr，其中TaN和TiN是最優(yōu)選的。導(dǎo)電金屬32是薄層，其厚度通常從大約20到大約50納米，其中從大約30到大約40納米的厚度更常見(jiàn)。
導(dǎo)電金屬32可以使用包含例如CVD、PECVD，濺射，電鍍，蒸發(fā)，ALD的任何沉積處理以及其它類似沉積處理在阻蝕層30上形成。
在形成導(dǎo)電金屬32之后，電介質(zhì)材料34在導(dǎo)電金屬32上形成，從而提供例如圖1D中示出的結(jié)構(gòu)。本發(fā)明這里形成的電介質(zhì)材料34可以包括氧化物，氮化物，氮氧化物或其任何組合。電介質(zhì)材料34可以是與阻蝕層30相同或不同的絕緣材料。在一個(gè)實(shí)施例中，阻蝕層30和電介質(zhì)材料34都由SiN組成。
本發(fā)明這里形成的電介質(zhì)材料34可以具有可變的厚度，其取決于形成它所使用的技術(shù)以及所使用的絕緣材料的類型。通常，電介質(zhì)材料34具有從大約30到大約60納米的厚度，其中從大約40到大約50納米的厚度更常見(jiàn)。使用可與形成阻蝕層30時(shí)使用的沉積處理相同或不同的傳統(tǒng)沉積處理形成電介質(zhì)材料34。因而，CVD，PECVD，蒸發(fā)，ALD或化學(xué)溶液沉積可以在電介質(zhì)材料34的形成中使用。
接著如圖1E中所示，提供包括光刻電介質(zhì)材料34和光刻導(dǎo)電金屬32的疊層36。疊層36包含本發(fā)明的FEOL/MEOL金屬電阻器(即，導(dǎo)電金屬32)。如圖所示，光刻導(dǎo)電金屬32位于非常接近所加工的半導(dǎo)體襯底12的表面的位置，其僅僅由阻蝕層30分離。在所示的實(shí)施例中，包含光刻導(dǎo)電金屬32的疊層36在溝槽隔離區(qū)域14上形成。在某些實(shí)施例中，疊層36位于半導(dǎo)體材料上。
疊層36由平版印刷(lithography)和蝕刻形成。平版印刷步驟包含在電介質(zhì)材料34的表面頂上涂敷光致抗蝕劑(未示出)，把光致抗蝕劑曝光于照射圖案以及使用傳統(tǒng)抗蝕顯影劑把圖案顯影到光致抗蝕劑上。蝕刻步驟包括任何傳統(tǒng)干蝕刻過(guò)程，濕蝕刻過(guò)程或其組合，其能夠選擇性清除電介質(zhì)材料34的未加保護(hù)的部分以及下層導(dǎo)電金屬32，同時(shí)終止于阻蝕層30。
能使用的干蝕刻過(guò)程的例子包含反應(yīng)離子蝕刻(RIE)，等離子體蝕刻，離子束蝕刻或激光燒蝕。當(dāng)使用濕蝕刻過(guò)程時(shí)，通常使用定時(shí)蝕刻，并且蝕刻劑必須能夠清除電介質(zhì)材料34的未加保護(hù)的部分以及對(duì)應(yīng)下層導(dǎo)電金屬32。
在形成疊層36之后，至少一層金屬(即，第一層金屬38)通過(guò)傳統(tǒng)BEOL處理形成。這包含通過(guò)沉積形成層間電介質(zhì)(ILD)40，在層間電介質(zhì)40中形成接觸開口以及用導(dǎo)電金屬42填充接觸開口。在圖1F中示出所得到的結(jié)構(gòu)。ILD 40包含通常在互連結(jié)構(gòu)中使用的任何傳統(tǒng)有機(jī)(聚酰亞胺，聚酰胺，含硅聚合物(silicon-containing polymer)等等)或無(wú)機(jī)電介質(zhì)材料(例如硼磷摻雜硅酸鹽玻璃(BPSG)或SiO2)。ILD 40可以是多孔的(porous)或非多孔的(non-porous)，并且它可以使用包含CVD，PECVD，化學(xué)溶液沉積，旋涂，蒸發(fā)等等的任何已知沉積處理來(lái)形成。ILD 40通常具有從大約400到大約600納米的厚度。
導(dǎo)電金屬42包含通常在互連結(jié)構(gòu)中使用的任何導(dǎo)電線材料。因而，例如，導(dǎo)電金屬42可以包括Cu，Al，Ta，TaN，W或合金和其硅化物。導(dǎo)電金屬42通過(guò)例如濺射，電鍍，CVD，PECVD，蒸發(fā)等等的沉積處理形成。
包含通孔和線的接觸開口通過(guò)平版印刷和蝕刻形成。本領(lǐng)域的技術(shù)人員已知通孔具有比線更窄的寬度。在附圖中，通孔穿過(guò)ILD 40并且線位于所述通孔頂上。
第二實(shí)施例參考圖2A中示出的結(jié)構(gòu)50，其包含半導(dǎo)體襯底12，溝槽隔離區(qū)域14以及FEOL器件16和16′。FEOL器件16是FET，而FEOL器件16′是雙極器件。為了清晰，在本發(fā)明的附圖中把FEOL器件16和16′示作單個(gè)框。使用在針對(duì)圖1A的第一實(shí)施例中描述的技術(shù)形成圖2A中示出的結(jié)構(gòu)。
接著，形成可以是例如硼摻雜硅酸鹽玻璃或另一種類似ILD材料(參見(jiàn)上述第一實(shí)施例)的氧化物的平面化電介質(zhì)材料52。平面化電介質(zhì)材料52由傳統(tǒng)沉積處理形成，并且如果需要，則可以使用例如化學(xué)機(jī)械拋光(CMP)或打磨的平面化處理。在圖2B中示出包含平面化電介質(zhì)材料52的所得到的結(jié)構(gòu)。平面化電介質(zhì)材料52具有略微大于FEOL器件16和16′的高度的厚度。具體地，平面化電介質(zhì)材料52具有從大約400到大約760納米的厚度，其中從大約450到大約550納米的厚度更常見(jiàn)。
接著，在平面化電介質(zhì)材料52的表面上形成導(dǎo)電金屬32，從而提供提供圖2C中示出的結(jié)構(gòu)。涉及在第二實(shí)施例中使用的導(dǎo)電金屬32的細(xì)節(jié)與第一實(shí)施例中所討論的那些相同，因而這里參考引用了那些細(xì)節(jié)。
當(dāng)在該結(jié)構(gòu)上形成導(dǎo)電金屬32之后，在導(dǎo)電金屬32上形成電介質(zhì)材料34，從而提供圖2D中示出的結(jié)構(gòu)。涉及在第二實(shí)施例中使用的電介質(zhì)材料34的細(xì)節(jié)與第一實(shí)施例中的所討論的那些相同，因而這里參考引用了那些細(xì)節(jié)。
接著，形成疊層36，從而提供圖2E中示出的結(jié)構(gòu)。如在第一實(shí)施例中所述形成疊層36。因而，這里也參考引用了那些處理細(xì)節(jié)。
接著，對(duì)圖2E中示出的結(jié)構(gòu)進(jìn)行能夠在其上形成第一層金屬38的BEOL處理。BEOL處理包含形成ILD 40以及提供用導(dǎo)電金屬42填充的接觸開口。涉及本發(fā)明的第二實(shí)施例的這個(gè)步驟的細(xì)節(jié)與上述相同。
第三實(shí)施例這個(gè)實(shí)施例不同于上述實(shí)施例之處在于電阻器包含金屬硅化物，其在FEOL器件的硅化期間形成。本發(fā)明的第三實(shí)施例從提供圖3A中示出的結(jié)構(gòu)60開始。這個(gè)結(jié)構(gòu)包含位于半導(dǎo)體襯底12的表面上的至少一個(gè)FEOL器件16，其包含至少一個(gè)溝槽隔離區(qū)域14。所示和示例的FEOL器件16是仍不包含任何硅化物區(qū)域的FET。盡管示出了FET器件，但第三實(shí)施例可以與包含硅化物區(qū)域的其它FEOL器件一起工作。
接著，在結(jié)構(gòu)上形成硅化物金屬層62，從而提供圖3B中示出的結(jié)構(gòu)。本發(fā)明的這個(gè)實(shí)施例中使用的硅化物金屬62包括能夠與硅反應(yīng)以形成金屬硅化物的任何金屬。這種金屬的例子包含但不限于Ti，Ta，W，Co，Ni，Pt，Pd以及其合金。本發(fā)明中使用的硅化物金屬層62可以使用包含例如濺射，化學(xué)汽相沉積，蒸發(fā)，化學(xué)溶液沉積，電鍍等等的任何傳統(tǒng)沉積處理進(jìn)行沉積。硅化物金屬層62的厚度可以變化，但是通常硅化物金屬層62具有從大約10到大約50納米的厚度。
接著，使用前面在本發(fā)明第一實(shí)施例中描述的技術(shù)在硅化物金屬層62上形成電介質(zhì)材料34。例如在圖3C中示出包含電介質(zhì)材料34的結(jié)構(gòu)。
接著，電介質(zhì)材料34通過(guò)平版印刷和蝕刻來(lái)進(jìn)行光刻形成以在一部分硅化物金屬層62上提供所光刻的電介質(zhì)材料34的至少一個(gè)疊層36。如圖所示，至少一個(gè)疊層36位于半導(dǎo)體襯底12的表面上。在疊層36內(nèi)的硅化物金屬62會(huì)變成本發(fā)明的金屬電阻器，而未在所光刻的電介質(zhì)材料下面的硅化物金屬層62的位于硅頂上的剩余部分會(huì)變成位于源極/漏極區(qū)域18頂上的硅化物區(qū)域20，以及位于柵極導(dǎo)體24頂上的硅化物區(qū)域20′。參見(jiàn)圖3D。
接著，結(jié)構(gòu)被退火以把每個(gè)疊層的硅化物金屬層62轉(zhuǎn)換成金屬硅化物。退火包含第一退火，選擇性蝕刻處理以及可選的第二退火。第一退火通常在比第二退火步驟更低的溫度執(zhí)行。通常，使用連續(xù)加熱方式或各種斜升和吸收(ramp and soak)加熱周期在大約300℃到大約600℃的溫度處執(zhí)行第一退火步驟，其中第一退火步驟可以形成或可以不形成高電阻硅化物階段材料。更優(yōu)選地，第一退火步驟在大約350℃到大約550℃的溫度處執(zhí)行。使用連續(xù)加熱方式或各種斜升和吸收加熱周期，在大約600℃到大約800℃的溫度處執(zhí)行第二退火步驟。更優(yōu)選地，第二退火步驟在大約650℃到大約750℃的溫度處執(zhí)行。第二退火通常把高電阻硅化物轉(zhuǎn)換成較低電阻的硅化物相(silicidephase)。
硅化物退火在例如He，Ar，N2或合成氣體的氣體環(huán)境中執(zhí)行。源極/漏極硅化物接觸退火步驟可以使用不同環(huán)境，或退火步驟可以在相同環(huán)境中執(zhí)行。例如，He可以在兩個(gè)退火步驟中使用，或He可被用于第一退火步驟，而合成氣體可以在第二退火步驟中使用。
在第一退火之后進(jìn)行的選擇性蝕刻包括能夠從結(jié)構(gòu)中清除任何曝露的無(wú)反應(yīng)硅化物金屬的濕蝕刻過(guò)程。圖3E示出硅化物退火以及選擇性蝕刻之后的結(jié)構(gòu)。在這個(gè)實(shí)施例中，所光刻的電介質(zhì)材料34用作蝕刻掩模。在這個(gè)附圖中，硅化物區(qū)域64是本發(fā)明的金屬電阻器。所光刻的電介質(zhì)材料34可以在選擇性蝕刻之后被清除，但不是必需的。
接著，在圖3E中示出的結(jié)構(gòu)上形成第一層金屬38，從而提供圖3F中示出的結(jié)構(gòu)。涉及本發(fā)明的這個(gè)步驟的細(xì)節(jié)與上述本發(fā)明第一實(shí)施例的那些相同。
觀察到，本發(fā)明的各種實(shí)施例提供了在半導(dǎo)體襯底上、第一層金屬下提供集成金屬電阻器的手段。因而，本發(fā)明的集成方案與現(xiàn)有技術(shù)的金屬電阻器設(shè)計(jì)相比，提供了更好的通過(guò)襯底的熱耗散。
雖然針對(duì)本發(fā)明的優(yōu)選實(shí)施例特別示出以及描述了本發(fā)明，然而本領(lǐng)域的技術(shù)人員會(huì)理解，可以在不偏離本發(fā)明的范圍和宗旨的前提下進(jìn)行形式以及細(xì)節(jié)上的上述以及其它變化。因此，本發(fā)明不限于所描述和圖解的確切形式以及細(xì)節(jié)，而是處于所附權(quán)利要求書的范圍之內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體IC結(jié)構(gòu)，包括半導(dǎo)體襯底，包含位于其表面的至少一個(gè)前段制程器件(FEOL)；位于所述半導(dǎo)體襯底的所述表面上或與該表面非常接近的至少一個(gè)電阻器，所述至少一個(gè)電阻器至少包括導(dǎo)電金屬；以及在所述至少一個(gè)電阻器之上的第一層金屬。
2.如權(quán)利要求1所述的半導(dǎo)體IC結(jié)構(gòu)，還包括在所述半導(dǎo)體襯底中的溝槽隔離區(qū)域，所述至少一個(gè)電阻器位于所述溝槽隔離區(qū)域上。
3.如權(quán)利要求1所述的的半導(dǎo)體IC結(jié)構(gòu)，其中所述導(dǎo)電金屬包括Ta，TaN，Ti，TiN，W，WN，NiCr，SiCr或金屬硅化物。
4.如權(quán)利要求3所述的半導(dǎo)體IC結(jié)構(gòu)，其中所述導(dǎo)電金屬包括TaN，TiN，NiCr或SiCr。
5.如權(quán)利要求1所述的半導(dǎo)體IC結(jié)構(gòu)，其中所述導(dǎo)電金屬具有大約20到大約50納米的厚度。
6.如權(quán)利要求1所述的半導(dǎo)體IC結(jié)構(gòu)，還包括位于所述導(dǎo)電金屬下面的阻蝕層。
7.如權(quán)利要求6所述的半導(dǎo)體IC結(jié)構(gòu)，其中所述阻蝕層具有大約20到大約50納米的厚度。
8.如權(quán)利要求1所述的半導(dǎo)體IC結(jié)構(gòu)，還包括在所述至少一個(gè)電阻器上的電介質(zhì)材料。
9.如權(quán)利要求1所述的半導(dǎo)體IC結(jié)構(gòu)，其中所述第一層金屬包括具有用導(dǎo)電材料填充的接觸開口的層間電介質(zhì)材料。
10.如權(quán)利要求1所述的半導(dǎo)體IC結(jié)構(gòu)，其中所述至少一個(gè)FEOL器件包括場(chǎng)效應(yīng)晶體管，雙極晶體管，BiCMOS器件，或無(wú)源器件。
11.一種把金屬電阻器集成到CMOS技術(shù)的方法，包括步驟在半導(dǎo)體襯底的表面上形成至少一個(gè)FEOL器件；在所述半導(dǎo)體襯底的表面上或與該表面非常接近地形成至少一個(gè)電阻器，所述至少一個(gè)電阻器包括導(dǎo)電金屬；以及在所述半導(dǎo)體結(jié)構(gòu)上形成第一層金屬。
12.如權(quán)利要求11所述的方法，其中所述至少一個(gè)FEOL器件包括場(chǎng)效應(yīng)晶體管，雙極晶體管，BiCMOS器件，或無(wú)源器件。
13.如權(quán)利要求11所述的方法，其中所述半導(dǎo)體襯底包含溝槽隔離區(qū)域并且在其上形成所述至少一個(gè)電阻器。
14.如權(quán)利要求11所述的方法，其中所述形成所述至少一個(gè)電阻器包括在所述至少一個(gè)FEOL器件上形成阻蝕層；在所述阻蝕層上形成導(dǎo)電金屬；在所述導(dǎo)電金屬上形成電介質(zhì)材料；以及光刻所述導(dǎo)電金屬以及所述電介質(zhì)材料以提供包含所述導(dǎo)電金屬以及所述電介質(zhì)材料的疊層。
15.如權(quán)利要求11所述的方法，其中所述形成所述至少一個(gè)電阻器包括在包含所述至少一個(gè)FEOL器件的所述半導(dǎo)體襯底的所述表面上提供平面化電介質(zhì)材料；在所述平面化電介質(zhì)材料上形成導(dǎo)電金屬；在所述導(dǎo)電金屬上形成電介質(zhì)材料；以及光刻所述導(dǎo)電金屬和所述電介質(zhì)材料以提供疊層。
16.如權(quán)利要求11所述的方法，其中所述形成所述至少一個(gè)電阻器包括在包含所述至少一個(gè)FEOL器件的所述半導(dǎo)體襯底上形成硅化物金屬層；在所述硅化物金屬層上形成電介質(zhì)材料；光刻所述電介質(zhì)材料以及所述硅化物金屬層以在所述半導(dǎo)體襯底的所述表面上提供至少一個(gè)疊層；以及進(jìn)行退火以把所述疊層的硅化物金屬層轉(zhuǎn)換成金屬硅化物，其中所述疊層的所述金屬硅化物包括電阻器的導(dǎo)體。
17.如權(quán)利要求11所述的方法，其中所述導(dǎo)電金屬包括Ta，TaN，Ti，TiN，W，WN，NiCr，SiCr或金屬硅化物。
18.如權(quán)利要求17所述的方法，其中所述導(dǎo)電金屬包括TaN，TiN，NiCr或SiCr。
19.如權(quán)利要求11所述的方法，其中所述導(dǎo)電金屬具有大約20到大約50納米的厚度。
20.如權(quán)利要求11所述的方法，其中所述形成所述第一層金屬包括形成層間電介質(zhì)材料；在所述層間電介質(zhì)中提供接觸開口；以及用導(dǎo)電金屬填充所述接觸開口。
21.一種把金屬電阻器集成到CMOS技術(shù)的方法，包括步驟提供包含位于半導(dǎo)體襯底的表面上的至少一個(gè)FEOL器件的結(jié)構(gòu)；在包含所述至少一個(gè)FEOL器件的所述結(jié)構(gòu)上形成阻蝕層；在所述阻蝕層上形成導(dǎo)電金屬；在所述導(dǎo)電金屬上形成電介質(zhì)材料；光刻所述導(dǎo)電金屬和所述電介質(zhì)材料以提供包含所述導(dǎo)電金屬和所述電介質(zhì)材料的疊層；以及在所述至少一個(gè)FEOL器件和所述疊層上形成第一層金屬。
22.如權(quán)利要求21所述的方法，其中所述至少一個(gè)FEOL器件包括場(chǎng)效應(yīng)晶體管，雙極晶體管，BiCMOS器件，或無(wú)源器件。
23.如權(quán)利要求21所述的方法，其中所述半導(dǎo)體襯底包含溝槽隔離區(qū)域并且在其上形成所述至少一個(gè)電阻器。
24.如權(quán)利要求21所述的的方法，其中所述導(dǎo)電金屬包括Ta，TaN，Ti，TiN，W，WN，NiCr，SiCr。
25.如權(quán)利要求24所述的方法，其中所述導(dǎo)電金屬包括TaN，TiN，NiCr或SiCr。
26.如權(quán)利要求21所述的方法，其中所述導(dǎo)電金屬具有大約20到大約50納米的厚度。
27.如權(quán)利要求21所述的方法，其中所述阻蝕層具有大約20到大約50納米的厚度。
28.一種把金屬電阻器集成到CMOS技術(shù)的方法，包括步驟提供包含位于半導(dǎo)體襯底的表面上的平面化電介質(zhì)材料的結(jié)構(gòu)，該半導(dǎo)體襯底包括位于其上的至少一個(gè)FEOL器件；在所述平面化電介質(zhì)材料上形成導(dǎo)電金屬；在所述導(dǎo)電金屬上形成電介質(zhì)材料；光刻所述導(dǎo)電金屬和所述電介質(zhì)材料以提供疊層；以及至少在所述疊層、所述平面化電介質(zhì)和所述至少一個(gè)FEOL器件上形成第一層金屬。
29.如權(quán)利要求28所述的方法，其中所述至少一個(gè)FEOL器件包括場(chǎng)效應(yīng)晶體管，雙極晶體管，BiCMOS器件，或無(wú)源器件。
30.如權(quán)利要求28所述的方法，其中所述半導(dǎo)體襯底包含溝槽隔離區(qū)域并且在其上形成所述至少一個(gè)電阻器。
31.如權(quán)利要求28所述的的方法，其中所述導(dǎo)電金屬包括Ta，TaN，Ti，TiN，W，WN，NiCr，SiCr。
32.如權(quán)利要求31所述的方法，其中所述導(dǎo)電金屬包括TaN，TiN，NiCr或SiCr。
33.如權(quán)利要求28所述的方法，其中所述導(dǎo)電金屬具有大約20到大約50納米的厚度。
34.如權(quán)利要求28所述的方法，其中所述平面化電介質(zhì)材料包括氧化物。
35.一種把金屬電阻器集成到CMOS技術(shù)的方法，包括步驟提供包含位于半導(dǎo)體襯底的表面上的至少一個(gè)FEOL器件的結(jié)構(gòu)；在所述結(jié)構(gòu)上形成硅化物金屬層；在所述硅化物金屬層上形成電介質(zhì)材料；光刻所述電介質(zhì)材料以提供在一部分所述硅化物金屬層頂上有光刻電介質(zhì)材料的至少一個(gè)疊層，所述至少一個(gè)疊層位于所述半導(dǎo)體襯底的所述表面頂上；進(jìn)行硅化以至少把所述至少一個(gè)疊層的硅化物金屬層轉(zhuǎn)換成金屬硅化物，其中所述疊層的所述金屬硅化物包括電阻器的導(dǎo)體；以及至少在所述疊層和所述至少一個(gè)FEOL器件上形成第一層金屬。
36.如權(quán)利要求35所述的方法，其中所述至少一個(gè)FEOL器件包括場(chǎng)效應(yīng)晶體管，雙極晶體管，BiCMOS器件，或無(wú)源器件。
37.如權(quán)利要求35所述的的方法，其中所述硅化物金屬層包括Ti，Ta，W，Co，Ni，Pt，Pd或其合金。
38.如權(quán)利要求35所述的方法，其中所述硅化包括在大約300℃到大約600℃處執(zhí)行的第一退火。
39.如權(quán)利要求38的方法，其中在所述第一退火之后使用濕蝕刻過(guò)程以選擇性清除無(wú)反應(yīng)硅化物金屬層。
40.如權(quán)利要求39所述的方法，還包括作為所述硅化的一部分的第二退火，所述第二退火在大約600℃到大約800℃處執(zhí)行。
全文摘要
提供了具有緊密薄膜電阻容限(大約5％或更小)，高電流密度(大約0.5毫安/微米或更大)，比擴(kuò)散電阻器更低的寄生并且比標(biāo)準(zhǔn)BEOL金屬電阻器更低的TCR以及把這種金屬電阻器結(jié)構(gòu)(32)集成到CMOS技術(shù)的FEOL/MEOL金屬電阻器(32)。
文檔編號(hào)H01L21/20GK101088145SQ200580026434
公開日2007年12月12日 申請(qǐng)日期2005年8月4日 優(yōu)先權(quán)日2004年8月6日
發(fā)明者阿尼克·K.·秦塔金迪, 道格拉斯·D.·庫(kù)爾伯格, 維德赫亞·拉馬昌德蘭, 羅伯特·M.·拉塞爾 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司