專利名稱：存儲元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲元件，其中通過使用電阻變化元件構(gòu)造存儲單元，在電阻變化元件中利用向兩個電極施加不同極性的電勢可逆地改變記錄膜的電阻值。
背景技術(shù)：
在諸如計算機的信息設(shè)備中，廣泛地使用能夠高速工作的高密度DRAM作為隨機存取存儲器。
然而，與電子設(shè)備和信號處理中使用的通用邏輯電路LSI相比，DRAM的制造工藝復(fù)雜，因此其制造成本高昂。
此外，DRAM是一種易失性存儲器，在斷電時其信息丟失。因此，應(yīng)當(dāng)頻繁進行刷新操作，即，應(yīng)當(dāng)讀出已寫入信息(數(shù)據(jù))、重新放大并應(yīng)當(dāng)重新寫入信息。
因此，提出了FeRAM(鐵電物質(zhì)存儲器)、MRAN(磁存儲元件)等作為非易失性存儲器，即使在斷電時也能夠防止其信息丟失。
對于這些存儲器而言，沒有電源供應(yīng)也能夠保持寫入的信息很長時間。
此外，對于這些存儲器而言，人們認(rèn)為如果這些存儲器形成為非易失性存儲器，那么就能夠取消刷新操作，從而能夠降低功耗。
不過，在上述非易失性存儲器中，由于構(gòu)成每個存儲單元的存儲元件尺寸減小，變得難以保持存儲元件的特性。
因此，難以將元件的尺寸一直減小到設(shè)計規(guī)則的極限和制造工藝的極限。
因此，提出了一種新型的存儲元件作為具有適于減小尺寸的布置的存儲器。
這種存儲元件具有這樣的結(jié)構(gòu)，其中在兩個電極之間夾置包含特定金屬的離子導(dǎo)體。
那么，如果兩個電極中的任一個包含該導(dǎo)體中含有的金屬，當(dāng)向兩個電極施加電壓時，電極中所含的金屬擴散到離子導(dǎo)體中作為離子，由此改變了離子導(dǎo)體的電特性，例如電阻值或電容。
利用這種特性有可能構(gòu)造儲存器件(例如參見引用的專利文獻(xiàn)1和引用的非專利文獻(xiàn)1)。
具體而言，該離子導(dǎo)體是一種由硫?qū)僭鼗锖徒饘俚墓倘荏w制成的玻璃材料或半導(dǎo)體材料。更具體而言，該離子導(dǎo)體由AsS、GeS、GeSe中溶解了Ag、Cu、Zn的材料制成(例如，包含Ag、Cu、Zn的硫?qū)僭鼗锸呛线m的，像AsSAg、GeSeAg、GeSAg、AsSCu、GeSeCu和GeSCu)。兩個電極中的任一個電極含有Ag、Cu、Zn(參見上述引用的專利文獻(xiàn)1)。應(yīng)當(dāng)指出，另一個電極由鎢、鎳、鉬、鉑、金屬硅化物等形成，其基本不會被溶解到含有離子導(dǎo)體的材料中。
那么，舉例來說，可以將存儲元件和二極管或諸如MOS晶體管的選擇元件連接起來形成存儲單元，可以將這些存儲單元形成陣列以構(gòu)造儲存器件。
在具有這種布置的存儲元件中，當(dāng)向兩個電極施加高于閾值電壓的偏壓時，離子導(dǎo)體中的導(dǎo)電離子(例如Ag、Cu、Zn等離子)向負(fù)電極方向移動到達(dá)負(fù)電極，從而造成產(chǎn)生電沉積。此外，當(dāng)該電沉積枝狀(樹枝晶體)生長并到達(dá)正電極時，就形成了電流通路，使得離子導(dǎo)體的電阻值從高電阻變到低電阻。結(jié)果，就可能在存儲元件上記錄信息。
此外，當(dāng)將極性與上述偏壓相反的電壓施加到兩個電極上時，形成枝狀電流通路的導(dǎo)電離子溶解到離子導(dǎo)體中，從而該電流通路消失，電阻值重新回到初始的高電阻狀態(tài)。結(jié)果，能夠從存儲元件擦除所記錄的信息。
此外，除了上述布置，還提出了一種具有如下布置的存儲元件，其中在電極和離子導(dǎo)體之間插入限制離子運動的阻擋層。一般認(rèn)為該阻擋層可以由適當(dāng)材料制作，以限制離子運動，盡管其允許電子在其中傳導(dǎo)，例如氮化鈦、鈦鎢、氧化鎳等。那么，該阻擋層應(yīng)當(dāng)以如此方式充分減小厚度(小于3nm)從而電子在所需操作電壓下可以通過該阻擋層。
在具有其中阻擋層如上述形成的布置的存儲元件中，利用施加高于閾值電壓的記錄電壓，電子在阻擋層中傳導(dǎo)，之后電沉積繼續(xù)發(fā)展并在阻擋層表面和另一電極之間形成電流通路，從而獲得諸如電阻改變的電特性。
那么，所提出的單元結(jié)構(gòu)是這樣的結(jié)構(gòu)，其中，在形成于一個電極(下電極)上的絕緣層的一部分上形成過孔，無論是否存在阻擋層，離子導(dǎo)體/阻擋層/另一電極(上電極)都形成于該過孔中。
當(dāng)存儲元件具有上述結(jié)構(gòu)時，有可能使存儲元件的尺寸變得較小(例如，在10nm的量級上)，而通過形成于一個電極上的絕緣層能夠使存儲元件與其他電要素絕緣。
在制造如上所述的形成于過孔之內(nèi)的存儲元件的布置時，例如，在下電極上沉積絕緣層。此外，通過構(gòu)圖和蝕刻工藝在絕緣層上形成到達(dá)下電極的過孔。之后，選擇性地或者以非選擇性方式在過孔中沉積從離子導(dǎo)體到上電極的各層。
這里曾描述過，當(dāng)以非選擇性方式沉積各層時，在沉積各層之后，可以通過CMP(化學(xué)機械拋光)和/或蝕刻技術(shù)移除形成于絕緣層上的離子導(dǎo)體和電極膜材料。
此外，報道過一種將PCMO(PrCaMnO)作為記錄膜的電阻變化型非易失性存儲器(參見引用的非專利文獻(xiàn)2)。
然后，還是在使用該PCMO的電阻變化型非易失性存儲器的情況中，所提出的單元結(jié)構(gòu)具有形成于過孔中的PCMO膜，該膜通過絕緣膜而被構(gòu)圖。
同時，在用于形成每個存儲單元且在制造諸如DRAM的半導(dǎo)體儲存器件時使用的處理工藝中，慣例是是使用RIE(反應(yīng)離子蝕刻)方法，這是蝕刻處理方法的一種。
通過使用諸如RIE方法的處理技術(shù)，有可能容易地從電氣地和物理地分隔存儲單元。
那么，當(dāng)所有相鄰存儲單元或連接到相同選擇線的存儲單元和連接到相鄰非選擇線的存儲單元都被電氣和物理地隔離開時，就可能降低相互的電干擾，也可能防止雜質(zhì)原子不希望的原子擴散。
具體而言，從理想的角度而言，由于RIE方法能夠通過與蝕刻氣體的反應(yīng)以氣相狀態(tài)設(shè)置成膜元素且能夠通過蝕刻去除氣態(tài)成膜元素，因此這種反應(yīng)離子蝕刻方法不存在因這樣蝕刻的成膜元素的再沉積而造成的制造成品率降低的問題，所以這種反應(yīng)離子蝕刻方法被廣泛使用。
日本未審PCT公開No.2002-536840[引用的非專利文獻(xiàn)1]NIKEEI ELECTRONICS，2003年1月20日的一期(104頁)[引用的非專利文獻(xiàn)2]Technical Digest，International Electron DevicesMeeting(IEDM)，2002，p.19
發(fā)明內(nèi)容然而，當(dāng)構(gòu)成存儲元件的每一層都形成于過孔之內(nèi)時，需要諸如利用下層電極取向的選擇性外延生長或基于鍍敷的膜生長的方法，以便在過孔內(nèi)選擇性地沉積各層。
于是，不可能使用普通的膜沉積方法(氣相沉積、濺鍍、CVD方法等)。
此外，在上述任一種新型存儲元件中，是通過現(xiàn)有半導(dǎo)體制造工藝中不成熟的材料構(gòu)建存儲元件的。
那么，當(dāng)希望通過RIE方法處理此類新型材料時，難以根據(jù)構(gòu)成元素氣化此類新型材料，或者即使在能夠氣化此類新型材料的時候，必需選擇反應(yīng)氣體并檢驗蝕刻條件等的最優(yōu)化。
具體而言，當(dāng)微制造技術(shù)發(fā)展到光刻獲得的處理精度小于100nm并進一步小于50nm的時候，需要處理精度高達(dá)大約幾個納米長度以下的蝕刻技術(shù)，因此難以通過現(xiàn)有蝕刻技術(shù)處理此類新型材料。
此外，當(dāng)使用此類新型材料時，如果希望根據(jù)使用普通膜沉積方法的非選擇性生長形成構(gòu)成存儲元件的各層，那么將會出現(xiàn)與例如過孔內(nèi)的膜的非均勻性(例如，膜厚的非均勻性)有關(guān)的問題，或者必需要在膜沉積之后檢驗CMP(化學(xué)機械拋光)方法中的條件的最優(yōu)化或基于蝕刻技術(shù)的膜去除工藝的條件。
因此，前述新型存儲元件遇到了這樣的問題為了提高制造成品率需要很長的開發(fā)周期。
同時，作為在半導(dǎo)體制造工藝等中處理細(xì)微形狀的方法，使用了利用深紫外線、超紫外線、電子束等的光刻技術(shù)。
根據(jù)這種光刻技術(shù)，有可能處理小于100nm的非常細(xì)微的形狀。
由于這種光刻技術(shù)難以充分提高焦深，其處理分辨率或精度取決于曝光表面高度的晶片平面分布。
那么，當(dāng)曝光表面是諸如硅襯底的半導(dǎo)體的表面時，以高精度拋光襯底的表面，且曝光表面高度具有充分的均勻性。為此，能夠在高精度下以非常高的分辨率執(zhí)行例如MOS晶體管的柵極的構(gòu)圖工藝。
另一方面，在通過諸如膜沉積和蝕刻處理的多種工藝處理硅襯底之后，由于不均勻的膜厚、諸如蝕刻和拋光的處理量的不均、以及基于當(dāng)隨部分的構(gòu)建材料不同時所需的材料的處理量的差異，難以獲得大致為初始襯底表面那樣的曝光表面高度分布。
因此，例如在布線工藝中的光刻的分辨率劣于MOS晶體管的柵極的處理工藝的分辨率。
因此，即使使用與閃速存儲器(其中僅利用MOS晶體管構(gòu)建存儲單元)等的波長相同的曝光光源，這種新型的利用如MOS晶體管的選擇元件和電阻變化元件構(gòu)建的存儲單元也難以獲得等同的光刻分辨率。
結(jié)果，難以以高密度制造由存儲單元陣列形成的存儲器件。
為了解決上述問題，本發(fā)明旨在提供一種其布置能夠容易地以高密度制造的存儲元件。
根據(jù)本發(fā)明的存儲元件特征在于電阻變化元件構(gòu)成存儲單元，所述電阻變化元件具有在兩個電極之間提供的記錄層，且其中所述記錄層的電阻值在施加具有與所述兩個電極不同極性的電勢時可逆地改變，構(gòu)成所述電阻變化元件的所述記錄層的層的至少一部分是由所述多個相鄰存儲單元中的同一層共同形成的。
根據(jù)本發(fā)明的存儲元件的上述布置，由于各存儲單元由電阻變化元件構(gòu)成，其中在兩個電極之間提供記錄層，且其中所述記錄層的電阻值在施加具有與所述兩個電極不同極性的電勢時可逆地改變，因此電阻變化元件的電阻值能夠在高電阻和低電阻之間可逆地變化。因此，能夠?qū)㈦娮枳兓碾娮锠顟B(tài)存儲在存儲單元中作為信息。
此外，由于構(gòu)成電阻變化元件的記錄層的層的至少一部分可以由多個相鄰存儲單元中的相同層形成，在制造存儲元件時，共同形成的層不必在每個存儲單元處通過記錄膜的局部沉積或構(gòu)圖處理而被處理。因此，能夠降低構(gòu)圖精度，且有可能容易地執(zhí)行構(gòu)圖。
此外，在根據(jù)本發(fā)明的上述存儲元件中，有可能構(gòu)造具有如下布置的存儲元件，其中電阻變化元件形成于布線上方，以向電阻變化元件施加操作電壓。
根據(jù)上述布置，由于在形成電阻變化元件之前形成驅(qū)動存儲元件所需的非常薄的布線，因此，在沉積完例如電阻變化元件的記錄膜之后不必執(zhí)行形成于布線層之間的絕緣膜所需的高溫(例如，高于350℃的溫度)工藝。有可能甚至使用其膜結(jié)構(gòu)在高溫下改變的材料來形成電阻變化元件。
根據(jù)上述的本發(fā)明，在制造存儲元件時，由于對于共同形成的層的構(gòu)圖精度可以被降低且能夠容易地執(zhí)行構(gòu)圖，因此有可能相當(dāng)大地提高制造成品率。
因此，即使在存儲單元的尺寸微型化的時候，由于能夠以高成品率容易地制造存儲元件，因此有可能提高存儲單元的密度。結(jié)果，有可能提高存儲元件的存儲容量并使存儲器小型化。
此外，即使將現(xiàn)有半導(dǎo)體工藝中不成熟的新材料(元素和組分)用于電極和記錄層，由于能夠以高成品率容易地制造存儲元件，因此有可能相當(dāng)大程度上減少開發(fā)處理技術(shù)所需的時間周期。
此外，即使在記錄層等中使用新材料時，由于廉價的老式光刻系統(tǒng)和制造工藝能夠處理這種新材料，因此有可能相當(dāng)大程度上降低存儲元件的制造成本。
那么，由于決定存儲單元密度和存儲元件制造成品率的因素由材料/光刻工藝/蝕刻工藝/拋光工藝來決定，而這些與電阻變化元件的布置無關(guān)，而是在現(xiàn)有半導(dǎo)體批量生產(chǎn)技術(shù)中是可用的，因此能夠容易地將現(xiàn)有技術(shù)應(yīng)用于本發(fā)明。
此外，當(dāng)存儲元件具有這樣的布置，即電阻變化元件形成于布線上方以向電阻變化元件施加操作電壓時，由于有可能將甚至其膜結(jié)構(gòu)在高溫下改變的材料用于電阻變化元件，因此有可能增加選擇電阻變化元件的材料的自由度。
因此，有可能將諸如電阻變化比的特性優(yōu)良的材料和廉價材料用于電阻變化元件。結(jié)果，有可能容易地區(qū)分存儲在存儲元件的存儲單元上的信息，并使存儲元件廉價或降低制造成本。


圖1為根據(jù)本發(fā)明實施方式的存儲元件的示意性布置圖(截面圖)；圖2為圖1的存儲元件的示意性平面圖；圖3為圖1的存儲元件的等效電路圖；
圖4為根據(jù)本發(fā)明另一實施方式的存儲元件的示意性布置圖(示意性平面圖)；圖5為根據(jù)本發(fā)明又一實施方式的存儲元件的示意性布置圖(示意性平面圖)；圖6為圖5的存儲元件的截面圖；圖7為示出圖6的改進布置的布置的截面圖；以及圖8為將要參照其解釋相鄰存儲單元中的故障的圖。
具體實施例方式
圖1為根據(jù)本發(fā)明實施方式的存儲元件的示意性布置圖(截面圖)。
該存儲單元由大量的構(gòu)成存儲單元的電阻變化元件10的陣列構(gòu)成。
電阻變化元件10包括高電阻膜2和插置在下電極1和上電極4之間的離子源層3。這些高電阻層2和離子源層3構(gòu)成記錄層，通過記錄層能夠在每個存儲單元的電阻變化元件10上記錄信息，以下將詳細(xì)對其進行描述。
離子源層3含有選自Ag、Cu、Zn的一種以上的元素(金屬元素)和選自S、Se、Te的一種以上的元素(硫?qū)僭鼗镌?。
然后，當(dāng)金屬元素如下所述被離子化時，電阻變化元件10的電阻值變化。即，該金屬元素(Ag、Cu、Zn)變成了離子源。
高電阻膜2是使用電阻率高于離子源層3的材料，如絕緣體或半導(dǎo)體構(gòu)建的。
具體而言，可以使用氧化硅、氮化硅、稀土氧化物膜、稀土氮化物膜、非晶硅和非晶鍺。此外，可以使用諸如非晶硫?qū)僭鼗锏牟牧稀?br> 具體而言，可以將例如CuTeGeGd膜用作上述的離子源層3。雖然該CuTeGeGd膜可能會基于組分而改變其電阻率，然而由于Cu、Te和Gd為金屬元素，與S或Se被至少用作硫?qū)僭鼗锏那闆r相比，更容易降低電阻。
在非晶硫?qū)僭鼗锉∧ぶ?，GeTe具有非常低的電阻率且其電阻率約為1×104Ωcm。另一方面，GeSe具有大約1×1013Ωcm的電阻率，GeSTe具有大約1×1011Ωcm的電阻率(參見1990年5月份的“FUNCTIONALMATERIAL”第76頁)。
通過這種方式，通過在使用GeTe作為基質(zhì)材料的材料中，或者含有Te的材料中包含諸如Cu和Cd的金屬，有可能降低電阻。那么，厚度為20nm且單元面積為0.4μm2的CuTeGeGd膜的電阻值能夠降低到小于大約100Ω。
另一方面，與高電阻膜2一起使用的氧化釓膜的電阻值能夠容易地增大至高于100kΩ，且繼續(xù)增大至1MΩ，即使其具有較厚的膜厚。
此外，在圖1所示的布置中，各電阻變化元件10形成于半導(dǎo)體襯底11上形成的MOS晶體管Tr上方。
該MOS晶體管Tr由形成于被元件分隔層12在半導(dǎo)體襯底11中隔開的區(qū)域上的源極/漏極區(qū)13和柵電極14構(gòu)成。在柵電極14的壁表面上形成側(cè)壁絕緣層。
此外，柵電極14被通用做字線WL，其是存儲元件的一種尋址布線。
然后，MOS晶體管Tr的源極/漏極區(qū)13之一和電阻變化元件10的下電極1通過插塞層15/金屬布線層16/插塞層17而彼此電連接。
MOS晶體管Tr的源極/漏極區(qū)13中的另一個通過插塞層15連接到金屬布線層16。金屬布線層16連接到位線EL(參見圖2)，該位線充當(dāng)著存儲元件的另一種尋址布線。
在本實施方式中，具體而言，在整個存儲單元陣列部分(存儲器部分)上方，構(gòu)成每個存儲單元的電阻變化元件10可以共同具有高電阻膜2/離子源層3/上電極4各層。換言之，每個電阻變化元件10由同一層的高電阻膜2/離子源層3/上電極4構(gòu)成。
那么，共同形成的上電極4可以充當(dāng)將要在以下描述的平板電極PL。
另一方面，在每個存儲單元處單獨形成下電極1，且各存儲單元彼此電隔離。通過在每個存儲單元處單獨形成下電極1，就在對應(yīng)于各下電極1的位置提供了各存儲單元的電阻變化元件10。
此外，下電極1分別連接到對應(yīng)的選擇MOS晶體管Tr。
圖2示出了根據(jù)該實施方式的存儲元件的示意性平面圖，且圖3示出了等效電路圖。
在圖2中，短劃線示出了MOS晶體管Tr的有源區(qū)18。此外，在該圖中，附圖標(biāo)記21表示與電阻變化元件10的下電極1相通的接觸部分，而附圖標(biāo)記22表示與位線BL相通的接觸部分。
如圖2所示，平板電極PL形成于存儲單元陣列部分(存儲器部分)上方。該平板電極FL在圖3的等效電路圖中由粗線表示。
此外，如圖3所示，電阻變化元件10的一端連接到選擇MOS晶體管Tr的源極/漏極之一，MOS晶體管Tr的源極/漏極中的另一個連接到位線BL(BL0、BL1、......、BLm)，MOS晶體管Tr的柵極連接到字線WL(WL0、WL1、，......、WLn)。
然后，電阻變化元件10的另一端連接到平板電極PL，其共同形成于整個存儲單元陣列上方。通過該平板電極PL向每個電阻變化元件10施加同樣的電勢。
隨后，將參考圖1到3描述根據(jù)本實施方式的存儲元件的操作。
當(dāng)選擇MOS晶體管Tr的柵極被字線WL開啟以向位線BL施加電壓時，通過MOS晶體管Tr的源極/漏極向選定的存儲單元的下電極1施加電壓。
這里，當(dāng)施加到下電極1的電壓極性相對于上電極4(平板電極PL)的電勢保持為負(fù)電勢時，離子源層3中含有的充當(dāng)離子源的金屬元素(例如，Cu)作為離子向著下電極1的方向移動。當(dāng)這些離子注入高電阻膜2中或者它們沉積在高電阻膜2的表面上時，高電阻膜2的界面狀態(tài)改變，使得電阻變化元件10的電阻值變?yōu)榈碗娮锠顟B(tài)。結(jié)果，能夠?qū)⑿畔⒂涗浽谶x定的存儲單元的電阻變化元件10上。
此外，當(dāng)施加到下電極1的電壓極性相對于上電極4(平板電極PL)的電勢保持為正電勢時，隨著電壓的施加，移動到高電阻膜2中的離子或者移動到高電阻膜2的表面上的離子向著上電極4(平板電極PL)的方向移動，使得電阻變化元件10的電阻值變成高電阻狀態(tài)。結(jié)果，能夠從選定的存儲單元的電阻變化元件10擦除所記錄的信息。
這里，電阻變化元件10的電阻值的變化主要是由高電阻膜2的電阻值變化導(dǎo)致的。
那么，通過將高電阻膜2的膜厚減小到例如大約幾個納米就有可能抑制相鄰存儲單元之間的干擾。
應(yīng)當(dāng)指出，高電阻膜2可以在高電阻狀態(tài)和低電阻狀態(tài)之間至少具有能夠充分保持讀出信號的差異程度。例如，高電阻膜應(yīng)當(dāng)具有大于30％的差異。
此外，當(dāng)從存儲單元讀出所記錄的信息時，例如通過MOS晶體管Tr選定存儲單元，向選定的存儲單元施加預(yù)定的電壓或電流，并通過連接到位線BL前面部分或平板電極PL的讀出放大器檢測隨著電阻變化元件10的電阻狀態(tài)而不同的電流或電壓。
此時，應(yīng)當(dāng)選擇施加到選定存儲單元的電壓或電流使其小于電壓或電流的閾值，在該閾值處，電阻變化元件10的電阻值狀態(tài)發(fā)生改變。
接著，將描述根據(jù)本實施方式的制造存儲元件的方法。
例如，可以如下制造根據(jù)本實施方式的存儲元件。
首先，在半導(dǎo)體襯底11上形成MOS晶體管Tr。
之后，在表面上方形成絕緣層。
接著，在該絕緣層上形成過孔。
隨后，通過如CVD法和鍍敷的適當(dāng)方法用諸如W、WN和TiW的電極材料填充過孔的內(nèi)部。
接著，通過如CMP方法的適當(dāng)方法使表面平坦化。
然后，可以通過重復(fù)這些工藝形成插塞層15/金屬布線層16/插塞層17/下電極1，并可以通過在每一存儲單元處構(gòu)圖來加工下電極1。
隨后，在于每個存儲單元處隔開的下電極1的整個表面上沉積將成為高電阻膜2的絕緣膜或半導(dǎo)體膜。
應(yīng)當(dāng)指出，此時最好下電極1的表面應(yīng)當(dāng)與周圍的絕緣層平齊且被平坦化。
例如，沉積厚度為4nm的氧化釓膜作為高電阻膜2。可以在沉積金屬釓膜之后，在含有氧的等離子體氣氛中通過熱氧化方法或諸如等離子體氧化的適當(dāng)方法形成該氧化釓膜。
或者，例如，可以沉積稀土氧化物膜、稀土氮化物膜、氮化硅膜和氧化硅膜作為高電阻膜2?？梢酝ㄟ^諸如所謂的反應(yīng)濺鍍法和CVD方法的適當(dāng)方法形成這些膜。
接著，在高電阻膜2的整個表面上接著沉積離子源層3。例如，沉積厚度為20nm的CuTeGeGd膜作為離子源層3。盡管CuTeGeGd是具有低電阻的材料，能夠直接用作上電極4，最好上電極4應(yīng)當(dāng)由具有更低電阻的材料制造。
此外，在離子源層3的整個表面上接著沉積上電極4。例如，沉積電阻低于離子源層3的電阻的金屬材料、硅化物和諸如TaN和WN的低電阻氮化物作為上電極4。
之后，通過構(gòu)圖加工沉積在整個表面上的高電阻膜2/離子源層3/上電極4使得它們可以保留在存儲單元陣列部分(存儲器部分)的整體上。
此時，為了處理作為整個存儲單元陣列部分(存儲器部分)上方的圖案的高電阻膜/離子源層/上電極，不必使用最先進的微制造技術(shù)。
同時，像本實施方式這樣，當(dāng)構(gòu)成電阻變化元件的層是通過相鄰存儲單元共同形成的時候，應(yīng)當(dāng)以這樣的方式形成各電阻變化元件，使得相鄰的存儲單元可以獨立而正確地工作。
具體而言，當(dāng)存儲單元被微型化且相鄰存儲單元的電極之間的距離相當(dāng)程度地減小時，存儲器因為相鄰存儲單元之間導(dǎo)致的干擾而不可避免地發(fā)生故障。
例如，如圖8所示，考慮這樣的布置，其包括形成于每個存儲單元處的下電極41、相對于多個存儲單元共同形成的記錄層(其電阻通過記錄而改變的部分)42和上電極43。
然后，在圖8左側(cè)的一個存儲單元中，假設(shè)從下電極41到上電極43形成在記錄層42中垂直延伸的電流路徑31(通過枝狀結(jié)晶或離子擴散等形成)，從而將該存儲單元的記錄層42的電阻值設(shè)置到低電阻狀態(tài)。
這里，如果記錄層42的膜厚h等于或大于相鄰存儲單元的下電極41之間的距離s(h＞s)，那么與公共的上電極43相比，右相鄰存儲單元的下電極41變得更接近形成于左相鄰存儲單元上的電路路徑31。于是，當(dāng)信息存儲在該存儲單元中時，如圖8所示，形成了從下電極41到相鄰存儲單元的電流路徑31延伸的電流路徑32。
即使在這種狀態(tài)下，在信息被存儲于存儲單元中之后立即從存儲單元中讀出信息的時候，不會發(fā)生任何問題。然而，當(dāng)今后從存儲單元擦除信息時發(fā)生了問題。
具體而言，當(dāng)從被設(shè)置為圖8所示的狀態(tài)的左存儲單元擦除信息時，左存儲單元的電流路徑31消失。此時，盡管形成于右相鄰存儲單元上的電流路徑32還在，但該電流路徑32未連接到公共上電極43，結(jié)果，右相鄰存儲單元也變?yōu)樾畔⒈粡脑摯鎯卧脸臓顟B(tài)。結(jié)果，發(fā)生了所謂的誤擦除。
此外，由于如圖8所示形成了電流路徑32的狀態(tài)不同于形成了到達(dá)上公共電極43的電流路徑的狀態(tài)，不僅在擦除操作中，而且在記錄操作中也發(fā)生了問題。結(jié)果，影響了記錄操作條件(例如，操作電壓等)且記錄操作變得不穩(wěn)定。
為了避免這些問題，充分減小記錄層(電阻改變的部分)的膜厚是重要的。
就此而論，在上述引用的專利文獻(xiàn)1中所述的電阻變化元件中，電阻改變的部分(離子導(dǎo)電層)具有35nm的膜厚。
為此原因，如果相鄰存儲單元的下電極之間的距離變得小于50nm，具體而言，為32nm，那么上述表示為h＞s的條件成立，因此難以通過使用在引用的專利文獻(xiàn)1中所述的電阻變化元件構(gòu)造本發(fā)明的存儲元件。
因此，在圖1到3所示的實施方式中，當(dāng)假設(shè)高電阻膜2的膜厚為H1，且假設(shè)相鄰存儲單元的下電極1之間的距離為S1，應(yīng)當(dāng)滿足不等式H1＜S1。最好滿足不等式H1＜2S1，更希望應(yīng)當(dāng)滿足不等式H1＜4S1。
在這些條件下，例如，即使在其中形成了電流路徑的記錄電流Vw和閾值電壓Vth之間滿足不等式Vw＞2Vth或Vw＞4Vth，也能在相鄰單元不受影響的范圍內(nèi)形成電流路徑。
此外，希望離子源層3的電阻值R1應(yīng)當(dāng)?shù)陀诒辉O(shè)置為擦除狀態(tài)的電阻變化元件10的電阻值Re(R1＜Re)。更希望應(yīng)當(dāng)滿足不等式R1＜4Re。
根據(jù)本實施方式的存儲元件的上述布置，由于電阻變化元件10的高電阻膜2/離子源層3/上電極4是共同形成于整個存儲單元陣列部分上方的，在制造存儲元件時，在通過構(gòu)圖處理這些高電阻膜/離子源層/上電極的各層的工藝中，處理高電阻膜2/離子源層3/上電極4的各層以使之保留在整個存儲單元陣列部分上方是足夠的，而不必使用最先進的技術(shù)。
結(jié)果，由于各層2、3、4的下層表面不必被形成為像半導(dǎo)體襯底表面那樣具有高平坦度的表面，且能夠通過現(xiàn)有制造技術(shù)容易地處理和構(gòu)圖各層2、3、4，因此有可能以高成品率容易地制造存儲元件。
因此，即使在存儲單元的尺寸微型化時，由于能夠以高成品率容易地制造存儲元件，從而有可能提高存儲單元的密度。于是，變得有可能提高存儲元件的存儲容量并微型化存儲器。
此外，即使使用在現(xiàn)有半導(dǎo)體工藝中不成熟的新材料，由于有可能以高成品率制造存儲元件，因此有可能很大程度上減少開發(fā)處理技術(shù)所需的時間周期。
此外，即使使用新材料時，由于廉價的老式光刻系統(tǒng)和制造工藝能夠處理上述新材料，因此有可能很大程度上減少存儲元件的制造成本。
然后，由于決定存儲單元的密度和制造存儲元件的成品率的因素與電阻變化元件的布置無關(guān)，而是，上述因素取決于現(xiàn)有半導(dǎo)體批量生成技術(shù)中可用的材料/光刻工藝/蝕刻工藝/拋光工藝，因此能夠容易地把相關(guān)技術(shù)應(yīng)用于本發(fā)明。
此外，根據(jù)本實施方式的存儲元件，由于電阻變化元件10位于充當(dāng)尋址布線的字線WL(柵極14)和位線BL(金屬布線層16)上方，因此在沉積電阻變化元件10的各層2、3、4之后不需要形成布線層之間的絕緣層所必需的高溫(例如，約350℃)制造工藝。
因此，有可能通過使用在高溫下膜結(jié)構(gòu)等會變化的材料形成電阻變化元件10。
接著，圖4示出了根據(jù)本發(fā)明另一實施方式的存儲元件的示意性布置圖(示意性平面圖)。
在本實施方式中，如圖4所示，存儲元件具有如下布置平板電極PL相對于在與位線BL平行的方向上相鄰的存儲單元共同地形成。
應(yīng)當(dāng)指出，在根據(jù)本實施方式的存儲元件中，存儲單元的右側(cè)和左側(cè)方向的截面圖具有類似于前述實施方式的圖1所示的布置。
具體而言，在平行于位線BL的方向上相鄰的存儲單元的每個電阻變化元件10中共同地形成高電阻膜2/離子源層3/上電極4。
根據(jù)本實施方式的布置，由于在與平行于位線BL的方向相鄰的存儲單元中共同形成高電阻膜2/離子源層3/上電極4，與通過在每個存儲單元構(gòu)圖形成各層2、3、4的布置相比，能夠降低在平行于位線BL的方向中所需的構(gòu)圖精度。
結(jié)果，有可能以高成品率容易地制造存儲元件。
由于按照慣例，諸如半導(dǎo)體存儲器的存儲單元的間距在行方向和列方向是不同的，可以考慮在使用電阻變化元件的存儲元件中的存儲單元的間距在行方向和列方向是不同的。
在這種情況下，由于在行方向和列方向上處理精度不同，因此通過在尤其是處理精度高的方向上共同形成各層，適當(dāng)降低構(gòu)圖精度以便以高成品率容易地制造存儲元件是更為有效的。
然后，對于處理精度低的方向，只要處理精度能夠利用相關(guān)技術(shù)實現(xiàn)，就不會發(fā)生問題，除非各層不是共同形成的(如果各層是通過構(gòu)圖單獨處理的)。
因此，本實施方式的布置尤其適用于存儲單元在平行于位線BL的方向上的間距小于存儲單元在垂直于位線BL的方向上的間距的情況。
接著，圖5示出了根據(jù)本發(fā)明另一實施方式的存儲元件的示意性布置圖(示意性平面圖)。
在本實施方式中，如圖5所示，平板電極PL共同形成于垂直和水平方向上的兩個相鄰存儲單元，共四個存儲單元上。
然后，圖6示出了存儲單元右側(cè)和左側(cè)的截面圖。
更具體而言，本實施方式具有這種構(gòu)造高電阻膜2/離子源層3/上電極4共同形成于沿垂直和水平方向相鄰的四個存儲單元的電阻變化元件10中。
此外，如圖6所示，沿圖中向右和向左的方向延伸的布線5形成于充當(dāng)平板電極PL的上電極4上，因此可以通過布線5向各平板電極PL施加同樣的電勢。
根據(jù)本實施方式的布置，由于四個在垂直和水平方向相鄰的存儲單元的高電阻膜2/離子源層3/上電極4是共同形成的，與這些層2、3、4是在每個存儲單元構(gòu)圖的布置相比，能夠降低垂直和水平方向的構(gòu)圖精度。
結(jié)果，有可能以高成品率容易地制造存儲元件。
應(yīng)當(dāng)指出，如圖7的截面圖所示，應(yīng)當(dāng)以如下方式改進圖6所示的布置在較寬范圍(例如整個存儲器陣列單元)中可以僅構(gòu)圖高電阻膜3。
此外，根據(jù)本發(fā)明，可以通過相鄰存儲單元共同形成下電極，而可以在每個存儲單元處分隔上電極。
可以在每個存儲單元處分隔夾置電阻變化元件的記錄層的兩個電極中的至少一個。
在本發(fā)明中，應(yīng)當(dāng)指出，共同形成相鄰的存儲單元層的范圍不限于上述實施方式中所示的布置，也能夠使用其他布置。
此外，在本發(fā)明中，通過相鄰存儲單元共同形成的諸層不限于上述實施方式中所示的布置，還可以使用各種布置，例如僅僅共同形成高電阻膜的布置，以及共同形成高電阻膜和離子源層而獨立形成上電極的布置。
此外，代替高電阻膜和離子源層的層疊結(jié)構(gòu)，可以構(gòu)建一個記錄層，其功能還可以充當(dāng)這兩個層的功能。
此外，可以以和上述各實施方式相反的順序?qū)盈B構(gòu)成電阻變化元件的各層。
在至少沿垂直方向和水平方向中一個方向彼此相鄰的多個存儲單元中，如果共同地形成構(gòu)成電阻變化元件的記錄層的層的至少一部分，那么能夠比以下布置更多地降低處理精度且有可能容易地以高成品率制造存儲元件，在所述布置中各層是形成于每個存儲單元的。
本發(fā)明不限于上述實施方式，本發(fā)明可以采取各種其他布置而不脫離本發(fā)明的精神。
權(quán)利要求
1.一種存儲元件，其特征在于電阻變化元件構(gòu)成存儲單元，所述電阻變化元件具有在兩個電極之間提供的記錄層，且其中所述記錄層的電阻值在施加具有與所述兩個電極不同極性的電勢時可逆地改變，構(gòu)成所述電阻變化元件的所述記錄層的層的至少一部分是由所述多個相鄰存儲單元中的同一層共同形成的。
2.根據(jù)權(quán)利要求1所述的存儲元件，其特征在于，所述記錄層包含選自Ag、Cu、Zn中的一種以上的元素和選自S、Se、Te中的一種以上的元素。
3.根據(jù)權(quán)利要求1所述的存儲元件，其特征在于，所述記錄層具有由離子源層和高電阻層構(gòu)成的層疊層結(jié)構(gòu)，所述離子源層包含選自Ag、Cu、Zn中的一種以上的元素和選自S、Se、Te中的一種以上的元素，所述高電阻層由絕緣體或半導(dǎo)體形成。
4.根據(jù)權(quán)利要求1所述的存儲元件，其特征在于，所述電阻變化元件形成于布線上方，以向所述電阻變化元件施加操作電壓。
全文摘要
提供了一種其構(gòu)造能夠容易以高密度制造的存儲元件。該存儲元件包括兩個電極(1、4)之間的記錄層(2、3)，且向兩個電極(1、4)施加不同極性的電勢，從而由電阻變化元件(10)構(gòu)造存儲單元，用于可逆地改變記錄層(2、3)的電阻值。在多個相鄰的存儲單元中，至少一部分構(gòu)成電阻變化元件(10)的記錄層的層(2、3)是由相同層共同形成的。
文檔編號H01L27/10GK1989619SQ20058002419
公開日2007年6月27日 申請日期2005年7月8日 優(yōu)先權(quán)日2004年7月22日
發(fā)明者荒谷勝久, 對馬朋人, 成澤浩亮, 大塚涉, 八野英生 申請人:索尼株式會社