專利名稱：減少低k旋涂介電膜中的裂紋的制作方法
技術(shù)領域：
本發(fā)明涉及半導體加工。更具體而言，本發(fā)明涉及最小化低k介電聚合物的裂紋的工藝。
電子行業(yè)持續(xù)依賴于半導體技術(shù)的進展，以在更緊湊區(qū)域內(nèi)實現(xiàn)具有更多功能的器件。對于許多應用，實現(xiàn)具有更多功能的器件需要將大量電子器件集成到單個硅晶片內(nèi)。隨著硅晶片的給定面積電子器件數(shù)目的增大，制造工藝變得更加困難。
已經(jīng)制造了許多類型的半導體器件，這些半導體器件在許多領域有著各種應用。這種硅基半導體器件經(jīng)常包括金屬氧化物半導體場效應晶體管(MOSFET)，例如p溝道MOS(pMOS)、n溝道MOS(nMOS)與互補MOS(CMOS)晶體管、雙極晶體管、BiCMOS晶體管。這些MOSFET器件包含介于導電柵和類似硅的襯底之間的絕緣材料，因此這些器件通常稱為IGFET(絕緣柵FET)。
這些半導體器件中每一個通常包含其上形成多個有源器件的半導體襯底。特定有源器件的具體結(jié)構(gòu)可能隨器件類型而改變。例如，在MOS晶體管中，有源器件通常包含源區(qū)和漏區(qū)以及調(diào)制該源區(qū)和漏區(qū)之間的電流的柵電極。
此外，這些器件可以是通過多種晶片制造工藝，例如CMOS、BiCMOS、雙極等生產(chǎn)的數(shù)字或模擬器件。襯底可以是硅、砷化鎵(GaAs)或適用于在其上制造微電子電路的其他襯底。
隨著器件尺寸縮小到亞微米水平，在尺寸為幾個微米的器件中可以忽視的諸如電容的電學特性變得顯著。例如，在0.20μm以下工藝中，人們再度關(guān)注具有低介電常數(shù)(即“低k”)的材料。
亞微米器件工藝的一個目標是維持柵電容的水平，同時最小化柵源電容以及柵漏電容。電容隨氧化物變薄而增大的關(guān)系式為柵漏電容對于晶體管性能而言尤為重要，因為該電容在切換期間由于Miller效應而被放大。例如，在一系列邏輯級中，加載于前一邏輯級的等效電容為柵源電容乘以1加上晶體管增益這個因子。如果晶體管增益為100，則觀察到的輸入電容將為柵漏電容的101倍。由此期望不改變趨于增大該電容的參數(shù)。因此，使用具有更低介電常數(shù)的介電材料降低該電容。優(yōu)選地在集成電路設計中盡可能地使用k更低的材料，從而最小化寄生電容。
在半導體行業(yè)中，對于具有更低介電常數(shù)的改善的絕緣材料的需求日益增長。四分之一微米以下或更小器件對于低k材料的需求，已經(jīng)引起人們再度關(guān)注諸如甲基倍半硅氧烷(methyl silsesquioxane，MSQ)和氫倍半硅氧烷(hydrogen silsesquioxane，HSQ)的旋涂電介質(zhì)。HSQ的介電常數(shù)為2.8-2.9。HSQ的經(jīng)驗化學式為(HSiO3/2)n。HSQ可以作為用于制造多級(multi-level)半導體器件的級間(inter-level)電介質(zhì)。低k材料較氧化硅或氮化硅通常致密度更低。部分這些低k材料通過設計被制成多孔的。這些材料的多孔性趨于使其機械強度退化。
需要使已經(jīng)被旋轉(zhuǎn)涂敷于金屬線上的聚合物材料的機械強度改善。在制造多級半導體器件時，需要在各個工藝步驟確保結(jié)構(gòu)的完整性，從而排除化學污染。將電介質(zhì)沉積為三層復合物減小了氫倍半硅氧烷低k電介質(zhì)出現(xiàn)裂紋的可能性。其間夾入了含硅電介質(zhì)的薄韌性應力釋放層的兩層HSQ或其他合適的低k電介質(zhì)，防止了應力所致裂紋并增大金屬間電介質(zhì)的機械強度，且由此改善器件完整性。
在根據(jù)本發(fā)明的示范性實施方案中，提出了一種在半導體襯底上形成復合電介質(zhì)的方法，其中該復合電介質(zhì)被置于用等離子體沉積氧化硅(SiOx)鈍化的金屬層上。該方法包括在金屬層上沉積第一預定厚度的第一層旋涂電介質(zhì)，其中該金屬層被等離子體沉積的氧化硅保護。第二預定厚度的薄應力釋放層置于該旋涂電介質(zhì)上。第三預定厚度的第二層旋涂電介質(zhì)沉積于該應力釋放層上。本實施方案的特征包括，在沉積之后固化該第一層和第二層旋涂電介質(zhì)。
在另一個實施方案中，提出了在晶片襯底上的半導體器件內(nèi)的金屬線之間形成級間絕緣的方法。該方法包括通過PEVD以第一預定厚度將第一氧化硅層沉積于金屬線上以及金屬線之間的空間。將第二預定厚度的第一層低k電介質(zhì)聚合物旋涂到該氧化硅層上。在氮氣氣氛中，固化該第一層低k電介質(zhì)聚合物。通過PECVD將第三預定厚度的第二氧化硅層沉積于第一層低k電介質(zhì)聚合物上。在該第二氧化硅層上，以第四預定厚度將第二層低k電介質(zhì)聚合物旋涂到該第二氧化硅層上。在氮氣氣氛中固化該第二層低k電介質(zhì)聚合物。將第五預定厚度的PETEOS層沉積于該第二層低k電介質(zhì)聚合物上。
在又一個實施方案中，提供了具有覆蓋金屬層的電介質(zhì)結(jié)構(gòu)的半導體器件，其中該金屬層被氧化硅層鈍化。該電介質(zhì)結(jié)構(gòu)包含第一厚度的第一層低k電介質(zhì)。第二厚度的應力釋放層覆蓋該第一層低k電介質(zhì)。第三厚度的第二層低k電介質(zhì)覆蓋該應力釋放層。本實施方案的特征包括置于該第二層低k電介質(zhì)上的絕緣層。
本發(fā)明的上述概述并非旨在代表本發(fā)明的各個公開實施方案或各個方面。在下述圖示以及詳細描述中提供了其他方面及示范性實施方案。
參考結(jié)合附圖對本發(fā)明各種實施方案的下述詳細描述，可以更徹底地理解本發(fā)明，附圖中

圖1(現(xiàn)有技術(shù))示出了傳統(tǒng)工藝的剖面裂紋；圖2為根據(jù)本發(fā)明的示范性三層復合結(jié)構(gòu)的剖面圖；以及圖3為根據(jù)本發(fā)明的示范性工藝的流程圖。
已經(jīng)發(fā)現(xiàn)，本發(fā)明可用于克服與使用低k聚合物旋涂電介質(zhì)相關(guān)的挑戰(zhàn)。
在用于制造CMOS器件的示范性工藝中，提倡使用低k電介質(zhì)氫倍半硅氧烷聚合物(HSQ)。HSQ被旋轉(zhuǎn)涂敷在已經(jīng)通過等離子體沉積工藝涂敷于金屬線上的HRI(高折射率)氧化硅SiO2(x＜2)上。根據(jù)下述示范性過程，以420℃將該電介質(zhì)層在氮氣氣氛中烘烤。涂敷了HSQ的晶片在加熱板上在氮氣氣氛下以如下順序被加熱1500C下60秒、2500C下60秒、以及3500C下60秒。最后，該晶片在爐中在氮氣氣氛下以4200C烘烤15至30分鐘。不同程度稀釋的聚合物(DOWCORNING的)FOx-25與FOx-24產(chǎn)生厚度從7000埃至2000埃的膜。對FOx-25與FOx-24膜的研究已經(jīng)表明，固化厚度大于5000埃的膜趨于形成裂紋。參考圖1。在傳統(tǒng)工藝的示例中，結(jié)構(gòu)100描述了由PETEOS(由等離子體增強化學氣相沉積方法沉積的等離子體增強四乙氧基硅烷)形成的絕緣層110以及金屬線120。PETEOS的厚度約為0.4μm。該厚度可根據(jù)具體工藝而變大或變小。厚度約等于或小于PETEOS(約0.2μm至約0.4μm)的第一層高折射率(HRI)膜130被毯式沉積在包含PETEOS 110和金屬線120的襯底上。HRI(高折射率)膜130含有氧化硅，其中硅原子的比例高于化學式SiOx(其中x＜2)所代表的。HRI硅具有Si-Si鍵，在本領域中為公知的吸濕劑。
高折射率硅是指具有更高比例的Si-Si鍵的硅。Si-Si鍵比例更高導致折射率更大。然而，已知與氧氮化硅(silicon oxynitride)或氮化硅相比，HRI硅具有更低的應力、更低的介電常數(shù)、更理想的機械性能。出于相同的原因，SiOx或者SiO2或未摻雜氧化硅也優(yōu)于氮化物。就本發(fā)明而言，在三層復合物中，更重要的是具有低的介電常數(shù)以及優(yōu)秀的機械性能。通過稱為PEVCD的等離子體增強化學氣相沉積工藝，由SiH4、N2O和N2的混合物沉積該HRI硅。在HRI膜上，如前所述地旋轉(zhuǎn)涂敷約0.4至1.0μm的旋涂玻璃(SOG)層140并烘烤至4200C。在該特定工藝中，該SOG層可以是FOx-25或FOx-24。約0.4m的第二PETEOS層150沉積在SOG層140上。為了制造下一級，通過對PETEOS進行反應離子蝕刻而形成接觸。毯式沉積金屬。描繪圖案并重復HRI沉積，隨后旋轉(zhuǎn)涂敷低k SOG，用于進行第二級制造。然而，厚度大于0.5μm的SOG膜具有形成裂紋的趨勢，如示例性裂紋160所示。為了制造多級半導體器件，在各個工藝步驟的結(jié)構(gòu)完整性必須得到保證以防止化學污染。
已經(jīng)表明，通過將低k的金屬間電介質(zhì)SOG沉積為三層復合物，可以減輕與MSQ和HSQ低k電介質(zhì)相關(guān)聯(lián)的裂紋，其中該三層復合物包含低k絕緣體形成的兩個不同層以及薄的中間應力釋放層，該應力釋放層為具有優(yōu)秀機械性能的等離子體沉積含硅層。
參考圖2。在根據(jù)本發(fā)明的示范性實施方案中，金屬線210已被提供在PETEOS襯底層200上。隨后則如前所述沉積約0.2μm至約0.4μm的HRI氧化硅220。諸如HSQ(約0.2μm至約0.55μm)的低k電介質(zhì)層230被旋涂于220上，并在氮氣下以4200C烘烤(如圖1中先前示例工藝中所示)。在該低k電介質(zhì)層230上，通過PECVD沉積更薄的HRI氧化硅電介質(zhì)層240。該層厚度范圍優(yōu)選地為約0.025μm至約0.1μm。這些層也可包含富硅的氧化物或二氧化硅。
當最小化介電常數(shù)并不重要時，在備選工藝中，可以使用氮化硅和氧氮化硅。然而，氮化硅和氧氮化硅具有更大的應力，還具有更高的介電常數(shù)。在一些示例工藝中，這些性能是可以接受的。
在HRI氧化硅層240上，如前所述旋轉(zhuǎn)涂敷第二層低k電介質(zhì)HSQ 250(約0.2μm至約0.55μm)并固化至4200C。接著，在第二層低k電介質(zhì)250上沉積PETEOS(約0.4m)260或其他合適的氧化硅類型電介質(zhì)，從而為下一個金屬級制造提供表面。盡管這里未示出，可以如前所述那樣，利用后續(xù)的金屬沉積和圖形蝕刻以及相同的電介質(zhì)組的順序沉積。在本示例中，示出了單個金屬層，然而本發(fā)明不限于此?，F(xiàn)代半導體器件具有多個層。一些半導體器件可具有兩個層，一些可具有三個層，而另一些可具有三個以上的層。
在具體示范性工藝中，通過在HRI氧化硅鈍化的金屬線上旋轉(zhuǎn)涂敷約0.51μm的FOx-25膜，制作出絕緣體厚度超過1微米的金屬-低k絕緣體結(jié)構(gòu)。根據(jù)FOx專用協(xié)議，該結(jié)構(gòu)在約420℃的溫度下在氮氣氣氛中進行烘烤。在該低k膜上在約400℃下(由SiH4+N2O+N2)等離子體沉積約0.052μm的高折射率(HRI)SiOx(x＜2)電介質(zhì)。
隨后涂敷約0.52μm的第二層FOx-25，并如前所述將其固化至約420℃。這樣沉積的厚度約為0.51+0.052+0.52＝1.082微米的復合電介質(zhì)層在后續(xù)工藝步驟中不會出現(xiàn)裂紋。
在另一個示范性工藝中，發(fā)現(xiàn)具有等離子體沉積未摻雜硅玻璃(USG)的薄中間層的類似低k復合結(jié)構(gòu)，也可以承受后續(xù)工藝步驟而不出現(xiàn)裂紋。通常用SiO2或SiOx表示的USG也是從SiH4+N2O+N2獲得的，但是是在高于HRI的頻率下沉積的。該USG具有相當?shù)臋C械性能。USG的氧含量高于HRI的氧含量。然而，不同的功率設置確保SiH4分子的更徹底氧化(SiH4+N2O+N2SiO2+H2O+N2)，以得到更類似SiO2的結(jié)構(gòu)。HRI材料可用于三層復合物，但不能用于冶金和PETEOS上，其中具有Si-Si鍵的HRI可吸收水。
圖3為根據(jù)本發(fā)明的示范性工藝的流程圖。對于被等離子體增強沉積高折射率(HRI)玻璃涂覆的特定金屬層(現(xiàn)代工藝中可能不止一個金屬層)，旋轉(zhuǎn)涂敷一層低k電介質(zhì)310。該低k膜在氮氣氣氛中固化320。在固化之后，沉積非常薄的含硅電介質(zhì)層330。可以使用硅的各種氧化物。涂覆該含硅電介質(zhì)可以采用等離子體增強沉積或化學氣相沉積(CVD)。第二低k電介質(zhì)旋涂層被涂覆于該含硅電介質(zhì)上340。該第二低k電介質(zhì)旋涂層在氮氣氣氛中被固化350。對于多個金屬層，附加的電介質(zhì)被沉積到該第二低k電介質(zhì)旋涂層上350。該附加的電介質(zhì)可以是PETEOS或其他合適的材料。參考圖2。隨后重復該過程。
盡管已經(jīng)參考多個具體示范性實施方案描述了本發(fā)明，本領域技術(shù)人員將會理解，在不脫離由權(quán)利要求界定的本發(fā)明的精神和范圍的情況下，可以對本發(fā)明進行許多改變。
權(quán)利要求
1.一種在半導體襯底(200)上形成置于用氧化硅SiOx(220)鈍化的金屬層(220)上的復合電介質(zhì)(230、240、250)的方法，該方法包括在用沉積的氧化硅SiOx鈍化的金屬層上沉積(310)第一預定厚度的第一層旋涂電介質(zhì)；形成(330)置于該第一層旋涂電介質(zhì)上的第二預定厚度的薄應力釋放層；以及在該應力釋放層上沉積(340)第三預定厚度的第二層旋涂電介質(zhì)。
2.權(quán)利要求1所述的方法，其中沉積該第一層旋涂電介質(zhì)進一步包括在沉積之后固化(320)該第一層旋涂電介質(zhì)；且其中沉積該第二層旋涂電介質(zhì)進一步包括在沉積之后固化(350)該第二層旋涂電介質(zhì)。
3.權(quán)利要求1所述的方法，其中所述旋涂電介質(zhì)是包含至少下述材料之一的旋涂玻璃(SOG)甲基倍半硅氧烷和氫倍半硅氧烷。
4.權(quán)利要求3所述的方法，其中每層旋涂電介質(zhì)的厚度為約0.2μm至約0.55μm。
5.權(quán)利要求1所述的方法，其中該應力釋放層包括等離子體沉積的二氧化硅、富硅的氧化物以及SixOy。
6.權(quán)利要求1所述的方法，其中由下述方法之一沉積該應力釋放層化學氣相沉積(CVD)和等離子體增強化學氣相沉積(PECVD)。
7.權(quán)利要求6所述的方法，其中該應力釋放層沉積厚度為約0.25μm至約1.0μm。
8.一種制造半導體器件的方法，該方法包括在用氧化硅SiOx鈍化的金屬層上沉積第一預定厚度的第一層低k旋涂電介質(zhì)并且在氮氣氣氛中固化該第一層旋涂電介質(zhì)；通過等離子體沉積形成置于該第一層旋涂電介質(zhì)上的第二預定厚度的應力釋放層；以及在該應力釋放層上沉積第三預定厚度的第二層旋涂電介質(zhì)并且在氮氣氣氛中固化該第二層旋涂電介質(zhì)。
9.權(quán)利要求8所述的方法，其中該應力釋放層包含下述材料中的至少一種二氧化硅或富硅的氧化物SiOx＜2。
10.權(quán)利要求8所述的方法，其中旋涂電介質(zhì)包含下述材料中的至少一種甲基倍半硅氧烷(MSQ)和氫倍半硅氧烷(HSQ)。
11.權(quán)利要求8所述的方法，其中由下述方法之一沉積該應力釋放層化學氣相沉積(CVD)和等離子體增強化學氣相沉積(PECVD)。
12.一種在晶片襯底上半導體器件內(nèi)金屬線之間形成級間絕緣的方法，該方法包括通過PECVD在金屬線上以及金屬線之間的空間以第一預定厚度沉積第一氧化硅層；以第二預定厚度在該第一氧化硅層上旋涂第一層低k電介質(zhì)聚合物；在氮氣氣氛中固化該第一層低k電介質(zhì)聚合物；通過PECVD以第三預定厚度在該第一層低k電介質(zhì)聚合物上沉積第二氧化硅層；以第四預定厚度將第二層低k電介質(zhì)聚合物旋涂到該氧化硅層上；在氮氣氣氛中固化該第二層低k電介質(zhì)聚合物；以及以第五預定厚度將PETEOS層沉積于該第二層低k電介質(zhì)聚合物上。
13.權(quán)利要求12所述的方法，其中第一氧化硅層和第二氧化硅層包含下述材料中的至少一種HRI硅和USG。
14.權(quán)利要求13所述的方法，其中第一層低k電介質(zhì)聚合物和第二層低k電介質(zhì)聚合物包含下述材料中的至少一種MSQ和HSQ。
15.權(quán)利要求14所述的方法，其中第一氧化硅層的第一預定厚度為約0.2μm至約0.4μm；第一層低k電介質(zhì)聚合物的第二預定厚度為約0.2μm至約0.8μm；第二氧化硅層的第三預定厚度為0.02μm至約0.15μm；第二層低k電介質(zhì)聚合物的第四預定厚度為約0.2μm至約0.8μm；以及PETEOS的第五預定厚度為約0.3μm至約0.7μm。
16.權(quán)利要求15所述的方法，其中在氮氣氣氛中固化包括，在其下側(cè)以約150℃加熱晶片襯底約1分鐘；進一步在其下側(cè)以約250℃加熱該晶片襯底約1分鐘進一步在其下側(cè)以約350℃加熱該晶片襯底約1分鐘；并且在爐中以約420℃烘烤該晶片襯底約15分鐘至約30分鐘。
17.一種具有置于使用第一氧化硅層(220)鈍化的金屬層(210)上的電介質(zhì)結(jié)構(gòu)的半導體器件，該電介質(zhì)結(jié)構(gòu)包括第一厚度的第一低k電介質(zhì)層(230)；置于該第一低k電介質(zhì)層上的第二厚度的應力釋放層(240)；以及置于該應力釋放層(240)上的第三厚度的第二層低k電介質(zhì)(250)。
18.權(quán)利要求17所述的半導體器件，進一步包含置于該第二層低k電介質(zhì)上的絕緣層(260)。
19.權(quán)利要求17所述的半導體器件，其中該絕緣層包含PETEOS。
20.權(quán)利要求17所述的電介質(zhì)結(jié)構(gòu)，其中低k電介質(zhì)包含下述材料中的一種或多種甲基倍半硅氧烷、氫倍半硅氧烷。
21.權(quán)利要求18所述的電介質(zhì)結(jié)構(gòu)，其中低k電介質(zhì)為旋涂涂層。
22.權(quán)利要求17所述的電介質(zhì)結(jié)構(gòu)，其中該應力釋放層包含下述材料中的至少一種二氧化硅、富硅的氧化物以及SixOy。
23.權(quán)利要求20所述的電介質(zhì)結(jié)構(gòu)，其中由下述方法之一沉積該應力釋放層化學氣相沉積(CVD)和等離子體增強化學氣相沉積(PECVD)。
24.權(quán)利要求18所述的半導體器件，其中第一層低k電介質(zhì)的第一厚度為約0.2μm至約0.8μm；應力釋放層的第二厚度為0.02μm至約0.15μm；第二層低k電介質(zhì)的厚度為約0.2μm至約0.8μm；以及絕緣層的厚度為約0.3μm至約0.7μm。
全文摘要
本發(fā)明涉及最小化低k電介質(zhì)聚合物中的裂紋的工藝。在示范性實施方案中，提出了在半導體襯底(200)上形成置于用氧化硅SiO
文檔編號H01L21/316GK1965397SQ200580018761
公開日2007年5月16日 申請日期2005年6月8日 優(yōu)先權(quán)日2004年6月8日
發(fā)明者H·薩奇德夫, H·希林福德, G·梁, M·馬特拉－龍戈, J·拉普 申請人:皇家飛利浦電子股份有限公司