專利名稱：用于限制浮動(dòng)?xùn)艠O之間的交叉耦合的屏蔽板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲(chǔ)器裝置。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器裝置已變得更廣泛地用于各種電子裝置中。例如，非易失性半導(dǎo)體存儲(chǔ)器用于蜂窩式電話、數(shù)碼相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算裝置、非移動(dòng)計(jì)算裝置和其它裝置中。電可擦除可編程只讀存儲(chǔ)器(EEPROM)和快閃存儲(chǔ)器屬于最盛行的非易失性半導(dǎo)體存儲(chǔ)器。
典型的EEPROM和快閃存儲(chǔ)器利用具有浮動(dòng)?xùn)艠O的存儲(chǔ)器單元，浮動(dòng)?xùn)艠O提供在半導(dǎo)體襯底中的溝道區(qū)上方。介電區(qū)將浮動(dòng)?xùn)艠O與溝道區(qū)分離。例如，溝道區(qū)位于源極與漏極區(qū)之間的p阱中?？刂茤艠O提供在浮動(dòng)?xùn)艠O上方并與浮動(dòng)?xùn)艠O分離。存儲(chǔ)器單元的閾值電壓由保留在浮動(dòng)?xùn)艠O上的電荷量控制。也就是說(shuō)，浮動(dòng)?xùn)艠O上的電荷水平?jīng)Q定在存儲(chǔ)器單元被開啟之前必須施加到控制柵極的最少電壓量以允許其源極與漏極之間的導(dǎo)電。
一些EEPROM和快閃存儲(chǔ)器裝置具有用來(lái)存儲(chǔ)兩個(gè)范圍的電荷的浮動(dòng)?xùn)艠O，且因此，可在兩個(gè)狀態(tài)之間編程/擦除存儲(chǔ)器單元(例如，二進(jìn)制存儲(chǔ)器單元)。通過(guò)在裝置內(nèi)識(shí)別多個(gè)不同的閾值電壓范圍來(lái)實(shí)施多位或多狀態(tài)快閃存儲(chǔ)器。每一不同的閾值電壓范圍對(duì)應(yīng)于一組數(shù)據(jù)位的預(yù)定值。為了實(shí)現(xiàn)多狀態(tài)單元的合適數(shù)據(jù)存儲(chǔ)，閾值電壓電平的多個(gè)范圍應(yīng)彼此分離充分的差幅，使得可以明確的方式讀取、編程或擦除存儲(chǔ)器單元的電平。
當(dāng)編程典型的現(xiàn)有技術(shù)或快閃存儲(chǔ)器裝置時(shí)，將編程電壓施加到控制柵極，且位線接地。將來(lái)自溝道的電子注入到浮動(dòng)?xùn)艠O中。當(dāng)電子聚集在浮動(dòng)?xùn)艠O中時(shí)，浮動(dòng)?xùn)艠O變成負(fù)充電的，且從控制柵極看到存儲(chǔ)器單元的閾值電壓升高。
通常，將施加到控制柵極的編程電壓Vpgm施加為一連串脈沖。脈沖的量值隨著每一連續(xù)脈沖而增加預(yù)定步長(zhǎng)(例如，0.2v)。在脈沖之間的周期中，執(zhí)行檢驗(yàn)操作。也就是說(shuō)，在每一編程脈沖之間讀取正被并行編程的一組存儲(chǔ)器單元中的每一存儲(chǔ)器單元的編程電平，以確定其是否等于或大于每一個(gè)別存儲(chǔ)器單元將被編程達(dá)到的目標(biāo)檢驗(yàn)電平。例如，通過(guò)將位線電壓從0升高到Vdd以停止存儲(chǔ)器單元的編程過(guò)程來(lái)鎖定被檢驗(yàn)為充分編程的那些存儲(chǔ)器單元。
通過(guò)將p阱升高到擦除電壓(例如，20伏)并將控制柵極接地來(lái)擦除典型的現(xiàn)有技術(shù)存儲(chǔ)器單元。源極和漏極為浮動(dòng)的。電子從浮動(dòng)?xùn)艠O轉(zhuǎn)移到p阱區(qū)，且閾值電壓降低。
快閃存儲(chǔ)器系統(tǒng)的一個(gè)實(shí)例使用NAND結(jié)構(gòu)，其包括在兩個(gè)選擇柵極之間串聯(lián)排列多個(gè)浮動(dòng)?xùn)艠O晶體管。串聯(lián)的晶體管和選擇柵極被稱為NAND串。使用NAND結(jié)構(gòu)的快閃存儲(chǔ)器系統(tǒng)的典型結(jié)構(gòu)將包括若干NAND串。例如，圖1顯示具有更多NAND串的存儲(chǔ)器陣列的三個(gè)NAND串202、204和206。圖1的NAND串中的每一者包括兩個(gè)選擇晶體管和四個(gè)存儲(chǔ)器單元。例如，NAND串202包括選擇晶體管220和230，以及存儲(chǔ)器單元222、224、226和228。NAND串204包括選擇晶體管240和250，以及存儲(chǔ)器單元242、244、246和248。每一NAND串通過(guò)其選擇晶體管(例如，選擇晶體管230和選擇晶體管250)連接到源極線。選擇線SGS用來(lái)控制源極側(cè)選擇柵極。各種NAND串通過(guò)由選擇線SGD控制的選擇晶體管220、240等連接到各自的位線。在其它實(shí)施例中，選擇線不必為共同的。字線WL3連接到存儲(chǔ)器單元222和存儲(chǔ)器單元242的控制柵極。字線WL2連接到存儲(chǔ)器單元224、存儲(chǔ)器單元244和存儲(chǔ)器單元252的控制柵極。字線WL1連接到存儲(chǔ)器單元226和存儲(chǔ)器單元246的控制柵極。字線WL0連接到存儲(chǔ)器單元228和存儲(chǔ)器單元248的控制柵極。可以看到，每一位線和各自的NAND串包含存儲(chǔ)器單元陣列的列。字線(WL3、WL2、WL1和WL0)包含陣列的行。
以下美國(guó)專利/專利申請(qǐng)案中提供了NAND型快閃存儲(chǔ)器及其操作的相關(guān)實(shí)例，所述專利/專利申請(qǐng)案的全文以引用的方式并入本文中美國(guó)專利第5,570,315號(hào)、美國(guó)專利第5,774,397號(hào)、美國(guó)專利第6,046,935號(hào)、美國(guó)專利第6,456,528號(hào)和美國(guó)專利申請(qǐng)案序列號(hào)第09/893,277號(hào)(公開號(hào)US2003/0002348)。其它類型快閃存儲(chǔ)器裝置也可與本發(fā)明一起使用。例如，以下專利描述NOR型快閃存儲(chǔ)器，且所述專利的全文以引用的方式并入本文中美國(guó)專利第5,095,344號(hào)、第5,172,338號(hào)、第5,890,192號(hào)和第6,151,248號(hào)?？扉W存儲(chǔ)器類型的另一實(shí)例參閱美國(guó)專利第6,151,248號(hào)，其全文以引用的方式并入本文中。
非易失性存儲(chǔ)器的一個(gè)難題來(lái)自浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O的耦合。已發(fā)現(xiàn)，從鄰近的浮動(dòng)?xùn)艠O到正被讀取的存儲(chǔ)器單元的浮動(dòng)?xùn)艠O的電場(chǎng)影響正被讀取的存儲(chǔ)器單元的視在閾值電壓(apparent threshold voltage)。難題在于，在編程并檢驗(yàn)第一存儲(chǔ)器單元之后，可編程或擦除鄰近的存儲(chǔ)器單元，此改變鄰近的存儲(chǔ)器單元對(duì)第一存儲(chǔ)器單元的影響。當(dāng)隨后讀取第一存儲(chǔ)器單元時(shí)，其視在閾值電壓可能與最初編程時(shí)不同。
例如，考慮圖1。假設(shè)編程存儲(chǔ)器單元244。隨后，編程存儲(chǔ)器單元242，使得其閾值電壓變化。如果在編程存儲(chǔ)器單元242之后讀取存儲(chǔ)器單元244，那么來(lái)自存儲(chǔ)在存儲(chǔ)器單元242的浮動(dòng)?xùn)艠O上的電荷的電場(chǎng)將促使存儲(chǔ)器單元244的閾值電壓呈現(xiàn)為不同于編程存儲(chǔ)器單元242之前的閾值電壓。
浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O的耦合還可存在于相鄰位線上鄰近的浮動(dòng)?xùn)艠O之間。例如，假設(shè)編程存儲(chǔ)器單元244。隨后，編程存儲(chǔ)器單元252，使得其閾值電壓變化。如果在編程存儲(chǔ)器單元252之后讀取存儲(chǔ)器單元244，那么來(lái)自存儲(chǔ)在存儲(chǔ)器單元252的浮動(dòng)?xùn)艠O上的電荷的電場(chǎng)將促使存儲(chǔ)器單元244的閾值電壓呈現(xiàn)為不同于其在編程存儲(chǔ)器單元252之前的閾值電壓。

發(fā)明內(nèi)容
大體上說(shuō)，本發(fā)明涉及一種非易失性存儲(chǔ)器系統(tǒng)，所述非易失性存儲(chǔ)器系統(tǒng)包括一組浮動(dòng)?xùn)艠O堆疊；源極/漏極區(qū)，其鄰近浮動(dòng)?xùn)艠O；和屏蔽物，其位于至少一子組的浮動(dòng)?xùn)艠O堆疊之間并電連接到源極/漏極區(qū)。屏蔽物減少相鄰字線上鄰近的浮動(dòng)?xùn)艠O之間浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O的耦合。已發(fā)現(xiàn)，相鄰字線上鄰近的浮動(dòng)?xùn)艠O之間浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O的耦合比相鄰位線上鄰近的浮動(dòng)?xùn)艠O之間浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O的耦合更嚴(yán)重。
本發(fā)明的另一實(shí)施例包括一組非易失性存儲(chǔ)元件和屏蔽物。非易失性存儲(chǔ)元件包括源極和漏極，其處于襯底中溝道的相對(duì)側(cè)；第一介電層，其鄰近溝道而定位；和浮動(dòng)?xùn)艠O，其鄰近第一電介質(zhì)而定位。屏蔽物為外延層。例如，屏蔽物可為外延生長(zhǎng)硅。這些外延層位于鄰近的浮動(dòng)?xùn)艠O之間以減少浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O的耦合。在一個(gè)實(shí)施例中，屏蔽物中的每一者位于僅兩個(gè)鄰近的浮動(dòng)?xùn)艠O堆疊之間的陣列的活動(dòng)區(qū)域中。
從以下描述中將更清楚地了解本發(fā)明的這些和其它目的和優(yōu)點(diǎn)，以下描述中結(jié)合附圖陳述本發(fā)明的優(yōu)選實(shí)施例。


圖1是描繪三個(gè)NAND串的電路圖。
圖2描繪非易失性存儲(chǔ)器裝置的結(jié)構(gòu)。
圖3描繪非易失性存儲(chǔ)器裝置的結(jié)構(gòu)。
圖4是存儲(chǔ)器單元陣列的一部分的平面圖。
圖5是描述制造非易失性存儲(chǔ)器單元陣列的方法的一個(gè)實(shí)施例的流程圖。
圖6A到圖6G描繪圖5中描述的方法的各個(gè)階段的非易失性存儲(chǔ)器單元陣列的一部分。
圖7是可用來(lái)實(shí)施本發(fā)明的存儲(chǔ)器系統(tǒng)的一個(gè)實(shí)例的方框圖。
圖8說(shuō)明存儲(chǔ)器陣列的組織的實(shí)例。
圖9是描述編程非易失性存儲(chǔ)器裝置的方法的一個(gè)實(shí)施例的流程圖。
圖10描繪編程電壓信號(hào)。
圖11描繪多狀態(tài)存儲(chǔ)器單元的存儲(chǔ)器單元閾值分布。
圖12描繪具有檢驗(yàn)脈沖的圖10的編程電壓信號(hào)的一部分。
圖13是描述讀取非易失性存儲(chǔ)器裝置的方法的一個(gè)實(shí)施例的流程圖。
具體實(shí)施例方式
圖2是快閃存儲(chǔ)器單元的一個(gè)實(shí)施例的二維方框圖。盡管討論快閃存儲(chǔ)器單元，但根據(jù)本發(fā)明還可使用其它類型的非易失性存儲(chǔ)器。圖2的存儲(chǔ)器單元包括三重阱(圖中未圖示)，包含P襯底、N阱和P阱。P阱內(nèi)是N+擴(kuò)散區(qū)304，其充當(dāng)源極/漏極。將N+擴(kuò)散區(qū)304標(biāo)識(shí)為源極區(qū)還是漏極區(qū)是有些任意的；因此，可認(rèn)為源極/漏極區(qū)304是源極區(qū)、漏極區(qū)或兩者。在NAND串中，源極/漏極區(qū)304充當(dāng)一個(gè)存儲(chǔ)器單元的源極，同時(shí)充當(dāng)鄰近的存儲(chǔ)器單元的漏極。例如，由參考數(shù)字301表示的源極/漏極區(qū)是浮動(dòng)?xùn)艠O堆疊300A的漏極和浮動(dòng)?xùn)艠O堆疊330B的源極。
源極/漏極區(qū)304之間是溝道306。溝道306上方是第一介電區(qū)域310。在一個(gè)實(shí)施例中，介電層310由SiO2制成。也可使用其它介電材料。介電層310上方是浮動(dòng)?xùn)艠O312。在與讀取或旁通操作關(guān)聯(lián)的低電壓操作條件下，介電層310使浮動(dòng)?xùn)艠O與溝道306電絕緣/隔離。浮動(dòng)?xùn)艠O312通常由摻雜有n型摻雜劑的多晶硅制成；然而，也可使用例如金屬的其它導(dǎo)電材料。浮動(dòng)?xùn)艠O312上方是第二介電層314。第二介電層314上方是控制柵極，其包括三層多晶硅層316、硅化鎢(WSi)層318和氮化硅(SiN)層320。WSi層318是較低電阻層。SiN層320是絕緣體。浮動(dòng)?xùn)艠O和控制柵極還可包含多晶硅、鎢、鈦或其它金屬或半導(dǎo)體中的一層或一層以上。
介電層310、浮動(dòng)?xùn)艠O312、介電層314和控制柵極層316到320包含浮動(dòng)?xùn)艠O堆疊。存儲(chǔ)器單元陣列將具有許多這樣的浮動(dòng)?xùn)艠O堆疊。在其它實(shí)施例中，浮動(dòng)?xùn)艠O堆疊可具有比圖2中描繪的組件更多或更少的組件；然而，如此命名浮動(dòng)?xùn)艠O堆疊是因?yàn)槠浒ǜ?dòng)?xùn)艠O以及其它組件。
圖2的存儲(chǔ)器單元還包括沿著浮動(dòng)?xùn)艠O堆疊的兩側(cè)的氧化物間隔物324。在一個(gè)實(shí)施例中，氧化物間隔物324逐漸變細(xì)，使得其在氮化硅(SiN)層320的頂部處比其在電介質(zhì)310處更薄。接近氧化物間隔物324的是氮化硅(SiN)間隔物322。相對(duì)于浮動(dòng)?xùn)艠O堆疊，SiN間隔物322是沿著浮動(dòng)?xùn)艠O堆疊的兩側(cè)，在氧化物間隔物324外部。在替代實(shí)施例中，浮動(dòng)?xùn)艠O堆疊為梯形。
相鄰浮動(dòng)?xùn)艠O堆疊的SiN間隔物322之間是外延層326。外延層是半導(dǎo)體層，其與其在其上生長(zhǎng)的襯底具有相同的結(jié)晶定向。在一個(gè)實(shí)施例中，外延層326是位于源極/漏極區(qū)304上方并電連接到源極/漏極區(qū)304的外延生長(zhǎng)硅?？紤]將外延層326定位在浮動(dòng)?xùn)艠O堆疊之間，即使堆疊與外延層之間存在一定量的重疊。
外延層326通過(guò)充當(dāng)屏蔽板來(lái)減少位線上相鄰浮動(dòng)?xùn)艠O之間的電容耦合，屏蔽板終止來(lái)自浮動(dòng)?xùn)艠O的電場(chǎng)，從而屏蔽相鄰的浮動(dòng)?xùn)艠O以免受電場(chǎng)的影響。例如，源極/漏極區(qū)301上方的外延層將發(fā)揮作用以屏蔽浮動(dòng)?xùn)艠O堆疊300B的浮動(dòng)?xùn)艠O免受浮動(dòng)?xùn)艠O堆疊300A的浮動(dòng)?xùn)艠O的電場(chǎng)(例如，電容性耦合)影響。電場(chǎng)線將在外延層326處終止。外延層326(其為導(dǎo)體)電連接到源極/漏極區(qū)304，源極/漏極區(qū)304處于受控電位(非狀態(tài)依賴)，因此對(duì)視在閾值電壓的影響一致。在一個(gè)實(shí)施例中，外延層326除了到達(dá)源極/漏極區(qū)304的連接外不具有任何電連接。
外延生長(zhǎng)硅層還可用來(lái)產(chǎn)生升高的源極/漏極結(jié)構(gòu)，從而增加裝置的有效溝道長(zhǎng)度并允許在不會(huì)引起短溝道效應(yīng)的情況下具有較高摻雜的結(jié)。
在一個(gè)實(shí)施例中，外延層可如同源極/漏極區(qū)而被摻雜，使得源極/漏極區(qū)的結(jié)深較小。因此，將存在較大的有效溝道長(zhǎng)度和較好的短溝道效應(yīng)。
上述方法的一個(gè)負(fù)面影響是浮動(dòng)?xùn)艠O到襯底的電容增加。此增加了總浮動(dòng)?xùn)艠O電容，且因此減小了控制柵極到浮動(dòng)?xùn)艠O耦合因數(shù)。另一負(fù)面影響是外延層促使字線與溝道之間的耦合增加，此對(duì)于為了抑制非選定存儲(chǔ)器單元的編程的增壓目的是有益的。
圖3是快閃存儲(chǔ)器單元的第二實(shí)施例的二維方框圖。圖3的快閃存儲(chǔ)器單元類似于圖2的快閃存儲(chǔ)器單元，只是圖3的外延層326′為梯形形狀，而圖2的外延層326在形狀上更像矩形。也可使用其它形狀。還應(yīng)注意，圖3的SiN間隔322′具有形狀上的變化以適應(yīng)外延層326′的形狀變化。
圖4是NAND快閃存儲(chǔ)器單元陣列的一部分的俯視圖。陣列包括位線350和字線352。圖4顯示在位線350上方且在字線352之間的外延區(qū)326。外延區(qū)326中的每一者位于兩個(gè)鄰近的浮動(dòng)?xùn)艠O堆疊之間的陣列的活動(dòng)區(qū)域中。應(yīng)注意，圖4未顯示快閃存儲(chǔ)器單元的全部其它細(xì)節(jié)。
圖5是描述制造圖2的存儲(chǔ)器單元的方法的一部分的一個(gè)實(shí)施例的流程圖。此流程圖未描述大多數(shù)的植入步驟、堆疊之間的蝕刻體積的空隙填充、或形成觸點(diǎn)、金屬化、通道，和鈍化，以及所屬領(lǐng)域中已知的制造方法的其它部分。根據(jù)本發(fā)明，存在許多制造存儲(chǔ)器的方式，且因此，本發(fā)明者預(yù)期可使用除了圖5描述的方法外的各種方法。雖然快閃存儲(chǔ)器芯片將包括磁心存儲(chǔ)器和外圍電路，但圖5的方法步驟僅旨在概括地描述制造磁心存儲(chǔ)器陣列的一種可能的加工方法。所屬領(lǐng)域的技術(shù)人員眾所周知的既定用于制造外圍晶體管的許多光刻、蝕刻、植入、擴(kuò)散和氧化步驟均被省略。
圖5的步驟402包括在P阱的頂部上生長(zhǎng)隧道氧化物。隧道氧化物對(duì)應(yīng)于介電層310。在步驟404中，使用CVD、PVD、ALD或另一合適的方法將多晶硅浮動(dòng)?xùn)艠O沉積在介電層310上。在步驟406中，沉積SiN層。圖6A中描繪步驟402到406的結(jié)果，其顯示介電層310、多晶硅層312和SiN層450。
圖5的步驟408包括使用(例如)CVD在活動(dòng)區(qū)域上(例如，沿著NAND串)沉積硬掩膜以沉積SiO2或Si3N4。使用光刻在將變成NAND串的物質(zhì)上方形成光刻膠帶。步驟410包括蝕刻穿過(guò)氮化物、多晶硅和氧化物層以及硅襯底的一部分，以界定活動(dòng)區(qū)域。使用各向異性等離子蝕刻(即，對(duì)于遇到的每一平坦層保持物理與化學(xué)蝕刻之間的適當(dāng)平衡的反應(yīng)離子蝕刻)來(lái)蝕刻穿過(guò)硬掩膜。在將硬掩膜層蝕刻為帶之后，可剝離光刻膠，且可將硬掩膜層用作蝕刻下方層的掩膜。所述方法接著包括蝕刻穿過(guò)浮動(dòng)?xùn)艠O材料、氧化物材料，且蝕刻到襯底中約.2微米以在NAND串之間產(chǎn)生淺溝槽隔離(STI)，其中溝槽底部在P阱的頂部?jī)?nèi)。
在步驟412中，使用CVD、快速ALD或另一方法，用SiO2(或另一合適的材料)填充溝槽直到硬掩膜的頂部。在步驟414中，使用化學(xué)機(jī)械研磨(CMP)或另一合適的方法將材料研磨到SiN。
圖6B描繪步驟414之后存儲(chǔ)器陣列的沿著圖4的切線A的橫截面。更明確地說(shuō)，圖6B顯示填充有SiO2的溝槽452，以及多晶硅浮動(dòng)?xùn)艠O層312和如上所述被蝕刻以沿著NAND串形成帶的SiN層。
在步驟416中，剝?nèi)iN層。在步驟418中，生長(zhǎng)或沉積中間多晶硅電介質(zhì)(例如，電介質(zhì)314)。例如，使用氧化物氮化物氧化物(ONO)中間多晶硅電介質(zhì)。在步驟420中，沉積控制柵極(字線)。步驟420包括沉積多晶硅層316、硅化鎢(WSi)層318和氮化硅(SiN)層320。圖6C描繪步驟420之后存儲(chǔ)器陣列沿著圖4的切線A的橫截面。
在步驟422中，使用光刻產(chǎn)生與NAND鏈垂直的帶的圖案，以形成彼此隔離的字線。在步驟424中，使用等離子蝕刻、離子碾磨、純物理蝕刻的離子蝕刻，或另一合適的方法來(lái)蝕刻各個(gè)層并形成單個(gè)字線，來(lái)執(zhí)行蝕刻。在一個(gè)實(shí)施例中，穿過(guò)氮化硅(SiN)層320、硅化鎢(WSi)層318、多晶硅層316、ONO層314和多晶硅層312來(lái)執(zhí)行蝕刻。在另一實(shí)施例中，所述方法將一直蝕刻達(dá)襯底。圖6D描繪步驟424之后存儲(chǔ)器陣列沿著圖4的切線B的橫截面。
在步驟426中，執(zhí)行側(cè)壁氧化、側(cè)壁氧化物沉積或兩者的組合。對(duì)于側(cè)壁氧化，將裝置放置在高溫熔爐中且熔爐中具有某少量百分比的環(huán)境氧氣，使得暴露的表面氧化，此提供保護(hù)層。側(cè)壁氧化還可用來(lái)環(huán)繞浮動(dòng)?xùn)艠O和控制柵極的邊緣。高溫(例如，超過(guò)1000攝氏度)氧化物生長(zhǎng)的替代方法是高密度氪等離子中的低溫(例如，400攝氏度)氧化物生長(zhǎng)。關(guān)于側(cè)壁氧化的更多信息可參閱2001年3月第3期IEEE學(xué)報(bào)第89卷，Ohmi、Kotani、Hirayama和Morimoto的“New Paradigm of SiliconTechnology”；1999年IEEE，日本東北大學(xué)電子工程系，Hirayama、Sekine、Saito和Ohmi的“Low-Temperature Growth of High Silicon Oxide Films by Oxygen RadicalGenerated in High Density Krypton.Plasma”；和2001年IEEE，日本東北大學(xué)，Sekine、Saito、Hirayama和Ohmi的“Highly Reliable Ultra thin Silicon Oxide Film Formationat Low Temperature by Oxygen Radical Generated in High-Density Krypton Plasma”；所有三個(gè)文獻(xiàn)的全文以引用的方式并入本文中。
在步驟428中，執(zhí)行植入處理來(lái)產(chǎn)生N+源極/漏極區(qū)?？墒褂蒙榛蛄字踩?。在一個(gè)實(shí)施例中，還使用暈環(huán)植入(halo implant)。在一些實(shí)施例中，執(zhí)行退火處理。步驟430包括沉積氧化物間隔物材料。在一個(gè)實(shí)施例中，可使用各向同性沉積處理。在步驟432中，蝕刻氧化物間隔物材料，使得從水平表面而不是垂直表面將其移除。在一個(gè)實(shí)施例中，使用各向異性蝕刻處理來(lái)形成側(cè)壁氧化物間隔物324。圖6E描繪步驟432之后存儲(chǔ)器陣列沿著圖4的切線B的橫截面。
在步驟432之后，硅在源極/漏極區(qū)304處暴露。在步驟434中，選擇性外延處理使硅層在暴露的源極/漏極區(qū)304上生長(zhǎng)。在一個(gè)實(shí)施例中，外延硅層是600A。硅可在500-650℃的溫度下外延生長(zhǎng)。此處理為選擇性的，因?yàn)橥庋庸鑼訉⒃诠枭仙L(zhǎng)，但將不會(huì)在氧化物或氮化物上生長(zhǎng)。因此，外延硅層將在源極/漏極區(qū)304上生長(zhǎng)，但將不會(huì)在溝槽中或SiN層320上生長(zhǎng)。因此，外延層位于浮動(dòng)?xùn)艠O堆疊之間且只在活動(dòng)區(qū)中。由于溝槽上方不發(fā)生外延生長(zhǎng)，所以避免字線與字線短路。由于外延硅層將只在源極/漏極區(qū)304上生長(zhǎng)，所以外延硅層產(chǎn)生的屏蔽物自對(duì)準(zhǔn)。因?yàn)橥庋庸鑼赢a(chǎn)生的屏蔽物電連接到源極/漏極區(qū)304，所以不需要附加的觸點(diǎn)或信號(hào)路徑。圖6F描繪步驟434之后存儲(chǔ)器陣列沿著圖4的切線B的橫截面。
步驟436包括氮化物間隔物材料的沉積，且步驟438包括蝕刻氮化物間隔物材料以形成氮化物間隔物322。步驟440包括沉積中間層介電材料330以填充陣列，和使表面平坦化。圖6G描繪步驟440之后存儲(chǔ)器陣列沿著圖4的切線B的橫截面。步驟442表示蝕刻觸點(diǎn)、沉積金屬以形成互連，和其它后端處理。
在上述實(shí)例中，襯底由硅制成。然而，也可使用所屬領(lǐng)域中已知的其它材料，例如砷化鎵等。
在本發(fā)明的精神內(nèi)，存在上述結(jié)構(gòu)和處理的許多替代方法。如在現(xiàn)有的NAND實(shí)施例中，一種替代方法是由PMOS裝置制造存儲(chǔ)器單元，PMOS裝置與現(xiàn)有的NMOS實(shí)施方案相比具有相反的極性偏壓條件以用于各種操作。還應(yīng)注意，如果需要外延層用于外圍裝置，那么可在外圍執(zhí)行氧化物間隔物蝕刻，或者如果沒(méi)這個(gè)需要，那么可將其遮蓋。
圖7是可用來(lái)實(shí)施本發(fā)明的快閃存儲(chǔ)器系統(tǒng)的一個(gè)實(shí)施例的方框圖。存儲(chǔ)器單元陣列502由列控制電路504、行控制電路506、c源極控制電路510和p阱控制電路508控制。列控制電路504連接到存儲(chǔ)器單元陣列502的位線，用于讀取存儲(chǔ)在存儲(chǔ)器單元中的數(shù)據(jù)，用于確定編程操作期間存儲(chǔ)器單元的狀態(tài)，且用于控制位線的電位水平以促進(jìn)編程或抑制編程。行控制電路506連接到字線以選擇字線中的一者，施加讀取電壓，施加編程電壓并施加擦除電壓。C源極控制電路510控制連接到存儲(chǔ)器單元的共同源極線(圖12中標(biāo)識(shí)為“C源極”)。P阱控制電路508控制擦除操作期間的p阱電壓，以(例如)當(dāng)選定用于擦除操作的區(qū)塊的字線接地時(shí)將正電壓施加到P阱。
存儲(chǔ)在存儲(chǔ)器單元中的數(shù)據(jù)由列控制電路504讀出，且經(jīng)由數(shù)據(jù)輸入/輸出緩沖器512輸出到外部I/O線。將要存儲(chǔ)在存儲(chǔ)器單元中的編程數(shù)據(jù)經(jīng)由外部I/O線輸入到數(shù)據(jù)輸入/輸出緩沖器512，并轉(zhuǎn)移到列控制電路504。外部I/O線連接到控制器518。
用于控制快閃存儲(chǔ)器裝置的命令數(shù)據(jù)輸入到控制器518。命令數(shù)據(jù)通知快閃存儲(chǔ)器請(qǐng)求什么操作。輸入命令被轉(zhuǎn)移到狀態(tài)機(jī)516，狀態(tài)機(jī)516控制列控制電路504、行控制電路506、c源極控制電路510、p阱控制電路508和數(shù)據(jù)輸入/輸出緩沖器512。狀態(tài)機(jī)516還可輸出快閃存儲(chǔ)器的狀態(tài)數(shù)據(jù)，例如READY/BUSY或PASS/FAIL。
控制器518連接到主機(jī)系統(tǒng)或可與主機(jī)系統(tǒng)連接，所述主機(jī)系統(tǒng)例如個(gè)人計(jì)算機(jī)、數(shù)碼相機(jī)、個(gè)人數(shù)字助理等?？刂破?18與主機(jī)通信以從主機(jī)接收命令，從主機(jī)接收數(shù)據(jù)，將數(shù)據(jù)提供給主機(jī)，并將狀態(tài)信息提供給主機(jī)?？刂破?18將來(lái)自主機(jī)的命令轉(zhuǎn)化為可由命令電路514解譯并執(zhí)行的命令信號(hào)，命令電路514與狀態(tài)機(jī)516通信?？刂破?18通常含有緩沖存儲(chǔ)器，用于將用戶數(shù)據(jù)寫入到存儲(chǔ)器陣列或從存儲(chǔ)器陣列中讀取用戶數(shù)據(jù)。
一個(gè)示范性存儲(chǔ)器系統(tǒng)包含一個(gè)包括控制器518的集成電路，和一個(gè)或一個(gè)以上集成電路芯片(每一集成電路芯片含有存儲(chǔ)器陣列)，和相關(guān)控制、輸入輸出和狀態(tài)機(jī)電路。趨勢(shì)是將系統(tǒng)的存儲(chǔ)器陣列和控制器電路共同集成在一個(gè)或一個(gè)以上集成電路芯片上。存儲(chǔ)器系統(tǒng)可內(nèi)嵌作為主機(jī)系統(tǒng)的一部分，或可包括在可抽取地插入到主機(jī)系統(tǒng)中的存儲(chǔ)器卡(或其它封裝)中。此抽取式卡可包括整個(gè)存儲(chǔ)器系統(tǒng)(例如，包括控制器)，或只包括存儲(chǔ)器芯片(一個(gè)或多個(gè))和相關(guān)外圍電路(控制器內(nèi)嵌在主機(jī)中)。因此，控制器可內(nèi)嵌在主機(jī)中或包括在抽取式存儲(chǔ)器系統(tǒng)內(nèi)。
在一些實(shí)施方案中，圖7的一些組件可進(jìn)行組合。在各種設(shè)計(jì)中，可認(rèn)為圖7的所有組件或一些組件(除了存儲(chǔ)器單元陣列502之外)是管理電路。例如，可認(rèn)為狀態(tài)機(jī)、控制器、行/列控制、圖7的其它組件或上述各項(xiàng)的組合是管理電路。
在本發(fā)明的一個(gè)實(shí)施例中，使用NAND型快閃存儲(chǔ)器單元。本文的討論不限于NAND串或NAND鏈中的存儲(chǔ)器單元的任何特定數(shù)目。此外，本發(fā)明不限于NAND快閃存儲(chǔ)器單元。在其它實(shí)施例中，可使用除了NAND單元以外的快閃存儲(chǔ)器單元(例如，NOR單元或其它單元)來(lái)實(shí)施本發(fā)明。在其他實(shí)施例中，可使用除了快閃存儲(chǔ)器單元以外的非易失性存儲(chǔ)器單元來(lái)實(shí)施本發(fā)明。
圖8描繪使用NAND存儲(chǔ)器單元的存儲(chǔ)器單元陣列502的組織的實(shí)例。存儲(chǔ)器單元陣列502被劃分為1024個(gè)區(qū)塊。同時(shí)擦除存儲(chǔ)在每一區(qū)塊中的數(shù)據(jù)。在一個(gè)實(shí)施例中，區(qū)塊是被同時(shí)擦除的單元的最小單位。在此實(shí)例中，每一區(qū)塊中存在被劃分為偶數(shù)列和奇數(shù)列的8,512列。位線也被劃分為偶數(shù)位線(BLe)和奇數(shù)位線(BLo)。圖8顯示串聯(lián)連接以形成NAND串的四個(gè)存儲(chǔ)器單元。盡管顯示每一NAND串中包括四個(gè)單元，但可使用多于或少于四個(gè)存儲(chǔ)器單元。NAND串的一個(gè)端子經(jīng)由第一選擇晶體管SGD連接到相應(yīng)的位線，且另一端子經(jīng)由第二選擇晶體管SGS連接到c源極。
在讀取和編程操作期間，同時(shí)選擇4,256個(gè)存儲(chǔ)器單元。選定的存儲(chǔ)器單元具有相同字線和相同種類的位線(例如，偶數(shù)位線或奇數(shù)位線)。因此，可同時(shí)讀取或編程532字節(jié)的數(shù)據(jù)。在一個(gè)實(shí)施例中，被同時(shí)讀取或編程的這些532字節(jié)的數(shù)據(jù)形成邏輯頁(yè)。因此，一個(gè)區(qū)塊可存儲(chǔ)至少八個(gè)邏輯頁(yè)(四個(gè)字線，每一字線具有奇數(shù)頁(yè)和偶數(shù)頁(yè))。當(dāng)每一存儲(chǔ)器單元存儲(chǔ)兩位的數(shù)據(jù)時(shí)(例如，多狀態(tài)存儲(chǔ)器單元)，一個(gè)區(qū)塊存儲(chǔ)16個(gè)邏輯頁(yè)。其它尺寸的區(qū)塊和頁(yè)也可與本發(fā)明一起使用。另外，也可使用與圖7和圖8的架構(gòu)不同的架構(gòu)來(lái)實(shí)施本發(fā)明。
在讀取和檢驗(yàn)操作中，選擇柵極(SGD和SGS)和未選定的字線(例如，WL0、WL1和WL3)升高到讀取通過(guò)電壓(例如，4.5伏)以使晶體管作為通過(guò)柵極而操作。選定的字線(例如，WL2)連接到某一電壓，為每一讀取和檢驗(yàn)操作指定所述電壓的電平以確定所關(guān)注的存儲(chǔ)器單元的閾值電壓是否已達(dá)到此電平。例如，在二級(jí)存儲(chǔ)器單元的讀取操作中，選定的字線WL2可接地，使得檢測(cè)到閾值電壓是否高于0V。在二級(jí)存儲(chǔ)器單元的檢驗(yàn)操作中，選定的字線WL2連接到(例如)2.4V，使得檢驗(yàn)出閾值電壓是否已達(dá)到至少2.4V。源極和p阱為零伏。選定的位線(BLe)預(yù)充電到(例如)0.7V的電平。如果閾值電壓高于字線上的讀取或檢驗(yàn)水平，那么所關(guān)注的位線(BLe)的電位水平由于非導(dǎo)電存儲(chǔ)器單元而維持高水平。另一方面，如果閾值電壓低于讀取或檢驗(yàn)水平，那么所關(guān)注的位線(BLe)的電位水平由于導(dǎo)電存儲(chǔ)器單元而在感測(cè)集成時(shí)間結(jié)束時(shí)降低到低水平，例如小于0.3V。從而連接到位線的讀出放大器檢測(cè)到存儲(chǔ)器單元的狀態(tài)。
上文描述的擦除、讀取和檢驗(yàn)操作根據(jù)所屬領(lǐng)域中已知的技術(shù)而執(zhí)行。因此，所屬領(lǐng)域的技術(shù)人員可改變所解釋的許多細(xì)節(jié)。也可使用所屬領(lǐng)域中已知的其它讀取和檢驗(yàn)技術(shù)。
圖9是描述編程陣列502中的一個(gè)或一個(gè)以上存儲(chǔ)器單元的一個(gè)實(shí)施例的的流程圖。在步驟650中，通過(guò)從主機(jī)接收數(shù)據(jù)加載命令并將所述數(shù)據(jù)加載命令放置在狀態(tài)機(jī)中而開始操作，在步驟652中，從主機(jī)接收地址數(shù)據(jù)，并將其存儲(chǔ)在狀態(tài)機(jī)中以選擇將要用于寫入操作的頁(yè)。在步驟654中，接收并存儲(chǔ)將要寫入的數(shù)據(jù)。在步驟656中，從主機(jī)接收編程命令，且將所述編程命令存儲(chǔ)在狀態(tài)機(jī)中。在一個(gè)實(shí)施例中，在將編程命令存儲(chǔ)在狀態(tài)機(jī)中之后，狀態(tài)機(jī)自動(dòng)地開始后續(xù)步驟的操作。
在步驟658中，設(shè)定編程電壓Vpgm的初始值(例如，7-12伏；然而，也可使用其它值)。通常，將施加到控制柵極的編程電壓施加為一連串脈沖。脈沖的量值隨著每一連續(xù)脈沖而增加預(yù)定步長(zhǎng)(例如，0.2v)。在脈沖之間的周期中，執(zhí)行檢驗(yàn)操作。也就是說(shuō)，在每一連續(xù)脈沖之間讀取正被并行編程的一組單元中的每一單元的編程水平，以確定其是否等于或大于單元將被編程到的檢驗(yàn)水平。通過(guò)將位線電壓從0升高到Vdd(例如，2.5伏)來(lái)鎖定(例如)NAND單元中被檢驗(yàn)為充分編程的單元以停止那些單元的編程過(guò)程。在一些情況下，脈沖數(shù)目將受到限制(例如，20個(gè)脈沖)，且如果給定的存儲(chǔ)器單元未由最后的脈沖完全編程，那么假定為錯(cuò)誤。在一些實(shí)施方案中，在編程之前擦除(以區(qū)塊或其它單位)存儲(chǔ)器單元。
圖10顯示施加到快閃存儲(chǔ)器單元的控制柵極的編程電壓信號(hào)Vpgm。編程電壓信號(hào)Vpgm包括隨著時(shí)間在量值上增加的一連串脈沖。在編程脈沖開始時(shí)，將要編程的所有單元的位線(例如，連接到漏極)接地，從而產(chǎn)生從柵極到溝道的Vpgm-Ov的電壓差。一旦單元達(dá)到目標(biāo)電壓，各自的位線電壓升高到Vdd，使得存儲(chǔ)器單元處于編程抑制模式(例如，對(duì)于所述單元的編程停止)。
通過(guò)識(shí)別由禁止電壓范圍分離的多個(gè)不同的容許的閾值電壓范圍來(lái)實(shí)施多狀態(tài)快閃存儲(chǔ)器單元。例如，圖11顯示對(duì)應(yīng)于數(shù)據(jù)的三個(gè)位的八個(gè)閾值范圍(0、1、2、3、4、5、6、7)。其它存儲(chǔ)器單元可使用多于八個(gè)閾值范圍或少于八個(gè)閾值范圍。每一不同的閾值電壓范圍對(duì)應(yīng)于數(shù)據(jù)位組的預(yù)定值。在一個(gè)實(shí)施方案中，邏輯數(shù)據(jù)對(duì)應(yīng)于八個(gè)狀態(tài)如下(然而，可使用其它方案)

在一些實(shí)施方案中，使用格雷碼分配(gray code assignment)將這些數(shù)據(jù)值(例如，邏輯狀態(tài))分配到閾值范圍，使得如果浮動(dòng)?xùn)艠O的閾值電壓錯(cuò)誤地轉(zhuǎn)變?yōu)槠湎噜徫锢頎顟B(tài)，那么只有一個(gè)位將受到影響。編程到存儲(chǔ)器單元中的數(shù)據(jù)與單元的閾值電壓范圍之間的特定關(guān)系取決于針對(duì)單元采用的數(shù)據(jù)編碼方案。例如，2003年6月13日申請(qǐng)的美國(guó)專利第6,222,762號(hào)和美國(guó)專利申請(qǐng)案第10/461,244號(hào)“TrackingCells For A Memory System”描述多狀態(tài)快閃存儲(chǔ)器單元的各種數(shù)據(jù)編碼方案，所述專利和專利申請(qǐng)案的全文以引用的方式并入本文中。
在一個(gè)實(shí)施例中，通過(guò)降低存儲(chǔ)器單元的閾值電壓使得閾值電壓在圖11的閾值電壓范圍0內(nèi)，來(lái)擦除多狀態(tài)存儲(chǔ)器單元。通過(guò)依據(jù)將要編程的數(shù)據(jù)來(lái)升高存儲(chǔ)器單元的閾值電壓以使得閾值電壓在圖11的閾值電壓范圍1-7中的一者內(nèi)，來(lái)編程多狀態(tài)存儲(chǔ)器單元。因此，在上述實(shí)例中，如果以數(shù)據(jù)“101”編程存儲(chǔ)器單元，那么存儲(chǔ)器單元將使其閾值電壓升高，使得閾值電壓在圖11的閾值電壓范圍6內(nèi)。
如上所述，在編程脈沖之間，檢驗(yàn)存儲(chǔ)器單元以檢查其是否達(dá)到目標(biāo)閾值。對(duì)于多狀態(tài)快閃存儲(chǔ)器單元的陣列，存儲(chǔ)器單元將執(zhí)行每一狀態(tài)的檢驗(yàn)步驟以確定存儲(chǔ)器單元處于哪個(gè)狀態(tài)內(nèi)。例如，能夠存儲(chǔ)八個(gè)狀態(tài)的數(shù)據(jù)的多狀態(tài)存儲(chǔ)器單元可能需要執(zhí)行七個(gè)比較點(diǎn)的檢驗(yàn)操作。圖12顯示三個(gè)編程脈沖682、684和686(圖10中也描繪其中每一編程脈沖)。編程脈沖之間是七個(gè)檢驗(yàn)脈沖以執(zhí)行七個(gè)檢驗(yàn)操作。系統(tǒng)可基于七個(gè)檢驗(yàn)操作來(lái)確定存儲(chǔ)器單元的狀態(tài)。在每一編程脈沖之后執(zhí)行七個(gè)檢驗(yàn)操作會(huì)減慢編程過(guò)程。一種縮減檢驗(yàn)的時(shí)間負(fù)擔(dān)的方法是使用更加有效的檢驗(yàn)過(guò)程。例如，2002年12月5日申請(qǐng)的美國(guó)專利申請(qǐng)案序列號(hào)第10/314,055號(hào)“Smart Verify for Multi-State Memories”中揭示了智能檢驗(yàn)過(guò)程，所述專利申請(qǐng)案的全文以引用的方式并入本文中。
返回參看圖9，步驟658還包括將程序計(jì)數(shù)器初始化為0。在步驟660中，將下一編程脈沖施加到存儲(chǔ)器單元的控制柵極(字線)。在步驟662中，檢驗(yàn)存儲(chǔ)器單元以確定其閾值電壓是否已達(dá)到目標(biāo)電平。在步驟664中，如果檢驗(yàn)過(guò)程通過(guò)(因?yàn)殚撝惦妷阂堰_(dá)到目標(biāo))，那么就已成功地完成存儲(chǔ)器單元的編程過(guò)程(步驟666)，且對(duì)于所述存儲(chǔ)器單元，位線升高到Vdd。如果檢驗(yàn)過(guò)程未通過(guò)(步驟664)，那么確定程序計(jì)數(shù)器是否小于二十(步驟668)。如果程序計(jì)數(shù)器不小于二十，那么編程過(guò)程已失敗(步驟670)。如果程序計(jì)數(shù)器小于二十，那么在步驟672中編程電壓增加步長(zhǎng)(例如，0.2伏、0.4伏或另一合適的值)，且程序計(jì)數(shù)器遞增。步驟672之后，過(guò)程沿回路返回步驟660。
在一個(gè)實(shí)施例中，依據(jù)將要存儲(chǔ)的數(shù)據(jù)將存儲(chǔ)器單元從擦除狀態(tài)直接編程為編程狀態(tài)中的任一者。在另一實(shí)施例中，存儲(chǔ)在存儲(chǔ)器單元中的數(shù)據(jù)位用于不同的邏輯頁(yè)，且以多個(gè)階段執(zhí)行編程過(guò)程，其中每一邏輯頁(yè)一個(gè)編程階段。如果存儲(chǔ)器單元具有三個(gè)位，那么一個(gè)位用于第一邏輯頁(yè)，第二位用于第二邏輯頁(yè)，且第三位用于第三邏輯頁(yè)。
如果存儲(chǔ)器單元具有兩個(gè)數(shù)據(jù)位，那么一個(gè)位用于下邏輯頁(yè)，且另一位用于上邏輯頁(yè)。在具有兩位數(shù)據(jù)的存儲(chǔ)器單元的編程過(guò)程的第一階段期間，對(duì)下邏輯頁(yè)編程數(shù)據(jù)。在具有兩位數(shù)據(jù)的存儲(chǔ)器單元的編程過(guò)程的第二階段期間，對(duì)上邏輯頁(yè)編程數(shù)據(jù)。有關(guān)這種編程技術(shù)的更多信息可參閱2003年7月29日申請(qǐng)的題為“Detecting Over Programmed Memory”的美國(guó)專利申請(qǐng)案10/629,068，其全文以引用的方式并入本文中。各種其它編程方法也可與本發(fā)明一起使用。
圖13是描述讀取陣列502中的存儲(chǔ)器單元的過(guò)程的一個(gè)實(shí)施例的流程圖。在步驟702中，從主機(jī)接收讀取命令并將其存儲(chǔ)在狀態(tài)機(jī)中。在步驟704中，接收并存儲(chǔ)地址。圖13的過(guò)程假定四狀態(tài)存儲(chǔ)器單元，其中有一個(gè)擦除狀態(tài)和三個(gè)編程狀態(tài)。例如，擦除狀態(tài)0可對(duì)應(yīng)于圖11的范圍0，且編程狀態(tài)1-3可對(duì)應(yīng)于圖11的范圍1-3。在一個(gè)實(shí)施例中，執(zhí)行三個(gè)讀取操作以讀取存儲(chǔ)在存儲(chǔ)器單元中的數(shù)據(jù)。如果存儲(chǔ)器具有八個(gè)狀態(tài)，那么執(zhí)行七個(gè)讀取操作；如果存儲(chǔ)器具有十六個(gè)狀態(tài)，那么執(zhí)行十五個(gè)讀取操作，等等。在步驟706中，執(zhí)行第一讀取操作。將等同于狀態(tài)0與狀態(tài)1之間的閾值電壓的第一讀取比較點(diǎn)施加到選定的字線，且每一位線上的讀出放大器對(duì)于選定的字線與相應(yīng)位線的交叉處的單元是開啟還是關(guān)閉作出二進(jìn)制決定。如果檢測(cè)到單元開啟，那么將其讀取為處于狀態(tài)0，否則單元處于狀態(tài)1、2或3。也就是說(shuō)，如果存儲(chǔ)器單元的閾值電壓小于第一讀取比較點(diǎn)，那么假定存儲(chǔ)器單元處于擦除狀態(tài)0。
在步驟708中，執(zhí)行第二讀取操作。將等同于狀態(tài)2與狀態(tài)1之間的閾值電壓的第二讀取比較點(diǎn)施加到選定的字線，且每一位線上的讀出放大器對(duì)于選定的字線與相應(yīng)位線的交叉處的單元是開啟還是關(guān)閉作出二進(jìn)制決定?！伴_啟”位線指示相應(yīng)的存儲(chǔ)器單元處于狀態(tài)0或狀態(tài)1?！瓣P(guān)閉”位線指示相應(yīng)的存儲(chǔ)器單元處于狀態(tài)2或狀態(tài)3。
在步驟710中，執(zhí)行第三讀取操作。將等同于狀態(tài)3與狀態(tài)2之間的閾值電壓的第三讀取比較點(diǎn)施加到選定的字線，且每一位線上的讀出放大器對(duì)于選定的字線與相應(yīng)位線的交叉處的單元是開啟還是關(guān)閉作出二進(jìn)制決定?！伴_啟”位線將指示相應(yīng)的單元處于狀態(tài)0、處于狀態(tài)1或處于狀態(tài)2?！瓣P(guān)閉”位線將指示相應(yīng)的存儲(chǔ)器單元處于狀態(tài)3。上文解釋的三個(gè)循序步驟期間獲得的信息存儲(chǔ)在鎖存器中。使用解碼器將三個(gè)讀取操作的結(jié)果進(jìn)行組合以查明每一單元的狀態(tài)。例如，狀態(tài)1將是以下三個(gè)讀取結(jié)果中的一個(gè)結(jié)果步驟706中的關(guān)閉，步驟708中的開啟，和步驟710中的開啟。注意，其它讀取過(guò)程也可與本發(fā)明一起使用。
已出于說(shuō)明和描述的目的而提供對(duì)本發(fā)明的前文詳細(xì)描述。不希望其為詳盡的或?qū)⒈景l(fā)明限于所揭示的精確形式。根據(jù)上文教示還可能存在許多修改和變化。之所以選擇所描述的實(shí)施例是為了最佳地解釋本發(fā)明原理及其實(shí)際應(yīng)用，從而使所屬領(lǐng)域的技術(shù)人員能夠最佳地將本發(fā)明用于各種實(shí)施例中，且涵蓋適合特定用途的各種修改。希望本發(fā)明的范圍由所附權(quán)利要求書界定。
權(quán)利要求
1.一種非易失性存儲(chǔ)器系統(tǒng)，其包含一組浮動(dòng)?xùn)艠O堆疊；和一組屏蔽物，每一屏蔽物是一位于兩個(gè)鄰近的浮動(dòng)?xùn)艠O堆疊之間的外延層。
2.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物只位于活動(dòng)區(qū)處。
3.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物減少鄰近的浮動(dòng)?xùn)艠O之間的耦合。
4.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)器系統(tǒng)，其中每一屏蔽物沿著一共同NAND串位于僅兩個(gè)鄰近的浮動(dòng)?xùn)艠O堆疊之間。
5.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)器系統(tǒng)，其進(jìn)一步包含控制電路，其與所述浮動(dòng)?xùn)艠O堆疊通信。
6.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物包含外延生長(zhǎng)硅。
7.根據(jù)權(quán)利要求6所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述浮動(dòng)?xùn)艠O堆疊包括一第一介電層、一浮動(dòng)?xùn)艠O、一第二介電層和一控制柵極；且每一屏蔽物沿著一共同NAND鏈位于僅兩個(gè)鄰近的浮動(dòng)?xùn)艠O堆疊之間。
8.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物電連接到所述源極/漏極區(qū)，且除了電連接到所述源極/漏極區(qū)外不具有其他電連接。
9.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述浮動(dòng)?xùn)艠O堆疊包括一第一介電層、一浮動(dòng)?xùn)艠O、一第二介電層和一控制柵極。
10.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物包含類似于所述源極/漏極區(qū)摻雜的外延生長(zhǎng)硅。
11.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述組的浮動(dòng)?xùn)艠O堆疊包含一快閃存儲(chǔ)器裝置陣列。
12.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述組的浮動(dòng)?xùn)艠O堆疊包含一多狀態(tài)快閃存儲(chǔ)器裝置陣列。
13.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述組的浮動(dòng)?xùn)艠O堆疊包含一NAND快閃存儲(chǔ)器裝置陣列。
14.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述組的浮動(dòng)?xùn)艠O堆疊包含一多狀態(tài)NAND快閃存儲(chǔ)器裝置陣列。
15.一種非易失性存儲(chǔ)器系統(tǒng)，其包含一組非易失性存儲(chǔ)裝置，所述非易失性存儲(chǔ)裝置的每一者包括一源極和漏極，其處于一襯底中一溝道的相對(duì)側(cè)；一第一介電層，其鄰近所述溝道定位；和一浮動(dòng)?xùn)艠O，其鄰近所述第一電介質(zhì)定位；和屏蔽物，其位于鄰近的浮動(dòng)?xùn)艠O之間以減少浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O的耦合，所述屏蔽物是外延層。
16.根據(jù)權(quán)利要求15所述的非易失性存儲(chǔ)器系統(tǒng)，其中每一屏蔽物沿著一共同NAND鏈位于僅兩個(gè)鄰近的浮動(dòng)?xùn)艠O之間。
17.根據(jù)權(quán)利要求15所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物包含外延生長(zhǎng)硅。
18.根據(jù)權(quán)利要求15所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物只位于活動(dòng)區(qū)處。
19.一種非易失性存儲(chǔ)器系統(tǒng)，其包含一組浮動(dòng)?xùn)艠O堆疊；源極/漏極區(qū)，其鄰近所述浮動(dòng)?xùn)艠O；和屏蔽物，其位于至少一子組的所述浮動(dòng)?xùn)艠O堆疊之間并電連接到所述源極/漏極區(qū)。
20.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中每一屏蔽板位于兩個(gè)鄰近的浮動(dòng)?xùn)艠O堆疊之間，且電連接到所述兩個(gè)鄰近的浮動(dòng)?xùn)艠O堆疊的一共用源極/漏極區(qū)；所述共用源極/漏極區(qū)充當(dāng)與所述鄰近的浮動(dòng)?xùn)艠O堆疊的一第一浮動(dòng)?xùn)艠O堆疊相關(guān)聯(lián)的一第一非易失性存儲(chǔ)元件的一源極；且所述共用源極/漏極區(qū)充當(dāng)與所述鄰近的浮動(dòng)?xùn)艠O堆疊的一第二浮動(dòng)?xùn)艠O堆疊相關(guān)聯(lián)的一第二非易失性存儲(chǔ)元件的一漏極。
21.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其進(jìn)一步包含管理電路，其與所述浮動(dòng)?xùn)艠O堆疊通信。
22.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物除了電連接到所述源極/漏極區(qū)外不具有其他電連接。
23.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述浮動(dòng)?xùn)艠O堆疊包括一第一介電層、一浮動(dòng)?xùn)艠O、一第二介電層和一控制柵極。
24.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述浮動(dòng)?xùn)艠O堆疊包括一浮動(dòng)?xùn)艠O和一控制柵極。
25.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中每一屏蔽物位于僅兩個(gè)鄰近的浮動(dòng)?xùn)艠O堆疊之間。
26.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物只位于活動(dòng)區(qū)處。
27.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物限制浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O的耦合。
28.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物包含一外延生長(zhǎng)材料。
29.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物包含外延生長(zhǎng)硅。
30.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物包含摻雜的外延生長(zhǎng)硅。
31.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏蔽物包含類似于所述源極/漏極區(qū)摻雜的外延生長(zhǎng)硅。
32.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述組的浮動(dòng)?xùn)艠O堆疊包含一快閃存儲(chǔ)器裝置陣列。
33.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述組的浮動(dòng)?xùn)艠O堆疊包含一多狀態(tài)快閃存儲(chǔ)器裝置陣列。
34.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述組的浮動(dòng)?xùn)艠O堆疊包含一NAND快閃存儲(chǔ)器裝置陣列。
35.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述組的浮動(dòng)?xùn)艠O堆疊包含一多狀態(tài)NAND快閃存儲(chǔ)器裝置陣列。
36.根據(jù)權(quán)利要求35所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述多狀態(tài)NAND快閃存儲(chǔ)器裝置陣列包括一組NAND串；所述組的NAND串中的一第一NAND串包括一子組的所述浮動(dòng)?xùn)艠O堆疊；且所述屏蔽物中的一者沿著所述第一NAND串位于每一鄰近的浮動(dòng)?xùn)艠O堆疊之間。
37.一種非易失性存儲(chǔ)器系統(tǒng)，其包含一組非易失性存儲(chǔ)元件，所述非易失性存儲(chǔ)元件中的每一者包括一源極、一漏極和一浮動(dòng)?xùn)艠O；和屏蔽物，其位于至少一子組的所述浮動(dòng)?xùn)艠O堆疊之間并電連接到所述非易失性存儲(chǔ)元件的源極和漏極。
38.根據(jù)權(quán)利要求37所述的非易失性存儲(chǔ)器系統(tǒng)，其中每一屏蔽物位于兩個(gè)鄰近的浮動(dòng)?xùn)艠O之間，且電連接到所述兩個(gè)鄰近的浮動(dòng)?xùn)艠O的一共用源極/漏極區(qū)；所述共用源極/漏極區(qū)充當(dāng)與所述鄰近的浮動(dòng)?xùn)艠O堆疊的一第一浮動(dòng)?xùn)艠O堆疊相關(guān)聯(lián)的一第一非易失性存儲(chǔ)元件的一源極；且所述共用源極/漏極區(qū)充當(dāng)與所述鄰近的浮動(dòng)?xùn)艠O堆疊的一第二浮動(dòng)?xùn)艠O堆疊相關(guān)聯(lián)的一第二非易失性存儲(chǔ)元件的一漏極。
39.根據(jù)權(quán)利要求37所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述屏物蔽包含外延生長(zhǎng)硅。
40.根據(jù)權(quán)利要求37所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述非易失性存儲(chǔ)元件包含一NAND快閃存儲(chǔ)器裝置陣列；所述NAND快閃存儲(chǔ)器裝置陣列包括一組NAND串；所述NAND串中的每一者包括一組所述浮動(dòng)?xùn)艠O堆疊，每一浮動(dòng)?xùn)艠O堆疊包括所述浮動(dòng)?xùn)艠O中的一者；每一屏蔽物沿著一共同NAND串位于兩個(gè)鄰近的浮動(dòng)?xùn)艠O堆疊之間，且電連接到所述兩個(gè)鄰近的浮動(dòng)?xùn)艠O堆疊的一共用源極/漏極區(qū)；所述共用源極/漏極區(qū)充當(dāng)與所述兩個(gè)鄰近的浮動(dòng)?xùn)艠O堆疊的一第一浮動(dòng)?xùn)艠O堆疊相關(guān)聯(lián)的一第一非易失性存儲(chǔ)元件的一源極；且所述共用源極/漏極區(qū)充當(dāng)與所述兩個(gè)鄰近的浮動(dòng)?xùn)艠O堆疊的一第二浮動(dòng)?xùn)艠O堆疊相關(guān)聯(lián)的一第二非易失性存儲(chǔ)元件的一漏極。
41.根據(jù)權(quán)利要求37所述的非易失性存儲(chǔ)器系統(tǒng)，其中所述非易失性存儲(chǔ)元件包含多狀態(tài)NAND快閃存儲(chǔ)器裝置。
42.一種非易失性存儲(chǔ)器系統(tǒng)，其包含一組非易失性存儲(chǔ)裝置，所述非易失性存儲(chǔ)裝置中的每一者包括源極和漏極區(qū)，其處于一襯底中一溝道的相對(duì)側(cè)；和一浮動(dòng)?xùn)艠O堆疊，其鄰近所述溝道定位，每一浮動(dòng)?xùn)艠O堆疊包括一浮動(dòng)?xùn)艠O；和用于減少鄰近的浮動(dòng)?xùn)艠O之間的耦合的構(gòu)件，所述用于減少耦合的構(gòu)件是位于鄰近的浮動(dòng)?xùn)艠O堆疊之間并電連接到源極/漏極區(qū)的外延層。
43.一種形成非易失性存儲(chǔ)器的方法，其包含在一襯底上方形成一第一介電層；在所述第一介電層上方形成一第一柵極材料層；在所述第一柵極材料層上方形成一第二介電層；在所述第二介電層上方形成一第二柵極材料層；形成源極/漏極區(qū)；執(zhí)行一選擇性外延處理以在所述源極/漏極區(qū)上生長(zhǎng)一屏蔽層。
44.根據(jù)權(quán)利要求43所述的方法，其中所述屏蔽層是一外延生長(zhǎng)硅層。
45.根據(jù)權(quán)利要求44所述的方法，其中所述外延生長(zhǎng)硅層生長(zhǎng)在所述源極/漏極區(qū)的一暴露表面上。
46.根據(jù)權(quán)利要求45所述的方法，其中所述形成源極/漏極區(qū)的步驟包括將離子植入到所述襯底中在浮動(dòng)?xùn)艠O堆疊之間；且所述方法進(jìn)一步包括將離子植入到所述外延生長(zhǎng)層中。
47.根據(jù)權(quán)利要求43所述的方法，其進(jìn)一步包含蝕刻所述第一柵極材料層、所述第一介電區(qū)域和所述襯底以形成淺溝槽區(qū)域；和用介電材料填充所述淺溝槽區(qū)域，所述執(zhí)行一選擇性外延處理的步驟包括在所述源極/漏極區(qū)上生長(zhǎng)所述屏蔽層而不在所述淺溝槽區(qū)域上方生長(zhǎng)所述屏蔽層。
48.根據(jù)權(quán)利要求43所述的方法，其中所述屏蔽層包括一組自對(duì)準(zhǔn)的屏蔽板。
49.根據(jù)權(quán)利要求43所述的方法，其中將所述屏蔽層電連接到所述源極/漏極區(qū)。
50.根據(jù)權(quán)利要求43所述的方法，其中所述形成一第一介電層、形成一第一柵極材料層、形成一第二介電層、形成一第二柵極材料層和形成源極/漏極區(qū)的步驟用于產(chǎn)生快閃存儲(chǔ)器裝置的一組NAND串；且所述屏蔽層包括位于NAND串內(nèi)鄰近的浮動(dòng)?xùn)艠O堆疊之間的一組屏蔽板。
51.根據(jù)權(quán)利要求43所述的方法，其中所述形成一第一介電層、形成一第一柵極材料層、形成一第二介電層、形成一第二柵極材料層和形成源極/漏極區(qū)的步驟用于產(chǎn)生一多狀態(tài)快閃存儲(chǔ)器裝置陣列。
52.根據(jù)權(quán)利要求43所述的方法，其中所述形成一第一介電層、形成一第一柵極材料層、形成一第二介電層、形成一第二柵極材料層和形成源極/漏極區(qū)的步驟用于產(chǎn)生一NAND快閃存儲(chǔ)器裝置。
53.根據(jù)權(quán)利要求43所述的方法，進(jìn)一步其中所述形成一第一介電層的步驟包括生長(zhǎng)隧道氧化物；所述形成一第一柵極材料層的步驟包括沉積多晶硅；所述形成一第二介電層的步驟包括沉積ONO；所述形成一第二柵極材料層的步驟包括沉積多晶硅；且所述形成源極/漏極區(qū)的步驟包括將離子植入到浮動(dòng)?xùn)艠O堆疊之間的所述襯底中。
54.根據(jù)權(quán)利要求54所述的方法，其進(jìn)一步包含添加一活動(dòng)區(qū)域掩膜；基于所述活動(dòng)區(qū)域掩膜來(lái)蝕刻所述第一柵極材料層、所述第一介電區(qū)域和所述襯底以形成淺溝槽區(qū)域；用介電材料填充所述淺溝槽區(qū)域，所述執(zhí)行一選擇性外延處理的步驟包括使所述屏蔽層生長(zhǎng)在所述源極/漏極區(qū)上而不使所述屏蔽層生長(zhǎng)在所述淺溝槽區(qū)域上方；和蝕刻所述第二柵極材料層和所述第二介電層以形成所述浮動(dòng)?xùn)艠O堆疊。
55.根據(jù)權(quán)利要求54所述的方法，其進(jìn)一步包含對(duì)所述浮動(dòng)?xùn)艠O堆疊執(zhí)行側(cè)壁氧化；在所述浮動(dòng)?xùn)艠O堆疊上沉積氧化物間隔物材料；蝕刻所述氧化物間隔物材料；沉積氮化物間隔物材料；蝕刻所述氮化物間隔物材料；和沉積中間層介電材料。
全文摘要
本發(fā)明揭示一種存儲(chǔ)器系統(tǒng)，其包括一組非易失性存儲(chǔ)元件。每一個(gè)所述非易失性存儲(chǔ)元件都包括處于一襯底中一溝道的相對(duì)側(cè)的源極/漏極區(qū)，和所述溝道上方的一浮動(dòng)?xùn)艠O堆疊。所述存儲(chǔ)器系統(tǒng)還包括一組屏蔽板，其位于鄰近的浮動(dòng)?xùn)艠O堆疊之間并電連接到所述源極/漏極區(qū)以減少鄰近的浮動(dòng)?xùn)艠O之間的耦合。所述屏蔽板選擇性地生長(zhǎng)在存儲(chǔ)器的活動(dòng)區(qū)域上而不生長(zhǎng)在非活動(dòng)區(qū)域上。在一個(gè)實(shí)施例中，所述屏蔽板是位于所述源極/漏極區(qū)上方的外延生長(zhǎng)硅。
文檔編號(hào)H01L21/8247GK101015060SQ200580008908
公開日2007年8月8日 申請(qǐng)日期2005年2月9日 優(yōu)先權(quán)日2004年2月13日
發(fā)明者尼瑪·穆赫萊斯, 杰弗里·W·盧策 申請(qǐng)人:桑迪士克股份有限公司