專利名稱：可編程邏輯設(shè)備以及其設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包括按照行和列排列的多個可編程邏輯元件的可編程邏輯設(shè)備，以及其設(shè)計(jì)方法。
背景技術(shù)：
近來，由于進(jìn)行信息處理終端中的信息處理的需要已經(jīng)多樣化，使得通信系統(tǒng)和信號處理的標(biāo)準(zhǔn)變化萬千，所以產(chǎn)品的生命周期趨于變得越來越短。具有能夠通過程序改變的功能的設(shè)備在應(yīng)對產(chǎn)品生命周期縮短上是有用的。DSP(數(shù)字信號處理器)和微處理器是這些設(shè)備的示例。在DSP或微處理器中，可以改變指令程序以提供指令級別上的程序自由度。然而，DSP或微處理器在處理性能上劣于限于特定使用目的的ASIC(專用IC)。
因此，具有允許通過程序而靈活地改變的電路配置的可編程邏輯設(shè)備，作為具有ASIC的處理性能和微處理器的可編程能力二者的設(shè)備，已經(jīng)引起注意。盡管存在幾類可編程邏輯設(shè)備，但FPGA(現(xiàn)場可編程門陣列)是可編程邏輯設(shè)備的代表。盡管這些設(shè)備都具有可通過程序改變每個設(shè)備的電路配置的長處，但是這些設(shè)備與ASIC設(shè)備相比具有面積增加、耗電量增加等的短處。
另一方面，作為用于減少可編程邏輯設(shè)備面積的方法，例如存在如下的方法(見專利文獻(xiàn)1)。在專利文獻(xiàn)1中，用于連接可編程邏輯設(shè)備上的邏輯元件的配線資源(wiring resource)形成于兩個配線資源，即具有稱為“正常速度”的通信速度的第一資源、和具有比第一資源的通信速度高的通信速度的第二資源。至于這兩個資源的比例，第一資源占有大部分的配線資源，而第二資源占有其一小部分。這樣，當(dāng)?shù)诙Y源用于僅需要高速通信的配線的那部分而第一資源用于正常通信時，不需要根據(jù)高速來設(shè)計(jì)所有配線，使得由高速設(shè)計(jì)引起的面積增加得到抑制。
專利文獻(xiàn)1國際專利公開No.2002-538634

發(fā)明內(nèi)容
然而，根據(jù)專利文獻(xiàn)1的可編程邏輯設(shè)備盡管具有邏輯元件之間的配線面積減少和耗電量減少的效果，但具有相同配置的所有邏輯元件。也就是說，沒有考慮邏輯元件本身(即邏輯元件的內(nèi)部結(jié)構(gòu))的改進(jìn)。因此，當(dāng)考慮利用可編程邏輯設(shè)備的某些應(yīng)用實(shí)現(xiàn)時，即使該應(yīng)用被分離為兩個處理塊，即以高速處理的處理塊和以低速處理的處理塊，該邏輯元件仍舊需要被設(shè)計(jì)為支持需要最高速度的電路塊。
結(jié)果是，為高速設(shè)計(jì)的邏輯元件也用于以低速操作的電路塊，使得不可能實(shí)現(xiàn)低耗電量。此外，由于所有邏輯元件都被設(shè)計(jì)用于高速，所以形成了面積浪費(fèi)。這樣，在可編程邏輯設(shè)備的面積減少和耗電量減少方面仍舊存在改進(jìn)空間。
此外，存在以下的特別關(guān)于耗電量的問題。
通常用下面的公式給出半導(dǎo)體設(shè)備所消耗的電功率PP＝α·C·V2·f+Ileak·V公式1(α比例系數(shù)；C柵電容和配線電容的和；f時鐘頻率；Ileak泄漏電流的和)前述公式(1)的第一項(xiàng)示出了設(shè)備操作時的耗電量，而前述公式(1)的第二項(xiàng)示出了由泄漏電流引起的耗電量，泄漏電流是當(dāng)設(shè)備關(guān)斷時的電流。隨著近來精細(xì)半導(dǎo)體工藝的發(fā)展，泄漏電流引起的耗電量與操作時的耗電量相比已經(jīng)不可忽視地增加了?？紤]到耗電量的減少，泄漏電流的減少是如上所述的重要因子。然而，對于專利文獻(xiàn)1中描述的可編程邏輯設(shè)備，僅考慮了前述公式(1)的第一項(xiàng)中有關(guān)C的操作時的耗電量，而沒有考慮由泄漏電流引起的耗電量。
為了解決前述問題，本發(fā)明的一個目的是實(shí)現(xiàn)具有小面積和低耗電量的可編程邏輯設(shè)備。
為了解決這些問題，第一發(fā)明提供了包括可編程邏輯元件陣列的可編程邏輯設(shè)備，該可編程邏輯設(shè)備的特征在于所述邏輯元件包括第一邏輯元件，具有預(yù)定邏輯；和第二邏輯元件，具有與所述第一邏輯元件相同的邏輯，但是具有被設(shè)計(jì)為比第一邏輯元件的操作速度上限低的操作速度上限。
此外，第二發(fā)明的特征在于，每個第二邏輯元件使用閾值電壓比使用在每個第一邏輯元件中的晶體管高的晶體管。
此外，第三發(fā)明的特征在于第二邏輯元件具有與第一邏輯元件的布局結(jié)構(gòu)不同的布局結(jié)構(gòu)。
此外，第四發(fā)明的特征在于第一邏輯元件是由具有第一時鐘頻率的時鐘信號操作的；以及第二邏輯元件是由具有低于第一時鐘頻率的第二時鐘頻率的時鐘信號操作的。
此外，第五發(fā)明的特征在于第一邏輯元件被共同排列在一個地方。
此外，第六發(fā)明的特征在于第一邏輯元件被排列在中心部分；而相對于排列所述第一邏輯元件的區(qū)域，第二邏輯元件被排列在外圍部分。
此外，第七發(fā)明的特征在于第二邏輯元件被排列在中心部分；而相對于排列第二邏輯元件的區(qū)域，第一邏輯元件被排列在外圍部分。
第八發(fā)明提供了一種設(shè)計(jì)由可編程邏輯元件陣列形成的可編程邏輯設(shè)備的方法，該方法的特征在于包括以下步驟設(shè)計(jì)具有預(yù)定邏輯的第一邏輯元件；和設(shè)計(jì)第二邏輯元件，其具有與第一邏輯元件相同的邏輯，但是具有被設(shè)計(jì)為比第一邏輯元件的操作速度上限低的操作速度上限。
根據(jù)第一發(fā)明，可以以這樣的方式實(shí)現(xiàn)應(yīng)用用第一邏輯元件實(shí)現(xiàn)要求高速的電路部分，而用第二邏輯元件實(shí)現(xiàn)低速操作的電路部分。因此，與所有電路都是用支持高速的第一邏輯元件實(shí)現(xiàn)的情況相比，可以以小面積和低耗電量實(shí)現(xiàn)該應(yīng)用。
根據(jù)第二發(fā)明，增加了在要實(shí)現(xiàn)的應(yīng)用中低速操作電路部分中的第二邏輯元件的每個晶體管的閾值電壓，使得可以減少泄漏電流從而進(jìn)一步實(shí)現(xiàn)更低的耗電量。
根據(jù)第三發(fā)明，可以以這樣的方式實(shí)現(xiàn)應(yīng)用用第一邏輯元件實(shí)現(xiàn)要求高速的電路部分，而用第二邏輯元件實(shí)現(xiàn)低速操作的電路部分。因此，與所有電路都是用第一邏輯元件實(shí)現(xiàn)的情況相比，該應(yīng)用可以以更小的面積和更低的耗電量實(shí)現(xiàn)。
根據(jù)第四發(fā)明，具有低速時鐘頻率的時鐘信號被供應(yīng)到為低速操作設(shè)計(jì)的邏輯元件，使得可以抑制高速時鐘頻率所引起的耗電量，以便進(jìn)一步實(shí)現(xiàn)更低的耗電量。
根據(jù)第五方面，當(dāng)用第一邏輯元件實(shí)現(xiàn)將實(shí)現(xiàn)的應(yīng)用中的要求高速的電路部分時，可以有效地將配線(wire)排列在需要高速通信的第一邏輯元件之間，從而在映射時實(shí)現(xiàn)可編程邏輯設(shè)備面積的減少。
根據(jù)第六方面，對于要求高速處理性能的應(yīng)用，要求高速操作的電路被共同布置在中心部分，使得可以有效地將配線排列在邏輯元件之間。因此，可以以小面積實(shí)現(xiàn)應(yīng)用。具體地，對于需要高速控制以低速執(zhí)行并行處理的電路部分的應(yīng)用，執(zhí)行高速控制的電路部分被共同布置在中心部分，所以可以有效地進(jìn)行映射。
根據(jù)第七發(fā)明，在要求高速外部輸入/輸出的應(yīng)用中要求高速信號處理的電路部分被布置為接近外部輸入/輸出，使得可以將配線有效地排列在邏輯元件之間。因此，可以以小面積實(shí)現(xiàn)所述應(yīng)用。具體地，可以有效地映射下述應(yīng)用，該應(yīng)用由于從/向外面輸入/輸出大量的數(shù)據(jù)而需要高速處理，并且其中各處理由于其高并行度而彼此獨(dú)立。
根據(jù)第八發(fā)明，可以制造具有小面積和低耗電量的根據(jù)第一發(fā)明的可編程邏輯設(shè)備。


圖1是示出根據(jù)本發(fā)明的第一實(shí)施例的可編程邏輯設(shè)備的配置視圖；圖2是安裝在圖1中描繪的可編程邏輯設(shè)備上的邏輯元件的方框圖；圖3是示出根據(jù)本發(fā)明的第二實(shí)施例的可編程邏輯設(shè)備的配置視圖；以及圖4是示出根據(jù)本發(fā)明的第三實(shí)施例的可編程邏輯設(shè)備的配置視圖。
具體實(shí)施例方式
下面將參考附圖描述本發(fā)明的實(shí)施例。
第一實(shí)施例圖1是示出根據(jù)第一實(shí)施例的可編程邏輯設(shè)備的配置視圖。在圖1中，可編程邏輯設(shè)備101包括區(qū)域1(103)、區(qū)域2(105)、配線106、時鐘生成塊107、和外部I/O塊108。區(qū)域1(103)包括所排列的多個第一邏輯元件102。區(qū)域2(105)包括所排列的多個第二邏輯元件104。盡管每個第二邏輯元件104具有相同的邏輯結(jié)構(gòu)并起每個第一邏輯元件102的作用，但是每個第二邏輯元件104包括構(gòu)成了電路并且閾值電壓高于每個第一邏輯元件102的閾值電壓的晶體管。配線106被水平地和垂直地布置在第一邏輯元件102或第二邏輯元件104之間，使得第一邏輯元件102或第二邏輯元件104通過配線106而彼此連接。時鐘生成塊107輸出兩個不同頻率的時鐘。盡管圖中沒有示出，但將高頻時鐘供應(yīng)到第一區(qū)域103中的邏輯元件102，而將低頻時鐘供應(yīng)到第二區(qū)域105中的邏輯元件104。外部I/O塊108與芯片外部進(jìn)行通信。
圖2示出了安裝在圖1中描繪的可編程邏輯設(shè)備上的每個第一和第二邏輯元件102和104的內(nèi)部結(jié)構(gòu)。邏輯元件102或104具有配置存儲器202、運(yùn)算塊203、多個寄存器204、和開關(guān)盒205。電路配置信息通過配線106而被存儲在配置存儲器202中，通過配線106將相鄰邏輯元件彼此連接。運(yùn)算塊203包括運(yùn)算邏輯電路、乘法器等，其可以根據(jù)存儲在配置存儲器202中的程序而執(zhí)行多個運(yùn)算操作?？梢栽诿總€寄存器204中暫時保存運(yùn)算塊203根據(jù)存儲在配置存儲器202中的程序的運(yùn)算結(jié)果。每個開關(guān)盒205可以根據(jù)存儲在配置存儲器202中的程序，將運(yùn)算塊203的輸入或者每個寄存器204的輸出連接到將邏輯元件102或邏輯元件104彼此連接的配線106中的相應(yīng)一個。
對于具有圖2所示的配置的邏輯元件102或104，在圖1所描繪的第一邏輯元件102和第二邏輯元件104之間的比較方面，因?yàn)榈诙壿嬙?04使用了閾值電壓更高的晶體管，所以第一邏輯元件102中的運(yùn)算塊的操作速度高于第二邏輯元件104中的運(yùn)算塊的操作速度。然而，由于第二邏輯元件104中的每個晶體管的閾值電壓更高，所以作為斷開晶體管時的電流的泄漏電流更小，使得第二邏輯元件104所消耗的電功率小于第一邏輯元件102所消耗的電功率。
下面將描述如上所述配置的這個實(shí)施例的操作。假設(shè)CDMA(碼分多路接入)通信系統(tǒng)中的數(shù)字基帶處理為通過圖1中所示的可編程邏輯設(shè)備實(shí)現(xiàn)的應(yīng)用示例。在CDMA通信系統(tǒng)中，存在同步部分中的相關(guān)峰檢測處理、同步檢測部分中的指引(finger)處理、用于控制指引部分的小區(qū)搜索處理、信道編解碼器處理等。
在利用圖1中所示的可編程邏輯設(shè)備實(shí)現(xiàn)該應(yīng)用的情況中，因?yàn)橄嚓P(guān)峰檢測處理或者指引處理是用于對輸入數(shù)據(jù)執(zhí)行多個并行處理的處理，所以其可以是分布式且并行化的。因此，可以使操作頻率低使得可以分配可編程邏輯設(shè)備的區(qū)域2。
另一方面，需要使得小區(qū)搜索處理或信道編解碼器處理中的操作頻率高，這是因?yàn)樾^(qū)搜索處理被提供作為基于為指引部分中的數(shù)據(jù)處理提取最合適參數(shù)的需要的多級比較和分支處理、或者因?yàn)樾诺谰幗獯a處理需要順序地處理輸入信號以致其難于增加并行度。因此，需要通過使用可編程邏輯設(shè)備的區(qū)域1來實(shí)現(xiàn)這些處理。
在與參考文獻(xiàn)1中描述的可編程邏輯設(shè)備相比較的根據(jù)本發(fā)明的可編程邏輯設(shè)備中，使用在相關(guān)峰檢測處理和指引處理中的第二邏輯元件104中的每個晶體管的閾值電壓是如此高使得可以減少泄漏電流從而整體上減少耗電量。
如上所述，根據(jù)這個實(shí)施例，可以通過，與包括使用相同閾值電壓的晶體管的邏輯元件的傳統(tǒng)可編程邏輯設(shè)備相比，具有低耗電量的可編程邏輯設(shè)備實(shí)現(xiàn)某些應(yīng)用。
第二實(shí)施例圖3是示出根據(jù)第二實(shí)施例的可編程邏輯設(shè)備的配置視圖。在圖3中，可編程邏輯設(shè)備301包括區(qū)域1(303)、區(qū)域2(305)、配線306、時鐘生成塊307、和外部I/O塊308。區(qū)域1(303)包括所排列的多個第一邏輯元件302。區(qū)域2(305)包括所排列的多個第二邏輯元件304。盡管每個第二邏輯元件304的邏輯結(jié)構(gòu)和功能與每個第一邏輯元件302的邏輯結(jié)構(gòu)和功能基本相同，但是每個第二邏輯元件304包括構(gòu)成了電路并且柵寬度(gate width)W小于每個第一邏輯元件302的晶體管。配線306被水平地和垂直地布置在第一邏輯元件302或第二邏輯元件304之間，使得第一邏輯元件302或第二邏輯元件304通過配線306而彼此連接。時鐘生成塊307輸出兩個不同頻率的時鐘。盡管圖中沒有示出，但將高頻時鐘供應(yīng)到第一區(qū)域303中的邏輯元件302，而將低頻時鐘供應(yīng)到第二區(qū)域305中的邏輯元件304。外部I/O塊308與芯片外部進(jìn)行通信。
被安裝在圖3中描繪的可編程邏輯設(shè)備上的第一和第二邏輯元件302和304的每一個的邏輯結(jié)構(gòu)和功能與第一實(shí)施例中的邏輯元件102和104的每一個的邏輯結(jié)構(gòu)和功能相同。
在圖3中的每個第一邏輯元件302和每個第二邏輯元件304之間進(jìn)行比較，由于第二邏輯元件304使用了柵寬度W較小的晶體管使得每個晶體管的電流供給能力較低，所以第二邏輯元件304中的運(yùn)算塊的操作速度低于第一邏輯元件302中的運(yùn)算塊的操作速度。
然而，因?yàn)榈诙壿嬙?04中的每個晶體管的柵寬度W小，所以寄生在柵極上的電容和輸入部分的配線負(fù)載小。因此，可以減少根據(jù)表達(dá)式1的第二邏輯元件304的電容C，使得與第一邏輯元件302相比可以減少第二邏輯元件304在操作時消耗的電功率。此外，由于第二邏輯元件304中的每個晶體管的柵寬度W很小，所以第二邏輯元件304的面積比第一邏輯元件302的面積小。
下面描述如上所述配置的這個實(shí)施例的操作。與第一實(shí)施例類似，假設(shè)CDMA通信處理中的數(shù)字基帶處理為通過圖1中所示的可編程邏輯設(shè)備實(shí)現(xiàn)的應(yīng)用示例。因?yàn)榭梢允褂糜谙嚓P(guān)峰檢測處理和指引處理的操作頻率較低，所以可以利用可編程邏輯設(shè)備的區(qū)域2實(shí)現(xiàn)相關(guān)峰檢測處理和指引處理。另一方面，由于用于小區(qū)搜索處理和信道編解碼器處理的操作頻率需要較高，所以可以利用可編程邏輯設(shè)備的區(qū)域1實(shí)現(xiàn)小區(qū)搜索處理和信道編解碼器處理。
在與參考文獻(xiàn)1中描述的可編程邏輯設(shè)備相比較的根據(jù)本發(fā)明的可編程邏輯設(shè)備中，因?yàn)槭褂迷谙嚓P(guān)峰檢測處理或指引處理中的第二邏輯元件304中的每個晶體管的柵寬度W小，所以柵電容是如此低以至于減少了操作時的耗電量。此外，因?yàn)槭褂糜谙嚓P(guān)峰檢測處理或指引處理中的第二邏輯元件304中的每個晶體管的柵寬度W小，所以面積變小。
如上所示，根據(jù)這個實(shí)施例，某些應(yīng)用可以通過，與通過具有使用相同柵寬度W的晶體管的邏輯元件的傳統(tǒng)可編程邏輯設(shè)備而實(shí)現(xiàn)該相同應(yīng)用的情況相比，具有低耗電量和小面積的這個可編程邏輯設(shè)備實(shí)現(xiàn)。
在前述的第一和第二實(shí)施例中，高速操作的區(qū)域1被布置在可編程邏輯設(shè)備的中心部分。這在被映射到區(qū)域1上的處理控制被映射在區(qū)域2上的處理、或者輸出為區(qū)域2中的處理所需要的參數(shù)的情況中是有效的。這是因?yàn)橛糜趯^(qū)域1連接到區(qū)域2的配線長度變短。也就是說，在使用前述的CDMA通信系統(tǒng)示例的假設(shè)下，當(dāng)由被映射到區(qū)域1上的小區(qū)搜索部分計(jì)算的最佳參數(shù)被傳送到被映射到區(qū)域2上的指引處理部分時，可以以短距離實(shí)現(xiàn)到指引處理部分的連接。
如上所述的高速操作區(qū)域1處于可編程邏輯設(shè)備的中心部分中的布置對于要求高速操作的電路部分需要對要求低速操作的電路部分執(zhí)行高速控制的應(yīng)用是有利的。
第三實(shí)施例圖4是示出根據(jù)第三實(shí)施例的可編程邏輯設(shè)備的配置視圖。在圖4中，可編程邏輯設(shè)備401包括區(qū)域1(402)、區(qū)域2(403)、和時鐘生成塊404。區(qū)域1(402)包括所排列的多個第一邏輯元件。區(qū)域2(403)包括所排列的多個第二邏輯元件。盡管每個第二邏輯元件的邏輯結(jié)構(gòu)和功能與每個第一邏輯元件302的邏輯結(jié)構(gòu)和功能非常相似，但是第二邏輯元件的操作速度上限被設(shè)計(jì)為低于第一邏輯元件的操作速度上限。時鐘生成塊404輸出兩個不同頻率的時鐘。盡管圖中沒有示出，但將高頻時鐘供應(yīng)到第一區(qū)域402中的邏輯元件，而將低頻時鐘供應(yīng)到第二區(qū)域403中的第二邏輯元件。
在圖4中，進(jìn)行配置，使得區(qū)域2(403)被布置在可編程邏輯設(shè)備401的中心部分，而區(qū)域1(402)被布置在可編程邏輯設(shè)備401的外圍部分。
假設(shè)用于對作為運(yùn)動圖像壓縮系統(tǒng)的MPEG進(jìn)行編碼的處理是通過圖4描繪的可編程邏輯設(shè)備401實(shí)現(xiàn)的應(yīng)用。
MPEG編碼處理包括諸如運(yùn)動矢量檢測、離散余弦變換、量化等的處理。在這些處理中，速度最高且吞吐量最大的處理塊是運(yùn)動矢量計(jì)算。
這里，為了詳細(xì)論述運(yùn)動矢量檢測，這個處理是將某個宏塊與該宏塊附近的多個宏塊進(jìn)行相關(guān)的運(yùn)算操作，并需要從外面輸入大量的宏塊數(shù)據(jù)。另一方面，這個運(yùn)算操作是用于根據(jù)宏塊而計(jì)算絕對差值的和(SAD(Sum ofAbsolute Difference)絕對差和)的處理。在這個運(yùn)算操作中，處理并行度很好使得各個SAD運(yùn)算操作彼此獨(dú)立。
從而，當(dāng)運(yùn)動矢量檢測處理被映射在圖4中描繪的可編程邏輯設(shè)備401的區(qū)域1(402)上、而離散余弦變換和量化處理被影射在可編程邏輯設(shè)備401的區(qū)域2(403)上時，因?yàn)閰^(qū)域1(402)被布置于接近外部輸入/輸出，所以可以高速輸入進(jìn)行運(yùn)動矢量檢測處理所需要的數(shù)據(jù)。由于運(yùn)動矢量檢測處理中的處理彼此獨(dú)立，所以用于連接區(qū)域1(402)內(nèi)的邏輯元件的長配線數(shù)目小。因此，可以有效地將運(yùn)動矢量檢測處理映射在區(qū)域1(402)上。
如上所述，根據(jù)這個實(shí)施例，可以有效地實(shí)現(xiàn)下述應(yīng)用，該應(yīng)用由于從/向外部輸入/輸出大量數(shù)據(jù)而需要高速處理，并且其中的各個處理由于處理的高并行度而彼此獨(dú)立。
工業(yè)適用性可以利用本發(fā)明的可編程邏輯設(shè)備、以這樣的方式實(shí)現(xiàn)應(yīng)用第一邏輯元件用于要求高速的電路部分，而第二邏輯元件用于低速操作的電路部分。以這個方式，與用支持高速的第一邏輯元件實(shí)現(xiàn)所有電路的情況相比，具有以更小面積和更低耗電量實(shí)現(xiàn)所述應(yīng)用的效果。因此，根據(jù)本發(fā)明的可編程邏輯設(shè)備作為可編程邏輯設(shè)備等是有用的，其中多個可編程邏輯元件被按照行和列布置。
權(quán)利要求
1.一種包括可編程邏輯元件陣列的可編程邏輯設(shè)備，所述可編程邏輯設(shè)備的特征在于所述邏輯元件包括第一邏輯元件，具有預(yù)定邏輯；和第二邏輯元件，具有與所述第一邏輯元件相同的邏輯，但是具有被設(shè)計(jì)為比所述第一邏輯元件的操作速度上限低的操作速度上限。
2.根據(jù)權(quán)利要求1的可編程邏輯設(shè)備，其中每個所述第二邏輯元件使用閾值電壓比使用在每個所述第一邏輯元件中的晶體管高的晶體管。
3.根據(jù)權(quán)利要求1的可編程邏輯設(shè)備，其中所述第二邏輯元件具有與所述第一邏輯元件的布局結(jié)構(gòu)不同的布局結(jié)構(gòu)。
4.根據(jù)權(quán)利要求1至3的任一個的可編程邏輯設(shè)備，其中第一邏輯元件是由具有第一時鐘頻率的時鐘信號操作的；和所述第二邏輯元件是由具有比所述第一時鐘頻率低的第二時鐘頻率的時鐘信號操作的。
5.根據(jù)權(quán)利要求1至4的任一個的可編程邏輯設(shè)備，其中所述第一邏輯元件被共同排列在一個地方。
6.根據(jù)權(quán)利要求5的可編程邏輯設(shè)備，其中所述第一邏輯元件被排列在所述可編程邏輯設(shè)備的中心部分；以及相對于排列所述第一邏輯元件的區(qū)域，所述第二邏輯元件被排列在所述可編程邏輯設(shè)備的外圍部分。
7.根據(jù)權(quán)利要求5的可編程邏輯設(shè)備，其中所述第二邏輯元件被排列在所述可編程邏輯設(shè)備的中心部分；以及相對于排列所述第二邏輯元件的區(qū)域，所述第一邏輯元件被排列在所述可編程邏輯設(shè)備的外圍部分。
8.一種設(shè)計(jì)由可編程邏輯元件陣列形成的可編程邏輯設(shè)備的方法，所述方法的特征在于包括以下步驟設(shè)計(jì)具有預(yù)定邏輯的第一邏輯元件；和設(shè)計(jì)具有與所述第一邏輯元件相同的邏輯、但是具有被設(shè)計(jì)為比所述第一邏輯元件的操作速度上限低的操作速度上限的第二邏輯元件。
全文摘要
一種可編程邏輯設(shè)備包括功耗和面積可以減少的可編程元件?？删幊踢壿嬙O(shè)備(101)包括第一邏輯元件(102)；和第二邏輯元件(104)，其具有與所述第一邏輯元件(102)相同的邏輯，但是其操作速度的設(shè)計(jì)上限低于第一邏輯元件(102)的操作速度的設(shè)計(jì)上限。
文檔編號H01L27/088GK1906754SQ20058000183
公開日2007年1月31日 申請日期2005年3月10日 優(yōu)先權(quán)日2004年3月18日
發(fā)明者森敦弘, 丸井信一, 岡本稔 申請人:松下電器產(chǎn)業(yè)株式會社