專利名稱：半導體器件及其制造工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般而言涉及一種半導體器件，更具體而言，涉及一種其中包括用于電阻和/或柵電極的多晶硅圖案的半導體器件及其制造工藝。
背景技術(shù)：
近年來，特別是在模擬集成電路器件領(lǐng)域，改善器件的特性的需求正在增加。例如，由于模擬半導體集成電路器件必須保證關(guān)于形成其中的晶體管的閾值特性和其中電阻元件的電阻值的高穩(wěn)定性和可控性，在模擬半導體集成電路器件中對于特別是在閾值電壓和電阻值方面的高精度操作特性存在迫切的需求。特別地，在高精度模擬半導體集成電路器件中，重要的是長時間的穩(wěn)定的晶體管特性和穩(wěn)定的電阻值。
同時，目前廣泛地在高度微型化半導體集成電路器件中使用了多層互連結(jié)構(gòu)，用于在形成其中的半導體元件之間的電互連。在多層互連結(jié)構(gòu)中，互連圖案形成為與居間層間絕緣膜或SOG(旋涂玻璃)膜彼此堆疊的數(shù)層，其中提供層間絕緣膜用于互連圖案之間的電絕緣，并用于通過將電流層的互連圖案掩埋在其中而提供用于下一個互連圖案的形成的平面化表面。
已知這些層間絕緣膜包括與其形成工藝有關(guān)的大量的氫和水。因此，當這些氫或水由于在半導體集成電路器件制造工藝期間進行的熱處理從層間絕緣膜釋放，且釋放的氫或水分子已經(jīng)到達下面的形成電阻元件或晶體管的柵電極的多晶硅圖案時，導致了電阻元件的電阻值或晶體管的閾值電壓的重大的變化。
要注意的是當這樣釋放的氫分子或水分子被多晶硅圖案的晶界俘獲時，由于在晶界改變的阻隔壁高度，將導致多晶硅的電阻元件或柵電極的特性的巨大改變，同時阻隔壁高度的這樣的改變導致多晶硅圖案中的載流子濃度水平的增加或降低。因為由氫或水引起的改變?nèi)Q于引進到多晶硅圖案的雜質(zhì)元素的濃度水平，影響的程度取決于多晶硅圖案所需的電阻值。此外，結(jié)合進多晶硅圖案的氫量取決于多晶硅圖案是否正好設(shè)置在用作氫阻隔壁的金屬互連圖案的下面。
專利文獻1公開了其中包括每個具有多個MOS(金屬-氧化物-半導體)晶體管的電壓產(chǎn)生電路，每個晶體管均具有多晶硅柵電極。在專利文獻1中，MOS晶體管在源區(qū)、漏區(qū)和溝道區(qū)中具有共同的載流子濃度水平，且通過利用形成有各自不同的雜質(zhì)濃度水平和/或各自不同的導電類型的不同柵電極之間的功函數(shù)的差產(chǎn)生電壓。
專利文獻1涉及一種高溫下穩(wěn)定操作的MOS晶體管電路，其中應(yīng)該注意的是，由這樣一種使用用于MOS晶體管的多晶硅柵電極的電路，柵電極的電阻值的變化引起MOS晶體管的閾值特性的變化。
此外，由這樣的電路，提供了由多晶硅圖案形成的電阻體，其中用于電阻體的這樣的多晶硅圖案具有不同于用于柵電極的多晶硅圖案的雜質(zhì)濃度水平。因此，在制造工藝期間的氫的影響在不同的多晶硅圖案之間是不同的。
非專利文獻1公開了由多晶硅圖案形成的柵電極的能帶，其中非專利文獻1描述了MOS結(jié)構(gòu)的柵電極中的雜質(zhì)濃度水平(載流子濃度水平)和襯底的功函數(shù)之間的關(guān)系。
根據(jù)非專利文獻1，由于載流子濃度水平的提高出現(xiàn)功函數(shù)的提高，且當雜質(zhì)濃度水平達到5×1019cm-3時，功函數(shù)取得最大值。另一方面，當雜質(zhì)濃度水平超過上述值時，出現(xiàn)功函數(shù)的下降。在多晶硅圖案中的雜質(zhì)濃度小于前述的值5×1019cm-3并因此多晶硅圖案具有增大的電阻值的情況下，存在氫原子易于在晶界被俘獲的趨勢，導致電阻值的巨大變化。
電阻值的相似變化也出現(xiàn)在多晶硅圖案用于電阻元件的情況。
關(guān)于利用具有這樣的受到氫的重大影響雜質(zhì)濃度水平的多晶硅圖案的情況，提出了一種用于在器件制造工藝期間抑制氫對電阻值的影響的技術(shù)，如專利文獻2所述，其中等離子體氮化物膜和金屬互連圖案以相同比例的覆蓋區(qū)域設(shè)置在電阻值上。
此外，公開了一種通過金屬互連層圖案覆蓋電阻體區(qū)域的方法，從而阻止了來自形成于其上的等離子體氮化物膜的氫對多晶硅電阻體的影響。應(yīng)參考專利文獻3。
然而，這些現(xiàn)有技術(shù)沒有一個允許在多晶硅電阻體上設(shè)置金屬互連層圖案充分的自由度，且已經(jīng)存在的問題是，在電阻體上的區(qū)域不能用于提供互連圖案。
此外，還存在的問題是，在使用互相不同的雜質(zhì)濃度水平的多個多晶硅圖案用于多晶硅電阻體的情況下，其中氫的影響度根據(jù)多晶硅圖案的雜質(zhì)濃度水平改變。
文獻專利文獻1日本特許公開專利申請2001-284464公報專利文獻2日本特許公開專利申請6-112410公報專利文獻3日本特許專利3,195,828專利文獻4日本特許公開專利申請2003-152100非專利文獻1Dependence of the Work-Function Difference between thePolysilicon Gate and Silicon Substrate on the Doping Level in Polysilicon(多晶硅中在摻雜水平上多晶硅柵電極和硅襯底之間的功函數(shù)差異的影響)(IEEE1985)發(fā)明內(nèi)容如上提到，在多晶硅電阻體或MOS晶體管的多晶硅柵電極中已經(jīng)存在的問題是，因為從層間絕緣膜釋放的氫氣或水并因為電阻值的變化程度取決于是否在多晶硅電阻體或多晶硅柵電極上提供金屬互連圖案的事實，多晶硅電阻體或多晶硅柵電極的電阻值隨時間變化或在器件的制造工藝期間變化。當這樣的電阻值的變化發(fā)生時，就發(fā)生電阻體的電阻值或MOS晶體管的閾值異常變化。
此外，常規(guī)技術(shù)中存在設(shè)計自由度受限的問題，由于常規(guī)技術(shù)限制在多晶硅圖案上方形成金屬互連層圖案或避免多晶硅圖案與設(shè)置在多晶硅圖案上方的金屬互連層圖案交疊的事實，不能自由使用多晶硅圖案上方的區(qū)域用于互連圖案。
本發(fā)明的目的是提供一種半導體器件及其制造方法，其中可以在多晶硅圖案上方設(shè)置金屬互連層圖案同時控制多晶硅圖案的電阻值。
本發(fā)明提供了一種半導體器件，包括半導體襯底；通過絕緣膜形成在所述半導體襯底上的多晶硅圖案；形成在所述半導體襯底上以覆蓋所述多晶硅圖案的層間絕緣膜；和形成在所述層間絕緣膜上的金屬互連層圖案，其中所述金屬互連層圖案分別在其頂表面、底表面和側(cè)壁表面上承載氮化硅膜。
根據(jù)本發(fā)明，對于各種多晶硅圖案獲得相同的電阻值變得可能，無論是否提供在多晶硅圖案上方設(shè)置金屬互連層圖案。
在優(yōu)選實施例中，氮化硅膜包括形成在層間絕緣膜表面上并與金屬互連層圖案底表面接觸的第一氮化物膜，和覆蓋金屬互連層圖案側(cè)壁表面和頂表面的第二氮化物膜。因此，第一氮化物膜和所述第二氮化物膜具有各自不同的厚度。
此外，在優(yōu)選實施例中，可以提供一區(qū)域，在該區(qū)域除了位于金屬互連層圖案下面的第一氮化物膜之外，移除了第一氮化物膜和第二氮化物膜。
此外，半導體器件可以包括具有由多晶硅圖案形成的柵電極的p溝道MOS晶體管，從而在p溝道MOS晶體管上方的區(qū)域中抑制金屬互連層圖案、第一氮化物膜和第二氮化物膜的形成。
此外，可以在多晶硅圖案和層間絕緣膜之間提供層疊膜，使得層疊膜從多晶硅圖案的邊連續(xù)地包括氧化物膜和第三氮化物膜。
此外，半導體器件可以包括具有前述多晶硅圖案作為柵電極的p溝道MOS晶體管，使得前述第三氮化物膜形成在p溝道MOS晶體管上。
在一個示例中，本發(fā)明提供了一種半導體器件，其具有通過兩個或多個電阻元件分配施加到其上的電壓形成輸出電壓的分壓器電路，分壓器電路能通過熔絲元件的斷開調(diào)節(jié)輸出電壓，其中前述的多晶硅圖案用于電阻元件。
在另一個示例中，本發(fā)明提供一種半導體器件，包括通過分配輸入電壓產(chǎn)生分配的電壓輸出的分壓器電路、產(chǎn)生參考電壓的參考電壓產(chǎn)生器，和包括比較分壓器電路的分配的輸出電壓和參考電壓產(chǎn)生器的參考電壓的比較器電路的電壓探測電路，其中分壓器電路包括前述的多晶硅圖案。
本發(fā)明的半導體器件的又一示例包括控制輸入電壓輸出的輸出驅(qū)動器、分配輸出電壓并產(chǎn)生分配的電壓的分壓器電路、產(chǎn)生參考電壓的參考電壓產(chǎn)生器和包括用于根據(jù)比較結(jié)果控制輸出驅(qū)動器的比較器電路的恒壓產(chǎn)生器，其中本發(fā)明的多晶硅圖案用于分壓器電路。
此外，根據(jù)本發(fā)明的半導體器件的制造工藝，提供了如下步驟通過絕緣膜在半導體襯底上形成多晶硅圖案；在半導體襯底上形成層間絕緣膜以覆蓋多晶硅圖案；在層間絕緣膜上形成第一氮化物膜；在第一氮化物膜上形成金屬互連層圖案；和在第一氮化物膜上形成第二氮化物膜以覆蓋金屬互連層。
根據(jù)本發(fā)明的制造工藝，在形成第二氮化物膜步驟之后，可以提供從預(yù)定區(qū)域選擇移除第二氮化物膜和第一氮化物膜的步驟。
根據(jù)本發(fā)明的半導體器件，其中形成在多晶硅圖案上方的層間絕緣膜上的金屬互連層圖案被氮化硅膜覆蓋，對于各種多晶硅圖案獲得相同的電阻值變得可能，與是否在這樣的多晶硅圖案上方提供金屬互連層圖案無關(guān)。因此，可以在多晶硅圖案上方自由地設(shè)置金屬互連層圖案，同時根據(jù)需要來控制所需的多晶硅圖案的電阻值。
此外，通過形成氮化硅膜使得第一氮化物膜接觸到金屬互連層圖案的底表面且第二氮化物膜覆蓋金屬互連層圖案的側(cè)壁表面和頂表面，可以改變第一氮化物膜和第二氮化物膜之間的氮化物膜厚度。因此，可以根據(jù)多晶硅圖案的雜質(zhì)濃度水平，選擇第一氮化物膜和第二氮化物膜之間的厚度比率。由此，可以形成多晶硅電阻圖案或柵電極圖案，與其中的雜質(zhì)濃度水平無關(guān)，并與是否在多晶硅圖案上方形成金屬互連層圖案無關(guān)。
此外，通過移去除了在金屬互連層下面的第一氮化物膜之外的圍繞金屬互連層圖案的第一氮化物膜和第二氮化物膜，可以改變設(shè)置有這種結(jié)構(gòu)的多晶硅圖案和形成了第一和第二氮化物膜的多晶硅圖案之間的電阻值，甚至在相同的雜質(zhì)濃度水平用于這些多晶硅圖案的情況下。
此外，雖然已知p溝道MOS晶體管具有的問題是，除非當在金屬互連層圖案(參見專利文獻4)形成之后立即進行金屬合金工藝時柵/氧化物界面存在的俘獲水平是穩(wěn)定的，否則閾值特性趨于變得不穩(wěn)定，但本發(fā)明通過在移除了第一和第二氮化物膜的區(qū)域中設(shè)置p溝道MOS晶體管，成功地避免了使用前述多晶硅圖案為電極的p溝道MOS晶體管的閾值控制能力的降低。
此外，通過構(gòu)建半導體器件使得前述多晶硅圖案用于p溝道MOS晶體管的柵電極并使得前述金屬互連層圖案、第一氮化物膜和第二氮化物膜均不形成在p溝道MOS晶體管上，可以穩(wěn)定俘獲水平，且成功地避免了p溝道MOS晶體管的不良閾值控制能力的問題。
此外，通過在多晶硅圖案和層間絕緣膜之間從靠近多晶硅圖案一側(cè)按氧化物膜和第三氮化物膜的順序提供層疊膜，可以防止氫通過第三氮化物膜擴散到多晶硅圖案，且對于多晶硅圖案的電阻值獲得良好的穩(wěn)定性。
此外，在使用這樣的第三氮化物膜的結(jié)構(gòu)的情況下，通過限制在使用多晶硅圖案為柵電極的p溝道MOS晶體管上的區(qū)域中形成第三氮化物膜，俘獲水平獲得良好的穩(wěn)定性且對于p溝道MOS晶體管獲得良好的閾值控制。
此外，由具有分壓器電路的半導體器件，該分壓器電路通過兩個或多個電阻元件分配電壓獲得電壓輸出，并能通過熔絲元件的斷開調(diào)節(jié)電壓輸出，可以通過由本發(fā)明的多晶硅圖案形成電阻元件而在多晶硅圖案上設(shè)置金屬互連圖案，同時控制多晶硅圖案的電阻值。因此，提高了設(shè)計的自由度。
此外，在具有通過分配輸入電壓提供分配的電壓的分壓器電路、產(chǎn)生參考電壓的參考電壓產(chǎn)生器和比較來自分壓器電路的分配的電壓和來自參考電壓產(chǎn)生器的參考電壓的比較器電路的半導體器件中，通過提供使用本發(fā)明的多晶硅圖案為分壓器的分壓器電路，可以提高設(shè)計的自由度。
此外，由本發(fā)明的半導體器件，該器件包括用于控制輸入電壓輸出的輸出驅(qū)動器、用于分配輸出電壓并產(chǎn)生分配的電壓的分壓器電路、用于產(chǎn)生參考電壓的參考電壓產(chǎn)生器和包括用于根據(jù)比較結(jié)果控制輸出驅(qū)動器的比較器電路的恒壓產(chǎn)生器，其中本發(fā)明的多晶硅圖案用于分壓器電路，通過提供分壓器電路使得其中的分壓器使用本發(fā)明的多晶硅圖案，可以提高設(shè)計的自由度。
此外，根據(jù)本發(fā)明的半導體器件的制造工藝，其中提供了如下步驟通過絕緣膜在半導體襯底上形成多晶硅圖案；在半導體襯底上形成層間絕緣膜以覆蓋多晶硅圖案，在層間絕緣膜上形成第一氮化物膜，在第一氮化物膜上形成金屬互連層圖案，和在第一氮化物膜上形成第二氮化物膜以覆蓋金屬互連層，可以對多晶硅圖案獲得相同的電阻值，與其上是否設(shè)置了金屬互連層圖案無關(guān)。因此，可以在多晶硅圖案上設(shè)置金屬互連層圖案同時控制多晶硅圖案的電阻值。此外，可以改變第一氮化物膜和第二氮化物膜的膜厚度，且可以根據(jù)多晶硅圖案的雜質(zhì)濃度水平選擇第一氮化物膜和第二氮化物膜之間的膜厚比率。由此，可以形成不受其上是否存在屬互連層圖案影響的多晶硅圖案，與多晶硅圖案中的雜質(zhì)濃度水平無關(guān)。
此外，由根據(jù)本發(fā)明的半導體器件的制造工藝，通過提供在形成第二氮化物膜之后從預(yù)定區(qū)域移除第二氮化物膜和第一氮化物膜的工藝，對于設(shè)置在移除了第一和第二氮化物膜的區(qū)域中的多晶硅圖案和設(shè)置在第一和第二氮化物膜都存在的區(qū)域的多晶硅圖案可以實現(xiàn)不同的電阻值，即使在這些多晶硅圖案具有相同的雜質(zhì)濃度水平的情況下。因此，應(yīng)該注意的是，通過把p溝道MOS晶體管設(shè)置到移除了第一氮化物膜和第二氮化物膜的區(qū)域，沒有發(fā)生使用多晶硅圖案為柵電極的p溝道MOS晶體管的閾值電壓控制能力的降低。
從下列通過結(jié)合附圖的詳細描述，本發(fā)明的其它目的、特點和優(yōu)點將變得更明顯。


圖1是示出本發(fā)明半導體器件實施例的剖面圖；圖2A到2E是示出根據(jù)本發(fā)明實施例的半導體器件制造工藝的剖面圖；圖3是示出了當?shù)谝坏锬ず穸缺３?0nm時對于多晶硅圖案上提供了金屬互連層圖案和多晶硅圖案上沒有提供這樣的金屬互連層圖案這兩種情況下多晶硅圖案的電阻值隨第二氮化物膜的厚度變化的示意圖；圖4是示出了當?shù)谝坏锬ず穸缺３?nm時對于多晶硅圖案上提供了金屬互連層圖案和多晶硅圖案上沒有提供這樣的金屬互連層圖案這兩種情況下多晶硅圖案的電阻值隨第二氮化物膜的厚度變化的示意圖；；圖5是示出在除了多晶硅圖案的電阻值與圖3的情況相比減少以外與圖3相同的條件下，多晶硅圖案的電阻值隨第二氮化物膜的膜厚度變化的示意圖；圖6是示出了在除了多晶硅圖案的電阻值與圖4的情況相比減少以外與圖4相同的條件下，多晶硅圖案的電阻值隨第二氮化物膜的膜厚度變化的示意圖；圖7是示出了本發(fā)明的半導體器件的另一個實施例的剖面圖；圖8是示出了構(gòu)建圖7的電阻元件21a、21b和21c的電阻體23的電阻值的示意圖；
圖9是示出了在改變第一氮化物膜29的膜厚度的情況下，圖7的任一電阻元件21a、21b和21c的電阻體23的電阻值的示意圖；圖10是示出了本發(fā)明的半導體器件的又一實施例的剖面圖；圖11是示出了本發(fā)明又一實施例的剖面圖；圖12是示出了本發(fā)明又一實施例的剖面圖；圖13是示出了具有摻雜有P的柵電極的n溝道MOS晶體管的柵電極的電阻值與這種n溝道MOS晶體管的閾值電壓之間關(guān)系的圖；圖14是示出了具有以模擬電路形式配置的恒壓產(chǎn)生器電路的半導體器件實施例的電路圖；圖15是示出了具有以模擬電路形式配置的電壓探測電路的半導體器件
具體實施例方式
第一實施例圖1是示出根據(jù)本發(fā)明實施例的半導體器件的實施例的剖面圖。
參照圖1，半導體器件構(gòu)建在p型硅襯底1(半導體襯底)上并包括引進有p型雜質(zhì)元素的p型阱區(qū)(PW)3和引進有n型雜質(zhì)元素的n型阱區(qū)(NW)5，其中p型阱區(qū)3和n型阱區(qū)5通過形成在硅襯底1表面上的具有大厚度的隔離氧化物7彼此分隔開。
在p型阱區(qū)3上，通過結(jié)合n型雜質(zhì)元素和具有大約15nm(納米)厚度的居間柵極氧化膜9，形成摻雜到n+型的多晶硅膜的柵電極11。
相似地，在n型阱5上通過柵極氧化膜9形成多晶硅膜的柵電極13，其中形成柵電極13的多晶硅膜通過結(jié)合p型雜質(zhì)元素摻雜到p+型。
典型地，n+型的柵電極11和p+型的柵電極13形成為約400nm的厚度。此外，側(cè)壁絕緣膜15形成在柵極氧化膜9、柵電極11和柵電極13的各自的橫向側(cè)壁表面上。
在p型阱區(qū)3中，越過柵電極11形成了一對形成LDD(輕摻雜漏極)的n型擴散區(qū)17，其中柵極氧化膜9、柵電極11和n型擴散區(qū)17一起在p型阱區(qū)3中形成n溝道MOS晶體管。此外，應(yīng)該注意的是，為了閾值控制，對于恰好在柵電極11下面的部分p型阱區(qū)3進行溝道摻雜。
相似地，在n型阱區(qū)5中越過p+型柵電極13形成了一對形成LDD(輕摻雜漏極)的p型擴散區(qū)19，其中柵極氧化膜9、柵電極13和p型擴散區(qū)19一起在n型阱區(qū)5中形成p溝道晶體管。此外，應(yīng)該注意的是，為了閾值控制，對于恰好在柵電極13下面的部分n型阱區(qū)5進行溝道摻雜。
應(yīng)該注意的是，器件隔離膜7在其上承載了由多晶硅圖案形成的電阻元件21，其中電阻元件21包括引進有由所需電阻值決定的濃度水平的n型雜質(zhì)元素的多晶硅電阻體23。此外，在電阻體23的兩邊都提供了摻雜有高濃度水平的n型雜質(zhì)元素的低電阻多晶硅膜25。
此外，在整個硅襯底1上形成層間絕緣膜27使得層間絕緣膜27覆蓋n溝道MOS晶體管和p型溝道MOS晶體管及在器件隔離膜7上的電阻元件21，其中層間絕緣膜27包括具有300nm厚度的NSG(非摻雜硅酸鹽玻璃)膜和具有500nm厚度的BPSG(硼磷硅酸鹽玻璃)。因此形成的層間絕緣膜27具有平面化的頂表面，然而應(yīng)該注意的是層間絕緣膜27的平面化表面不是本發(fā)明的要素。在圖1中，NSG膜和BPSG膜表示為單層。此外，應(yīng)該注意的是層間絕緣膜27不限于這樣的NSG和BPSG的層疊膜，而是可能使用其它絕緣膜或以單層膜或?qū)盈B膜的形式的膜。例如，可能形成層間絕緣膜27為NSG膜和PSG(磷硅酸鹽玻璃)膜的層疊膜。
在層間絕緣膜27上，應(yīng)該注意的是形成了例如有20nm厚度的第一氮化物膜29，且為了電互連，層間絕緣膜27和第一氮化物膜29形成有分別相應(yīng)于柵電極11和13、擴散區(qū)17和19及多晶硅膜15的接觸孔。應(yīng)該注意的是，圖1中省略了一些接觸孔的表示。
因此，在第一氮化物膜29上提供了第一金屬互連層圖案31以填充如此形成的接觸孔，其中第一金屬互連層圖案31具有其中Ti等具有約40nm厚度的阻隔壁金屬和具有80-100nm厚度的Al層或Al合金層連續(xù)地從其底部到其頂部堆疊的層疊結(jié)構(gòu)。這里，應(yīng)該注意的是，第一金屬互連層圖案31的材料不限于前述，也可能使用Al、AlCu、AlSi、Cu等和Ti、TiN、TiW、W等的層疊膜。此外，可能使用任何前述的單層膜。
在層間絕緣層膜27和第一金屬互連絕緣層圖案31上，形成了例如有60nm厚度的第二氮化物膜33。因此，第一氮化物膜29的厚度和第二氮化物膜33的厚度不同于本實施例，然而這對于本發(fā)明不是必要的，且可以形成第一和第二氮化物膜29和33為具有相同的膜厚度。
在第二氮化物膜33上，以形成其上的TEOS(原硅酸四乙酯)層和SOG(旋涂玻璃)層的層疊形式形成了金屬-金屬層間絕緣膜35。此外，層間絕緣膜35在第一金屬互連層圖案31上方區(qū)域中形成有用于把第一金屬互連層圖案31電連接到形成在層間絕緣膜35上的第二金屬互連層圖案37的通孔。應(yīng)該注意的是，圖1沒有表示出所有形成在層間絕緣膜35中的通孔。這里，應(yīng)該注意的是，絕緣膜35不限于TEOS和SOG的層疊膜，而是可能使用其它結(jié)構(gòu)的層間絕緣膜，例如承載諸如TEOS膜、NSG膜或在SOG膜上的BPSG膜的膜。
此外，第二金屬互連層圖案37形成在層間絕緣膜35中，使得以具有約1500nm厚度的AlSiCu層的形式填充形成其中的通孔。此外，等離子體氮化物膜39形成在層間絕緣膜35上以覆蓋第二金屬互連層圖案37作為具有約100nm厚度的鈍化膜。
圖2A到2E示出了圖1的半導體器件的制造工藝。
(1)參照圖2A，p型阱區(qū)3形成在硅襯底1中相應(yīng)于將形成n溝道MOS晶體管的區(qū)。相似地，n型阱區(qū)5形成在硅襯底1中相應(yīng)于將形成p溝道MOS晶體管的區(qū)。此外，在用于p溝道MOS晶體管的n型阱區(qū)5形成之后，依照熟知的LOCOS(硅的局域氧化)工藝，器件隔離氧化物7以厚氧化膜的形式形成在硅襯底1表面上。
此外，柵極氧化膜9以約15nm的厚度形成在p型阱區(qū)3的表面和n型阱區(qū)5的表面上，且非摻雜多晶硅膜通過低壓CVD工藝等在因此形成有柵極氧化膜9的硅襯底1的整個表面上淀積約400厚度，其中因此淀積的非摻雜多晶硅膜被進行隨后的構(gòu)圖工藝，且由此，形成了用于柵電極和電阻元件的多晶硅圖案。此外，進行了光刻和離子注入且LDD部分形成在n型擴散區(qū)17和p型擴散區(qū)中。此外，作為這樣的離子注入工藝的結(jié)果，形成了電阻體23。
此外，側(cè)壁絕緣膜15通過氧化膜的淀積和回蝕工藝形成，且柵電極11通過光刻和離子注入工藝摻雜到n+型。同時，n型擴散區(qū)17在其設(shè)置在LDD區(qū)外面的部分中摻雜到n+型。相似地，柵電極13通過光刻和離子注入工藝摻雜到p+型，同時，p型擴散區(qū)19在其設(shè)置在LDD區(qū)外面的部分中摻雜到p+型。此外，低電阻區(qū)25形成在多晶硅圖案21中。
接著，為把用于控制電阻值的雜質(zhì)元素引進形成電阻體23的多晶硅膜的區(qū)中，進行了離子注入工藝。例如，在通過結(jié)合n型雜質(zhì)元素P調(diào)節(jié)多晶硅圖案的電阻率到10kΩ/□的情況下，需要有3.0×1014到6.0×1014/cm-2劑量的離子注入。此外，在通過結(jié)合P調(diào)節(jié)多晶硅圖案的電阻率到2kΩ/□的情況下，需要有1.0×1015到1.5×1015/cm-2劑量的離子注入。
此外，也可以通過引進p型雜質(zhì)元素的多晶硅圖案形成電阻體23。在這樣的情況下，可以引進硼為p型雜質(zhì)元素。電阻體23的雜質(zhì)濃度水平的控制可以與用于在n型擴散區(qū)17或p型擴散區(qū)19中形成LDD區(qū)的離子注入工藝同時進行?？蛇x地，可以通過利用專用的離子注入工藝獲得這樣的控制。此外，通過在構(gòu)圖多晶硅膜之前進行離子注入工藝，可以實現(xiàn)電阻體23的雜質(zhì)濃度水平的控制。
(2)接著，在圖2B的步驟中，NSG膜在硅襯底1的整個表面上淀積有約300nm厚度，且BPSG膜進一步在其上淀積有500nm的厚度。因此，形成了層間絕緣層27。
此后，熱退火工藝施加有800-900℃的溫度，且進行平面化以形成層間絕緣膜27。這里，也可以在層間絕緣膜上施加諸如SOG的平面化膜以改善平整度。
(3)接著，在圖2C的步驟中，第一氮化物膜29在層間絕緣膜27上形成有20nm厚度，例如，其中第一氮化物膜29可以通過在約700℃的溫度下同時使用SiH2Cl2或NH3作為源氣進行的低壓CVD工藝形成。
接著，通過使用光刻工藝和蝕刻工藝，接觸孔形成在第一氮化物膜29和層間絕緣膜27中的各自的預(yù)定的區(qū)中。這里，可以通過ECR(電子回旋共振)等離子體蝕刻工藝同時使用CF4和CHF3為蝕刻氣，同時蝕刻第一氮化物膜29和層間絕緣膜27，且可以無需額外工藝步驟形成接觸孔。
此外，Ti等阻隔壁金屬(barrier metal)在包括接觸孔的第一氮化物膜29上淀積有約40nm的厚度，隨后包括Cu等的鋁合金通過濺射工藝在其上淀積有800-1000nm的厚度。因此，獲得了層疊金屬膜31a。
(4)接著，在圖2D的步驟中，層疊金屬膜31a通過光刻和蝕刻構(gòu)圖，并由此，實現(xiàn)了第一金屬互連層圖案31的形成。
這里，蝕刻可以通過ECR工藝同時使用BCl3和Cl2為蝕刻氣進行。在這個蝕刻工藝中，可以設(shè)定蝕刻條件使得第一氮化物膜29僅留在位于第一金屬互連層圖案下面的部分或使得第一氮化物膜29留在層間絕緣膜27的整個表面上，如所示示例的情形。
(5)接著，在圖2E的步驟中，第二氮化物膜33在第一氮化物膜29和第一金屬互連層圖案31上形成有例如60nm的厚度。應(yīng)該注意的是，這種第二氮化物膜33可以通過在約700℃的溫度下同時使用SiH2Cl2和NH3作為源氣進行的低壓CVD工藝形成。
由這實施例，可以從第一氮化物膜和第二氮化物膜層疊的區(qū)域改變在第一金屬互連層圖案31下面的氮化物膜厚度。
(6)其后，通過等離子體CVD工藝，隨后在其上形成SOG膜的平面化工藝，TEOS膜淀積在第二氮化物膜22上。由此，獲得示于圖1中的層間絕緣膜35。
接著，通孔形成在第一金屬互連圖案上面的預(yù)定區(qū)域中的層間絕緣膜35中，其中第二金屬互連層圖案37形成在包括通孔的層間絕緣膜35上，通過濺射工藝首先淀積約1500nm厚度的AlSiCu膜，隨后由光刻和蝕刻工藝構(gòu)圖如此淀積的AlSiCu膜。由此，形成第二金屬互連層圖案37。
最后，等離子體氮化物膜39形成為約100nm厚度的如圖1所示的鈍化膜。
圖3示出了在多晶硅圖案23上提供了金屬互連圖案31和在沒有提供這種金屬互連圖案的情況下，當改變第二氮化物膜33的厚度時，具有其中多晶硅圖案23被20nm厚度的第一氮化物膜29覆蓋的結(jié)構(gòu)的多晶硅圖案23的電阻的變化。在圖3中，應(yīng)該注意的是，垂直軸代表以Ω/□表示的電阻率，同時水平軸代表以納米表示的第二氮化物膜33的厚度。
參照圖3，可以看到在沒有提供第二氮化物膜33(第二氮化物膜33厚度為0nm)的常規(guī)技術(shù)中，其中沒有提供金屬互連層圖案31的情況和其中提供了金屬互連層圖案31的情況之間存在巨大區(qū)別，其中多晶硅圖案23當沒有金屬互連圖案31時顯示7000Ω/□的電阻值且當提供了金屬互連圖案31時顯示1600Ω/□的電阻值。另一方面，圖3也顯示，當?shù)诙锬?3形成20nm或更大厚度時，在兩種情況下都獲得相同的電阻值。
從此結(jié)果，清楚地看到，通過用氮化硅膜覆蓋提供在多晶硅圖案上的層間絕緣膜上的金屬互連層圖案，無論是否在多晶硅圖案上設(shè)置金屬互連層圖案，都可以獲得同樣的多晶硅圖案電阻值。
因此，根據(jù)本發(fā)明，可以在多晶硅圖案上設(shè)置金屬互連層圖案，同時控制多晶硅圖案的電阻為所需值。
圖4示出了在多晶硅圖案23上提供了金屬互連圖案31和在沒有提供這種金屬互連圖案的情況下，當改變第二氮化物膜33的厚度時，在其中多晶硅圖案23被5nm厚度的第一氮化物膜29覆蓋的結(jié)構(gòu)中的多晶硅圖案23的電阻變化。在圖4中，應(yīng)該注意的是，垂直軸代表以Ω/□表示的電阻率，同時水平軸代表以納米表示的第二氮化物膜33的厚度。
從圖4顯示出當?shù)诙锬?3的厚度是60nm或更大時多晶硅圖案的電阻不受影響，且無論是否在多晶硅圖案33上設(shè)置金屬互連層圖案31，多晶硅圖案顯示相同的電阻值。
圖5示出在除了多晶硅圖案23的電阻值減少以外與圖3相同的條件下，對于各種第二氮化物膜33厚度的多晶硅圖案電阻的改變。在圖5中，水平軸代表以納米表示的第二氮化物膜33的厚度，同時垂直軸代表以Ω/□表示的多晶硅圖案23的電阻。
從圖5可以看到，當?shù)诙锬?3形成有60nm或更大厚度時，多晶硅圖案23的電阻值不受上面是否存在金屬互連層圖案31的影響。
圖6示出在除了多晶硅圖案23的電阻值與圖4的情況相比減少以外與圖4情況相同的條件下，對于各種第二氮化物膜33厚度的多晶硅圖案電阻的改變。其中，水平軸代表以納米表示的第二氮化物膜33的厚度，同時垂直軸代表以Ω/□表示的多晶硅圖案23的電阻。
從圖6，將注意到，提供具有80nm或以上厚度的第二氮化物膜，多晶硅圖案23的電阻不受上述金屬互連層圖案影響，并得到差不多相同值。
因此，由本實施例，通過改變第一氮化物膜和第二氮化物膜的厚度，無論是否在多晶硅圖案上設(shè)置金屬互連層圖案，可以對各種多晶硅圖案獲得相同的電阻值。結(jié)果，可以在襯底上自由地設(shè)置金屬互連層圖案同時控制多晶硅電阻圖案的電阻值為所需值。
第二實施例圖7是示出根據(jù)本發(fā)明第二實施例半導體器件的剖面圖，其中以相同的附圖標記表示與前述相應(yīng)的部分，且省略其描述。
由本實施例，將注意到的是，在器件隔離膜7上提供了三個電阻元件21a、21b和21c，每個具有與電阻元件21相同的結(jié)構(gòu)。
此外，通過層間絕緣膜27和第一氮化物膜29，兩個金屬互連層圖案31分別形成在電阻元件21a和電阻元件21c上。
在圖7中，應(yīng)該注意的是，第二氮化物膜33形成在部分層間絕緣膜27上的第一氮化物膜29上，包括形成了第一金屬互連層圖案31的部分上。另一方面，第一氮化物膜29和第二氮化物膜33從電阻元件21c上的區(qū)域中的層間絕緣膜27的表面移除，除了正好形成在第一金屬絕緣層圖案31下面的第一氮化物膜29。此外，注意到第一氮化物膜29和第二氮化物膜33從在p溝道MOS晶體管上面的區(qū)移除。
由本實施例，其中第一氮化物膜29和第二氮化物膜33從p溝道MOS晶體管上面的區(qū)移除，可以穩(wěn)定存在于p溝道MOS晶體管柵極氧化物界面處的俘獲水平。從而避免了p溝道MOS晶體管閾值特性控制能力的下降。
圖8是示出了圖7中電阻元件21a、21b和21c的多晶硅圖案23的電阻值的示意圖，其中水平軸代表電阻元件21a、21b和21c，同時垂直軸代表以Ω/□表示的各個多晶硅圖案的電阻值。
因為在第一互連層31周圍的第一氮化物膜29和第二氮化物膜33在電阻元件21c上的第一金屬互連層圖案31附近被移除，除了正好在有這樣結(jié)構(gòu)的第一金屬互連層圖案31下面的第一氮化物膜29，可以改變構(gòu)成電阻元件21c的多晶硅電阻體23的電阻值，即使當電阻元件21c的多晶硅圖案23具有與電阻元件21a和21b的多晶硅圖案23相同的雜質(zhì)濃度水平時。
圖9示出了在改變第一氮化物膜29的厚度的情況下，圖7的電阻元件21a、21b和21c的多晶硅電阻體23的電阻，其中水平軸代表第一氮化物膜29的厚度，同時垂直軸代表以Ω/□表示的多晶硅電阻體23的電阻值。
通過改變第一氮化物膜29的厚度，可以選擇地改變電阻元件21c的電阻同時對于電阻元件21a和21b保持相同的電阻值。
應(yīng)該注意的是，當在用于形成第二氮化物膜33的圖2E的步驟中形成第二氮化物膜33之后但在于其上形成層間絕緣膜35的步驟之前，根據(jù)圖7實施例的半導體器件可以通過光刻和蝕刻選擇地移除第二氮化物膜33和第一氮化物膜29而形成。
第三實施例圖10是示出了根據(jù)本發(fā)明第三實施例的半導體器件的剖面圖，其中以相同的附圖標記表示與前述相應(yīng)的部分，且省略其描述。
在本實施例中，層間絕緣膜35具有從膜35的底側(cè)到頂側(cè)連續(xù)地層疊TEOS膜35a、SOG膜35b和TEOS膜35c的層疊結(jié)構(gòu)，其中應(yīng)該注意的是，本實施例移除了覆蓋第一金屬互連層圖案31頂表面的第二氮化物膜33。在SOG膜35的回蝕工藝時可以實現(xiàn)第二氮化物膜33的移除。
由本實施例，其中SOG膜35b從第一金屬互連層圖案31的頂表面移除，可以形成用于確定地把第一金屬互連層圖案31電互連到第二金屬互連層圖案37的通孔，且可以防止第一金屬互連層圖案31和第二金屬互連層圖案37之間的不良電接觸。此外，改善了層間絕緣膜35的平面化。
此外，因為第一金屬互連層圖案31下面的第一氮化物膜29的存在，有效地防止了多晶硅電阻體23的電阻值的改變或MOS晶體管閾值電壓的變化。此外，因為可以控制第一氮化物膜29和第二氮化物膜33的厚度，可以根據(jù)所需的多晶硅電阻體23的電阻值來優(yōu)化第一和第二氮化物膜29和33的厚度。
此外，相似于參照圖7說明的實施例，本實施例可以選擇地移除第一氮化物膜29和第二氮化物膜。由此，達到參照圖7說明的相同的效果。
第四實施例圖11是示出了根據(jù)本發(fā)明第四實施例的半導體器件的剖面圖，其中以相同的附圖標記表示與前述相應(yīng)的部分，且省略其描述。
由本實施例，在電阻元件21及p溝道和n溝道MOS晶體管上形成5-80nm厚度的熱氧化膜41。此外在熱氧化膜41上形成5-30nm厚度的第三氮化物膜43以覆蓋電阻元件21和n溝道MOS晶體管，其中第三氮化物膜43不會在形成p溝道MOS晶體管的區(qū)域形成。然而，這不意味著禁止在p溝道MOS晶體管上形成第三氮化物膜43，也可以在p溝道MOS晶體管上形成第三氮化物膜43。
由本實施例，由第三氮化物膜43的形成，可以抑制氫分子向n+型多晶硅柵電極11或p+型多晶硅柵電極13以及到多晶硅電阻體23的擴散，且改善了多晶硅圖案電阻值的穩(wěn)定性。
此外，因為第三氮化物膜43不會形成在p溝道MOS晶體管上，穩(wěn)定了p溝道晶體管的俘獲水平的形成且不會出現(xiàn)p溝道MOS晶體管閾值電壓的控制能力的降低。
此外，由本實施例，可以設(shè)定使得第一氮化物膜29和第二氮化物膜33從類似于參照圖7說明的第二實施例的預(yù)定區(qū)域移除。由此，本實施例也達到相似于圖7的實施例的效果。
第五實施例圖12是示出了本發(fā)明第五實施例的剖面圖，其中以相同的附圖標記表示與前述參考圖1解釋的部分相應(yīng)的部分，且省略其描述。
在p型阱區(qū)3中，提供了四個MOS晶體管區(qū)，每個形成有一對n型擴散區(qū)17。此外，在各個擴散區(qū)17對之間，通過各個柵極氧化膜9提供了的摻雜有P的n-型柵電極45、摻雜有P的n-型柵電極47、摻雜有P的n+型柵電極49和摻雜有B的p-型柵電極51。在典型示例中，柵電極45、47、49和51的雜質(zhì)濃度分別設(shè)為7×1018-5×1019/cm3、7×1018-5×1019/cm3、2×1019-1×1020/cm3和1×1018-2×1019/cm3。
此外，在n型阱區(qū)5中形成一對p型擴散區(qū)19，且摻雜有P的n+型柵電極53通過柵極氧化膜9形成在擴散區(qū)19之間。柵電極53可以摻雜到1×1020/cm3或以上的濃度水平。
通過對這些晶體管的溝道區(qū)設(shè)定彼此相同的雜質(zhì)濃度水平，可以通過利用反映柵電極中雜質(zhì)濃度水平差異的功函數(shù)的差異，實現(xiàn)在溫度特性和閾值電壓上減少變化的電壓產(chǎn)生器電路。
圖13示出了對于具有摻雜P的柵電極的n溝道MOS晶體管的柵電極的電阻和閾值電壓之間的關(guān)系。在圖13中，水平軸代表柵電極的電阻值(kΩ/□)，垂直軸代表閾值電壓Vth(V)。
參照圖13，要注意的是，柵電極的電阻值的改變對于n溝道MOS晶體管的閾值電壓提供了深刻的影響。
由此實施例，其中第一氮化物膜29和第二氮化物膜33都相似于圖1的實施例形成，可以將多晶硅圖案的電阻值設(shè)定為相同。因此，可以在多晶硅圖案上設(shè)置第一金屬互連層圖案，同時控制多晶硅圖案的電阻值。
此外，由此實施例，可以從相似于參照圖7所說明的實施例的預(yù)定區(qū)域移除第一氮化物膜29和第二氮化物膜33。由此，獲得了相似于圖7的實施例的效果。
構(gòu)建本發(fā)明半導體器件的金屬薄膜電阻元件可以用于例如具有模擬電路的半導體器件中。在下文中，將說明具有使用這種金屬薄膜電阻的模擬電路的半導體器件的實施例。
圖14是示出了具有形成恒壓產(chǎn)生器的模擬電路的半導體器件的實施例。
參照圖14，提供了用于從DC電源75施加穩(wěn)定的功率到負載77的恒壓產(chǎn)生器79。因此，應(yīng)該注意的是，恒壓產(chǎn)生器79包括連接到DC電源75的輸入端(Vbat)81；參考電壓產(chǎn)生器(Vref)83；運算放大器(比較器)85，構(gòu)成輸出驅(qū)動器的p溝道MOS晶體管(下文中稱為PMOS)87；分壓器R1和R2；輸出端(Vout)39。
在恒壓產(chǎn)生器79的運算放大器85中，其輸出端連接到PMOS 87的柵電極，且參考電壓產(chǎn)生器83的參考電壓Vref施加到其反相輸入端(-)。此外，通過電阻元件R1和R2分配輸出電壓Vout獲得的電壓施加到其非反相輸入端(+)，且控制通過電阻元件R1和R2分配的電壓等于參考電壓Vref。
圖15是示出了具有模擬電壓探測器的半導體器件的實施例的電路圖。
參照圖15，電壓探測器91包括具有連接到參考電壓產(chǎn)生器83的反相輸入端(-)的運算放大器85，其中反相輸入端施加有來自參考電壓產(chǎn)生器83的參考電壓Vref。此外，輸入端93施加的用于電壓探測的電壓被電阻R1和R2分配，且分配的電壓施加到運算放大器85的非反相輸入端(+)。運算放大器85的輸出通過輸出端(Vout)95輸出。
在這樣的電壓探測器91中，應(yīng)該注意的是，在用于電壓探測的輸入端的輸入電壓高且通過電阻R1和R2分配的分配電壓高于參考電壓Vref時，運算放大器85的輸出保持高電平狀態(tài)(H)。另一方面，當待測量的電壓已經(jīng)下降且電阻R1和R2分配的電壓已經(jīng)降低到參考電壓Vref以下時，運算放大器85的輸出變成低電平狀態(tài)(L)。
通常，考慮到由制造工藝變化導致的參考電壓產(chǎn)生器的參考電壓Vref的變化，通過使用能夠通過構(gòu)成分壓器的熔絲元件改變其電阻值的可調(diào)電阻電路(所謂分壓器)，圖14的恒壓產(chǎn)生器或圖15的電壓探測器調(diào)節(jié)構(gòu)成分壓器的電阻元件的電阻值。
圖16是示出了應(yīng)用了本發(fā)明的薄膜電阻元件的分壓器電路的示例的電路圖。此外，圖17和18是示出了分壓器電路的布局的示例的布局圖，其中圖17示出了形成熔絲元件的部分的布局示例，圖18示出了形成電阻元件的布局示例。
參照圖16，分壓器電路包括在電阻元件Rbottom和電阻元件Rtop之間串聯(lián)的m+1個(m是正整數(shù))電阻元件RT0、RT1、...RTm，其中提供了與各個電阻元件RT0、RT1、...RTm平行的熔絲元件RL0、RL1、...RLm。
如圖17中所示，熔絲元件RL0、RL1、...RLm由具有20-40Ω電阻值的多晶硅圖案形成。因此，電阻元件RT0、RT1、...RTm的電阻值設(shè)定為在從電阻元件Rbottom到電阻元件Rtop的方向上以兩倍增加。因此，電阻元件RTn的電阻值比電阻元件RT0的電阻值大2n倍。
例如，分壓器電路通過使用電阻元件21形成，使得單個電阻元件21形成電阻元件RT0。因此，電阻元件RTn由2n個電阻元件21形成。對于電阻元件21，可以使用前述實施例說明的電阻元件。
在圖17和18中，應(yīng)該注意的是，A和A之間的部分、B和B之間的部分、C和C之間的部分、D和D之間的部分、F和F之間的部分以及G和G之間的部分通過使用金屬互連圖案96電連接。
在電阻元件之間的電阻值比率重要的分壓器中，每個電阻元件結(jié)合熔絲元件以形成單元電阻元件且分壓器電路通過串聯(lián)多個單元電阻元件而形成，其中這樣串聯(lián)的單元電阻元件以階梯形式設(shè)置在半導體襯底上。
由這樣結(jié)構(gòu)的分壓器電路，當需要時通過激光束斷開熔絲元件RL0、RL1、...RLm，可以獲得所需的電阻值。
由本發(fā)明的半導體器件，可以在多晶硅圖案上自由地設(shè)置金屬互連層圖案，同時控制多晶硅圖案的電阻值，且半導體器件的設(shè)計自由度得到顯著提高。
當把圖16的分壓器電路應(yīng)用到圖14的恒壓產(chǎn)生器79的電阻元件R1和R2時，電阻元件Rbottom的一端接地，電阻元件Rtop的一端連接到PMOS87的漏極。此外，電阻元件Rbottom和細調(diào)電阻元件99之間的節(jié)點NodeL或電阻元件Rtop和粗調(diào)電阻元件97之間的節(jié)點NodeM連接到運算放大器85的非反相輸入端。
因為通過把金屬薄膜電阻和激光束中斷膜應(yīng)用到分壓器的電阻元件R1和R2改善了分壓器電路的自由度，可以穩(wěn)定恒壓產(chǎn)生器79的輸出電壓。
當把圖16的分壓器電路應(yīng)用到圖15中所示的電壓探測器91的電阻元件R1和R2時，電阻元件Rbottom的一端接地，電阻元件Rtop的一端連接到輸入端93。此外，電阻元件Rbottom和細調(diào)電阻元件99之間的節(jié)點NodeL或電阻元件Rtop和粗調(diào)電阻元件97之間的節(jié)點NodeM連接到運算放大器85的非反相輸入端。
由于提高了帶有根據(jù)本發(fā)明的分壓器電路的分壓器電路的設(shè)計自由度，可以提高電壓探測電路91的設(shè)計自由度。
參照圖14-17雖然已經(jīng)描述了關(guān)于具有分壓器的半導體器件的示例，使用構(gòu)成半導體器件的多晶硅圖案的分壓器電路應(yīng)用到該分壓器，但是應(yīng)用了這種分壓器電路的半導體器件不限于具有恒壓產(chǎn)生器的半導體器件或具有電壓探測器的半導體器件，本發(fā)明可以應(yīng)用到具有分壓器電路的任何半導體器件。
此外，應(yīng)用了構(gòu)成本發(fā)明的多晶硅圖案的半導體器件決不限于具有分壓器電路的半導體器件，本發(fā)明可以應(yīng)用到具有金屬薄膜電阻的任何半導體器件。
此外，本發(fā)明決不限于至此所描述的實施例，而是不離開本發(fā)明的范圍可以制造各種變體和改進體。應(yīng)該注意的是，至此說明的尺寸、形狀、材料和配置僅是為了舉例的目的。
權(quán)利要求
1.一種半導體器件，包括半導體襯底；多晶硅圖案，通過絕緣膜形成在所述半導體襯底上；層間絕緣膜，形成在所述半導體襯底上以覆蓋所述多晶硅圖案；和金屬互連層圖案，形成在所述層間絕緣膜上，其中所述金屬互連層圖案，分別在其頂表面、底表面和側(cè)壁表面上承載(carry)氮化硅膜。
2.根據(jù)權(quán)利要求1所述的半導體器件，其中所述氮化硅膜包括形成在所述層間絕緣膜表面上并與所述金屬互連層圖案底表面接觸的第一氮化物膜，和覆蓋所述金屬互連層圖案的側(cè)壁表面和頂表面的第二氮化物膜。
3.根據(jù)權(quán)利要求2所述的半導體器件，其中所述第一氮化物膜和所述第二氮化物膜具有各自不同的厚度。
4.根據(jù)權(quán)利要求2所述的半導體器件，其中提供了一區(qū)域，在該區(qū)域除了所述金屬互連層圖案下面的第一氮化物膜之外，移除了所述第一氮化物膜和所述第二氮化物膜。
5.根據(jù)權(quán)利要求1所述的半導體器件，其中所述半導體器件還包括具有由多晶硅圖案形成的柵電極的p溝道MOS晶體管，所述金屬互連層圖案、所述第一氮化物膜和所述第二氮化物膜的形成在所述p溝道MOS晶體管上方的區(qū)域被抑制。
6.根據(jù)權(quán)利要求1所述的半導體器件，其中在所述多晶硅圖案和所述層間絕緣膜之間提供了層疊膜，所述層疊膜包括氧化膜和第三氮化物膜在從所述多晶硅到所述層間絕緣膜的方向上的連續(xù)層疊結(jié)構(gòu)。
7.根據(jù)權(quán)利要求6所述的半導體器件，其中所述半導體器件還包括具有所述多晶硅圖案的柵電極的p溝道MOS晶體管，所述第三氮化物膜形成在p溝道MOS晶體管上方。
8.一種具有分壓器電路的半導體器件，通過分配施加到其上的電壓產(chǎn)生輸出電壓，所述分壓器電路包括兩個或多個電阻元件，所述分壓器的所述輸出電壓可以通過熔絲元件的斷開調(diào)節(jié)，所述電阻元件包括通過絕緣膜形成在半導體襯底上的多晶硅圖案，層間絕緣膜形成在所述半導體襯底上以覆蓋所述多晶硅圖案，金屬互連層圖案形成在所述層間絕緣膜上，所述金屬互連層圖案分別在其頂表面、底表面和側(cè)壁表面上承載氮化硅膜。
9.一種半導體器件，包括分壓器電路，分配施加到其上的電壓并產(chǎn)生輸出電壓；參考電壓產(chǎn)生器，提供參考電壓；和比較器電路，比較所述分壓器電路的輸出電壓和所述參考電壓產(chǎn)生器的參考電壓，所述分壓器電路包括兩個或多個電阻元件，所述分壓器的所述輸出電壓可以通過熔絲元件的斷開調(diào)節(jié)，所述電阻元件包括通過絕緣膜形成在半導體襯底上的多晶硅圖案，層間絕緣膜，形成在所述半導體襯底上以覆蓋所述多晶硅圖案，金屬互連層圖案，形成在所述層間絕緣膜上，所述金屬互連層圖案分別在其頂表面、底表面和側(cè)壁表面上承載氮化硅膜。
10.一種半導體器件，包括輸出驅(qū)動器，控制輸入電壓的輸出；分壓器電路，分配所述輸出電壓并產(chǎn)生分配的(divided)電壓；參考電壓產(chǎn)生器，產(chǎn)生參考電壓；和恒壓產(chǎn)生器，具有比較來自所述分壓器電路的分配的電壓和來自所述參考電壓產(chǎn)生器的參考電壓的比較器電路，所述比較器電路根據(jù)比較的結(jié)果控制所述輸出驅(qū)動器，所述分壓器電路包括兩個或多個電阻元件，所述分壓器的輸出電壓可以通過熔絲元件的斷開調(diào)節(jié)，所述電阻元件包括通過絕緣膜形成在半導體襯底上的多晶硅圖案，層間絕緣膜，形成在所述半導體襯底上以覆蓋所述多晶硅圖案，金屬互連層圖案，形成在所述層間絕緣膜上，所述金屬互連層圖案分別在其頂表面、底表面和側(cè)壁表面上承載氮化硅膜。
11.一種半導體器件的制造方法，包括步驟通過絕緣膜在半導體襯底上形成多晶硅圖案；在所述半導體襯底上形成層間絕緣膜以覆蓋所述多晶硅圖案；在所述層間絕緣膜上形成第一氮化物膜；在所述第一氮化物膜上形成金屬互連層圖案；和在第一氮化物膜上形成第二氮化物膜以覆蓋所述金屬互連層。
12.根據(jù)權(quán)利要求11所述的方法，還包括在形成所述第二氮化物膜的所述步驟之后，從預(yù)定區(qū)域選擇移除所述第二氮化物膜和所述第一氮化物膜的步驟。
全文摘要
一種半導體器件包括半導體襯底、通過絕緣膜形成在半導體襯底上的多晶硅圖案、形成在半導體襯底上以覆蓋多晶硅圖案的層間絕緣膜和形成在層間絕緣膜上的金屬互連層圖案，其中金屬互連層圖案分別在其頂表面、底表面和側(cè)壁表面上承載(carry)氮化硅膜。
文檔編號H01L21/822GK1906741SQ200580001830
公開日2007年1月31日 申請日期2005年9月28日 優(yōu)先權(quán)日2004年9月30日
發(fā)明者大仁正則 申請人:株式會社理光