專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及形成于半導(dǎo)體基片上的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
作為以往的半導(dǎo)體裝置一例，有在SOI(Silicon On Insulator或Semiconductor On Insulator)上形成的P溝道MOS(Metal OxideSemiconductor)晶體管。
在SOI基片上，硅基片等支持基片、氧化膜層及SOI層被依次層積。此外P溝道MOS晶體管具備柵極電極、柵極絕緣膜及P型源極/漏極有源層。
在SOI基片上形成P溝道MOS晶體管的場(chǎng)合下，柵極電極及柵極絕緣膜的層積結(jié)構(gòu)是在SOI層的表面上形成，源極/漏極有源層在SOI層內(nèi)的裹夾柵極電極的位置上形成。
在以往的半導(dǎo)體裝置中，一般按照MOS晶體管的源極/漏極之間的溝道方向與半導(dǎo)體晶片的晶向<110>平行的原則來配置。
不過，通過按照使溝道方向并非與晶向<110>而是與晶向<100>平行的原則來配置，可以使晶體管特性變化。具體地說，人們已知通過將溝道方向配置為與晶向<100>平行，P溝道MOS晶體管的電流驅(qū)動(dòng)力可提高15％，此外，短溝道效果也減小(參照專利文獻(xiàn)1)。
據(jù)認(rèn)為，電流驅(qū)動(dòng)力提高的理由在于晶向<100>的空穴的移動(dòng)度比晶向<110>的大，短溝道效果減小的理由在于晶向<100>的硼的擴(kuò)散系數(shù)值比晶向<110>的小。
這樣，在SOI基片上形成P溝道MOS晶體管的場(chǎng)合下同樣，可以按照該溝道方向與SOI層的晶向<100>達(dá)到平行的原則進(jìn)行配置。因此可以采用比如使支持基片的晶向<110>與表面?zhèn)鹊腟OI層的晶向<100>相一致所形成的SOI基片，在其表面上形成P溝道MOS晶體管等裝置。
在(100)晶片的場(chǎng)合下，結(jié)晶面{110}成為劈開面。這樣，如果使SOI層用晶片的晶向<100>與支持基片晶片的晶向<110>相一致而貼合，則在用于試驗(yàn)研究時(shí)的劈開時(shí)，可以沿著占據(jù)所完成晶片厚度的大部分的支持基片的晶片劈開面對(duì)所完成的晶片整體進(jìn)行分割。如果這樣，則具有在支持基片中使晶向<110>的斷面露出的同時(shí)，可在SOI層中使晶向<100>的斷面露出的優(yōu)點(diǎn)。
這種使SOI層的晶向<100>與支持基片的晶向<110>相一致的技術(shù)在比如專利文獻(xiàn)1或?qū)＠墨I(xiàn)2中有記載。
此外，作為與本申請(qǐng)的發(fā)明相關(guān)的以往技術(shù)文獻(xiàn)信息，有非專利文獻(xiàn)1～3。
專利文獻(xiàn)1特開2002-134374號(hào)公報(bào)專利文獻(xiàn)2特開平7-335511號(hào)公報(bào)非專利文獻(xiàn)1Y.Hirano et al.，「Bulk-Layout-Compatible 0.18μm SOI-CMOSTechnology Using Body-Fixed Partial Trench Isolation(PTI)」，(美國(guó))，IEEE 1999 SOI conf.，p.131-1非專利文獻(xiàn)2S.Maeda et al.，「Suppression of Delay Time Instability onFrequency using Field Shield Isolation Technology for DeepSub-Micron SOI Circuits」，(美國(guó))，IEDM，1996，p.129-1非專利文獻(xiàn)3L.-J.Huang et al.，「Carrier Mobility Enhancement inStrained Si-On-Insulator Fabricated by Wafer Bonding」，(美國(guó))，2001 Symposium on VLSI Technology，p.57-58于是，雖然使支持基片的晶向<110>與SO I層的晶向<100>相一致所形成的SOI基片從提高電流驅(qū)動(dòng)力等理由出發(fā)適于P溝道MOS晶體管的形成，但P溝道MOS晶體管不應(yīng)是唯一能有效利用該基片特長(zhǎng)的半導(dǎo)體裝置。

發(fā)明內(nèi)容
因此本發(fā)明的課題是提供一種作為形成于半導(dǎo)體基片上的半導(dǎo)體裝置，可有效利用半導(dǎo)體基片特長(zhǎng)的半導(dǎo)體裝置及其制造方法。
權(quán)利要求1中記載的發(fā)明是一種半導(dǎo)體裝置，其具備SOI基片，其中支持基片、氧化膜層及SOI(Semiconductor On Insulator)層被依次層積，在上述支持基片及上述SOI層其相互的晶向錯(cuò)開；N溝道MIS(Metal Insulator Semiconductor)晶體管，其包含在上述SOI層上形成的柵極絕緣膜、在上述柵極絕緣膜上形成的柵極電極、在上述SOI層內(nèi)在與上述柵極電極鄰接的位置形成的N型源極/漏極有源層、在上述SOI層內(nèi)至少在上述柵極電極的下方位置形成的P型本體層；本體電壓施加用P型有源層，其形成于上述SOI層內(nèi)，與上述P型本體層接觸，連接上述P型本體層與上述本體電壓施加用P型有源層的通路被與上述SOI層的晶向<100>平行配置。
權(quán)利要求6中記載的發(fā)明是一種半導(dǎo)體裝置，其具備SOI基片，其中，支持基片、氧化膜層及SOI(Semiconductor On Insulator)層被依次層積，在上述支持基片與上述SOI層其相互的晶向錯(cuò)開；MIS(Metal Insulator Semiconductor)型電容器，其包含在上述SOI層上形成的柵極絕緣膜、在上述柵極絕緣膜上形成的柵極電極、在上述SOI層內(nèi)至少在上述柵極電極的下方位置形成的P型本體層；P型有源層，其形成于上述SOI層內(nèi)，與上述P型本體層電連接，連接上述P型本體層與上述P型有源層的通路被與上述SOI層的晶向<100>平行配置。
權(quán)利要求7中記載的發(fā)明是一種半導(dǎo)體裝置，其具備SOI基片，其中，支持基片、氧化膜層及SOI(Semiconductor On Insulator)層被依次層積，在上述支持基片與上述SOI層其相互的晶向錯(cuò)開；MIS(Metal Insulator Semiconductor)晶體管，其包含在上述SOI層上形成的柵極絕緣膜、在上述柵極絕緣膜上形成的柵極電極、以及在上述SOI層內(nèi)在與上述柵極電極鄰接的位置形成的源極/漏極有源層；在上述SOI基片上形成的其它元件，上述MIS晶體管的源極與柵極短路，上述MIS晶體管的漏極與上述其它元件的信號(hào)輸入部或信號(hào)輸出部連接，上述MIS晶體管的溝道方向被配置為與上述SOI層的晶向<100>平行。
權(quán)利要求8中記載的發(fā)明是一種半導(dǎo)體裝置，其具備SOI基片，其中，支持基片、氧化膜層及SOI(Semiconductor On Insulator)層被依次層積，在上述支持基片與上述SOI層其相互的晶向錯(cuò)開；MIS(Metal Insulator Semiconductor)晶體管，其包含在上述SOI層上形成的柵極絕緣膜、在上述柵極絕緣膜上形成的柵極電極、在上述SOI層內(nèi)在與上述柵極電極鄰接的位置形成的源極/漏極有源層，通過在上述SOI層中形成溝道的溝道形成區(qū)設(shè)置第1半導(dǎo)體層，在上述SOI層中的上述溝道形成區(qū)的鄰接區(qū)域設(shè)置第2半導(dǎo)體層，上述第1半導(dǎo)體層中的晶格常數(shù)值與上述第2半導(dǎo)體層中的晶格常數(shù)值大致相等，上述MIS晶體管的溝道方向被配置為與上述SOI層的晶向<100>平行。
權(quán)利要求9中記載的發(fā)明是一種半導(dǎo)體裝置，其具備SOI基片，其中，支持基片、氧化膜層及SOI(Semiconductor On Insulator)層被依次層積，在上述支持基片及上述SOI層其相互的晶向錯(cuò)開；第1及第2P溝道MIS(Metal Insulator Semiconductor)晶體管，其包含在上述SOI層上形成的柵極絕緣膜、在上述柵極絕緣膜上形成的柵極電極、在上述SOI層內(nèi)在與上述柵極電極鄰接的位置形成的P型源極/漏極有源層；第1及第2N溝道MIS晶體管，其包含在上述SOI層上形成的柵極絕緣膜、在上述柵極絕緣膜上形成的柵極電極、在上述SOI層內(nèi)在與上述柵極電極鄰接的位置形成的N型源極/漏極有源層，上述第1N溝道MIS晶體管的漏極與上述第2N溝道MIS晶體管的柵極連接，上述第2N溝道MIS晶體管的漏極與上述第1N溝道MIS晶體管的柵極連接，在上述第1及第2N溝道MIS晶體管的源極施加規(guī)定的電位，上述第1N溝道MIS晶體管的漏極還與上述第1P溝道MIS晶體管的漏極連接，上述第2N溝道MIS晶體管的漏極還與上述第2P溝道MIS晶體管的漏極連接，上述第1及第2N溝道MIS晶體管的任意一個(gè)中，溝道方向也被配置為與上述SOI層的晶向<100>平行，上述第1及第2P溝道MIS晶體管的任意一個(gè)中，溝道方向也被配置為與上述SOI層的晶向<110>平行。


圖1是表示實(shí)施方式1涉及的半導(dǎo)體裝置的俯視圖。
圖2是表示實(shí)施方式1涉及的半導(dǎo)體裝置的斷面圖。
圖3是表示實(shí)施方式1涉及的半導(dǎo)體裝置的斷面圖。
圖4是表示在支持基片側(cè)與SOI層側(cè)其晶向錯(cuò)開了的SOI基片的制造工序的附圖。
圖5是表示實(shí)施方式1涉及的半導(dǎo)體裝置的變形例的俯視圖。
圖6是表示實(shí)施方式1涉及的半導(dǎo)體裝置的變形例的斷面圖。
圖7是表示實(shí)施方式1涉及的半導(dǎo)體裝置的變形例的俯視圖。
圖8是表示實(shí)施方式1涉及的半導(dǎo)體裝置的變形例的斷面圖。
圖9是表示實(shí)施方式1涉及的半導(dǎo)體裝置的變形例的斷面圖。
圖10是表示實(shí)施方式1涉及的半導(dǎo)體裝置的變形例的制造方法的斷面圖。
圖11是表示實(shí)施方式1涉及的半導(dǎo)體裝置的變形例的制造方法的斷面圖。
圖12是表示實(shí)施方式1涉及的半導(dǎo)體裝置的變形例的制造方法的斷面圖。
圖13是表示實(shí)施方式1涉及的半導(dǎo)體裝置的變形例的制造方法的斷面圖。
圖14是表示實(shí)施方式1涉及的半導(dǎo)體裝置的變形例的制造方法的斷面圖。
圖15是表示實(shí)施方式2涉及的半導(dǎo)體裝置的俯視圖。
圖16是表示實(shí)施方式3涉及的半導(dǎo)體裝置的俯視圖。
圖17是表示實(shí)施方式4涉及的半導(dǎo)體裝置的俯視圖。
圖18是表示實(shí)施方式4涉及的半導(dǎo)體裝置的斷面圖。
圖19是表示實(shí)施方式5涉及的半導(dǎo)體裝置的電路圖。
圖20是表示實(shí)施方式5涉及的半導(dǎo)體裝置的電路圖。
圖21是表示MOS晶體管內(nèi)的寄生雙極晶體管的附圖。
圖22是表示實(shí)施方式6涉及的半導(dǎo)體裝置的斷面圖。
圖23是表示實(shí)施方式6涉及的半導(dǎo)體裝置制造方法的斷面圖。
圖24是表示實(shí)施方式6涉及的半導(dǎo)體裝置制造方法的斷面圖。
圖25是表示實(shí)施方式6涉及的半導(dǎo)體裝置制造方法的斷面圖。
圖26是表示實(shí)施方式6涉及的半導(dǎo)體裝置制造方法的斷面圖。
圖27是表示實(shí)施方式6涉及的半導(dǎo)體裝置制造方法的斷面圖。
圖28是表示實(shí)施方式7涉及的半導(dǎo)體裝置的電路圖。
圖29是表示實(shí)施方式7涉及的半導(dǎo)體裝置的俯視圖。
具體實(shí)施例方式
<實(shí)施方式1>
本實(shí)施方式涉及一種半導(dǎo)體裝置及其制造方法，其中，在使支持基片的晶向<110>與SOI層的晶向<100>相一致而形成的SOI基片上，形成包含P型本體層的N溝道MOS晶體管和與P型本體層接觸的本體電壓施加用P型有源層，使連接P型本體層與本體電壓施加用P型有源層的通路與SOI層的晶向<100>平行來配置。
圖1～圖3表示本實(shí)施方式涉及的半導(dǎo)體裝置。圖2是表示圖1中的切斷線II-II的斷面的附圖，圖3是表示圖1中的切斷線III-III的斷面的附圖。
該半導(dǎo)體裝置是一種N溝道MOS晶體管，在硅基片等支持基片1、氧化膜層2以及硅層等SOI層3被依次層積了的SOI基片的表面，更具體地說是在SOI層3形成。此外該N溝道MOS晶體管具備柵極電極12、柵極絕緣膜11及N型源極/漏極有源層5。
柵極電極12及柵極絕緣膜11的層積結(jié)構(gòu)在SOI層3的表面上形成，N型源極/漏極有源層5在SOI層3內(nèi)，在平面視線上與柵極電極12鄰接的位置形成。此外源極/漏極有源層5的外緣由部分分離型元件分離區(qū)4規(guī)定。這里的所謂「部分分離」系指在SOI層3的膜厚方向，元件分離區(qū)4不到達(dá)氧化膜層2，保留了部分與其它區(qū)域?qū)ǖ腟OI層3的部分的元件分離方式(有關(guān)「部分分離」，參照非專利文獻(xiàn)1)。
在柵極電極12及柵極絕緣膜11的側(cè)面形成側(cè)壁絕緣膜13，在柵極電極12及源極/漏極有源層5的表面分別形成硅化區(qū)12b、5a。此外柵極電極12中與源極/漏極有源層5鄰接的部分為縮短?hào)艠O長(zhǎng)度而較細(xì)地形成，但用于與接觸插頭(未圖示)連接的引出部分12a按寬幅形成。此外SOI層3中柵極電極12的下方部分成為較低濃度(P-)的P型本體層3a。在與P型本體層3a中的至少柵極絕緣膜11接觸的部分形成溝道。
在SOI層3內(nèi)，形成與P型本體層3a接觸的較高濃度(P+)的本體電壓施加用P型有源層6。連接P型本體層3a與本體電壓施加用P型有源層6的通路被與SOI層3的晶向<100>平行配置。在本體電壓施加用P型有源層6的表面形成硅化區(qū)6a。在硅化區(qū)6a上連接接觸插頭(未圖示)，通過它們來進(jìn)行P型本體層3a的電位固定。通過進(jìn)行P型本體層3a的電位固定，可實(shí)現(xiàn)高速動(dòng)作時(shí)穩(wěn)定性的增加及熱載流子耐性劣化的抑制(參照非專利文獻(xiàn)2)。
此外該SOI基片中支持基片1與SOI層3中，其相互的晶向錯(cuò)開。更具體地說，SOI層3的晶向<100>的方向與支持基片1的晶向<110>的方向相一致(圖2及圖3中的內(nèi)包點(diǎn)的圓表示與紙面垂直的方向。以下相同)。
圖4表示該SOI基片的制造工序。在支持基片1的晶片上按晶向<110>形成定向平面OF1，在作為SOI層3及氧化膜層2的形成母體的SOI層用晶片300中，按晶向<100>形成定向平面OF2。這樣，在將定向平面OF1，OF2用于位置對(duì)合的同時(shí)，進(jìn)行兩晶片的貼合BD。由此可形成圖2及圖3所示的包含支持基片1、氧化膜層2及SOI層3的SOI基片。
根據(jù)本實(shí)施方式涉及的半導(dǎo)體裝置，在SOI基片的支持基片1與SOI層3中，其相互的晶向錯(cuò)開來進(jìn)行貼合，SOI層3的晶向100>的方向與支持基片1的晶向<110>的方向相一致。這樣，在按旨在提高特性的晶向進(jìn)行調(diào)整，配置N溝道MOS晶體管的同時(shí)，在為進(jìn)行試驗(yàn)研究而劈開時(shí)，可獲得與該晶向平行的斷面。
此外根據(jù)本實(shí)施方式涉及的半導(dǎo)體裝置，連接P型本體層3a與本體電壓施加用P型有源層6的通路被與SOI層3的晶向<100>平行配置。由于在晶向100>其空穴的移動(dòng)度較大，因而可降低上述通路中在柵極絕緣膜11下方的SOI層3寄生的寄生電阻Ra以及上述通路中在元件分離區(qū)4下方的SOI層3寄生的寄生電阻Rb。尤其是部分分離型元件分離區(qū)4下的寄生電阻Rb只是狹小區(qū)域的電阻，因而該降低效果較大。
因此，如果通過本體電壓施加用P型有源層6將電壓施加到P型本體層3a，對(duì)P型本體層3a的電壓傳送可加快進(jìn)行，P型本體層3a中電壓的固定能力可提高。通過該電壓固定能力的提高，可增加電路穩(wěn)定性，降低低頻噪聲。其結(jié)果是，半導(dǎo)體裝置的線性特性得到提高。熱載流子耐性也提高。
通過劈開可以容易地獲得沿著該電壓固定能力提高了的N溝道MOS晶體管的溝道寬度方向或溝道長(zhǎng)度方向的斷面。
此外，N溝道MOS晶體管通過部分分離型元件分離區(qū)4被元件分離。這樣，與通過在SOI層3的膜厚方向到達(dá)氧化膜層2的完全分離型元件分離區(qū)來進(jìn)行元件分離的場(chǎng)合相比，可以降低從元件分離區(qū)4施加到連接上述P型本體層3a與本體電壓施加用P型有源層6的通路的應(yīng)力量。這樣在上述通路中便難以產(chǎn)生空穴移動(dòng)度的降低。
此外柵極電極12的形狀及本體電壓施加用P型有源層6的形狀不應(yīng)限于圖1～圖3所示的形狀。比如也可以是圖5及圖6所示的形狀。圖6是表示圖5中切斷線VI-VI的斷面的附圖。
在該形狀下，在柵極電極12H的柵極寬度方向的兩端設(shè)置有用于連接接觸插頭(未圖示)的引出部分12c。本體電壓施加用P型有源層6被從源極/漏極有源層5引出，比引出部分12c更延伸到離開柵極電極12H的位置而形成。
這樣，可以取代部分分離型元件分離區(qū)4，采用完全分離型元件分離區(qū)4a。
除了圖5及圖6的形狀以外，還可以采用圖7及圖8所示的形狀。圖8是表示圖7中切斷線VIII-VIII的斷面的附圖。
在該形狀下，并非在圖1～圖3的場(chǎng)合所示從源極/漏極有源層5看去柵極電極12的引出部分12a的相反側(cè)位置設(shè)置本體電壓施加用P型有源層6，而是比引出部分12a更延伸到離開柵極電極12的位置，從源極/漏極有源層5引出，形成本體電壓施加用P型有源層6。這樣，在圖8中同樣可以取代部分分離型元件分離區(qū)4，采用完全分離型元件分離區(qū)4a。
此外也可以取代圖8，而采用圖9所示的形狀。即，也可以是一種使柵極絕緣膜11中位于接觸插頭連接位置之下的厚膜部分110的膜厚大于其它部分的膜厚的形狀。柵極絕緣膜11的厚度比如可采用1～5nm，厚膜部分110的厚度比如可采用5～15nm。如果這樣，由于緊靠與柵極電極12連接的接觸插頭(未圖示)的下方成為厚膜部分110，因而可降低接觸插頭與SOI層3之間的寄生電容。
此外在圖7中將用于厚膜部分110的形成的掩膜數(shù)據(jù)表示為RX1，根據(jù)掩膜數(shù)據(jù)RX1，厚膜部分110不僅延伸到柵極電極12的引出部分12a的下部，還延伸到本體電壓施加用P型有源層6之上及其周圍。這里，掩膜數(shù)據(jù)RX1形成平視矩形，其一邊并非與柵極電極12的引出部分12a的源極·漏極區(qū)側(cè)的一邊完全重合，而是按照向本體電壓施加用P型有源層6側(cè)偏移若干的原則來配置。這是因?yàn)橐紤]到實(shí)際掩膜對(duì)齊時(shí)的偏差。
以下利用圖10～圖14，對(duì)圖9所示形狀的半導(dǎo)體裝置的制造方法作以說明。
首先，準(zhǔn)備圖10所示的由支持基片1、氧化膜層2及SOI層3構(gòu)成，支持基片1與SOI層3中其相互的晶向產(chǎn)生偏差的SOI基片。這樣形成貫通SOI層3，到達(dá)氧化膜層2的完全分離型元件分離區(qū)4a，對(duì)SOI層3進(jìn)行劃分。在SOI層3內(nèi)注入雜質(zhì)，形成較低濃度(P-)的P型本體層3a。
接下來，在圖11所示的工序中，在SOI層3上全面形成厚度為5～15nm的柵極絕緣膜11的厚膜部分110。
接下來，在圖12所示的工序中，基于掩膜數(shù)據(jù)RX1形成抗蝕掩膜RM1圖案，規(guī)定保留柵極絕緣膜11的厚膜部分110的區(qū)域。然后，通過比如濕式腐刻來除去未由抗蝕掩膜RM1覆蓋的柵極絕緣膜部分。
接下來，在除去了抗蝕掩膜RM1后，在圖13所示的工序中，在露出的SOI層3上，通過比如熱氧化法在厚膜部分110形成連續(xù)的厚度為1～5nm的柵極絕緣膜，由此完成柵極絕緣膜11。此外柵極絕緣膜11也可以通過比如CVD(Chemical Vapor Deposition)法等來形成。
接下來，在圖14所示的工序中，在包含膜厚部分110的柵極絕緣膜11上形成多晶硅膜等，通過光刻技術(shù)及蝕刻技術(shù)使其形成圖案，形成柵極電極12。此外也可以在柵極電極12的側(cè)面形成側(cè)壁絕緣膜13。
然后，進(jìn)行用于形成源極/漏極有源層5(參照?qǐng)D7)的雜質(zhì)注入及用于形成本體電壓施加用P型有源層6的雜質(zhì)注入。由于此時(shí)元件分離區(qū)4a、柵極電極12成為該注入的掩膜，因而通過適當(dāng)選擇它們被形成的位置，可以使本體電壓施加用P型有源層6與P型本體層3a接觸，使連接P型本體層3a與本體電壓施加用P型有源層6的通路與SOI層3的晶向<100>平行。
這樣，圖7及圖9所示形狀的N溝道MOS晶體管便完成。
根據(jù)該制造方法，由于在SOI層3上形成包含膜厚部分110的柵極絕緣膜11，因而可形成圖9形狀的N溝道MOS晶體管。此外，如果通過熱氧化法及CVD法等將包含膜厚部分110的柵極絕緣膜11作為氧化膜予以形成，則可高精度進(jìn)行膜厚控制。這樣，即使在極薄地形成了SOI層3的場(chǎng)合下，也可按所希望的厚度來形成柵極絕緣膜。
<實(shí)施方式2>
圖15表示本實(shí)施方式涉及的半導(dǎo)體裝置。本實(shí)施方式是實(shí)施方式1涉及的半導(dǎo)體裝置的變型例，是一種將本體電壓施加用P型有源層6配置到了平視上的N型源極/漏極有源層5內(nèi)的一部的結(jié)構(gòu)的半導(dǎo)體裝置。
本體電壓施加用P型有源層6與P型本體層3a通過作為柵極電極12下方的SOI層(參照?qǐng)D2)的通路PT來進(jìn)行電連接。此外，通路PT雖然在途中有曲折，但曲折部分的前后均與SOI層3的晶向<100>平行。由于其它結(jié)構(gòu)與圖1～圖3所示的半導(dǎo)體裝置相同，因而省略說明。
根據(jù)本實(shí)施方式涉及的半導(dǎo)體裝置，本體電壓施加用P型有源層6被配置到N型源極/漏極有源層5內(nèi)的一部。因此，與將本體電壓施加用P型有源層6如圖1～圖3所示設(shè)置到N溝道MOS晶體管的外部的場(chǎng)合相比，可節(jié)省空間。
此外，由于在平視上，與柵極電極12鄰接來設(shè)置本體電壓施加用P型有源層6，因而連接P型本體層3a與本體電壓施加用P型有源層6的通路PT較短即可，對(duì)P型本體層3a的電壓傳送可加快進(jìn)行，本體電壓的固定能力進(jìn)一步提高。這樣，通過劈開可容易地獲得沿著連接電壓固定能力提高了的N溝道MOS晶體管的P型本體層3a與P型本體電壓施加用有源層6的通路方向的斷面。
<實(shí)施方式3>
本實(shí)施方式也是實(shí)施方式1涉及的半導(dǎo)體裝置的變型例，是一種使本體電壓施加用P型有源層6與柵極電極12短路了的結(jié)構(gòu)的半導(dǎo)體裝置。
圖16表示本實(shí)施方式涉及的半導(dǎo)體裝置。在該半導(dǎo)體裝置中，柵極電極12的引出部分12a與本體電壓施加用P型有源層6通過接觸插頭CT被短路。由于其它結(jié)構(gòu)與圖7～圖9所示的半導(dǎo)體裝置同樣，因而省略說明。
即，該N溝道MOS晶體管是一種動(dòng)態(tài)閾值(Dynamic Threshold)MOS晶體管。在動(dòng)態(tài)閾值MOS晶體管中，通過將向柵極電極施加的電壓也傳送到本體層，使該閾值電壓發(fā)生變化。
在實(shí)施方式1涉及的半導(dǎo)體裝置中，由于對(duì)P型本體層3a的電壓傳送可加快進(jìn)行，因而可使閾值電壓更快地變化。這樣，通過劈開可容易地獲得沿著連接電壓固定能力提高了的N溝道MOS晶體管的P型本體層3a與P型本體電壓施加用有源層6的通路方向的斷面。
N型源極/漏極有源層5與P型本體層3a構(gòu)成寄生雙極晶體管(N型源極/漏極有源層5相當(dāng)于發(fā)射極/集電極，P型本體層3a相當(dāng)于基極)。一般來說，由于基極的電阻值與發(fā)射極注入效率具有折衷的關(guān)系，因而如果降低發(fā)射極注入效率，則基極的電阻值將上升。不過，在本實(shí)施方式中，由于空穴的移動(dòng)度較大，因而可降低P型本體層3a中的電阻值(基極電阻值)。
這樣，也可以降低發(fā)射極注入效率與基極的電阻值的任意一方。如果兩者可降低，可提高寄生雙極晶體管的電流放大率hFE，可提高動(dòng)態(tài)閾值MOS晶體管的性能。
<實(shí)施方式4>
本實(shí)施方式涉及一種半導(dǎo)體裝置，其中，在使支持基片的晶向<110>與SOI層的晶向<100>相一致而形成的SOI基片上，形成包含P型本體層及P型有源層的MOS型電容器，使連接P型本體層與P型有源層的通路與SOI層的晶向<100>平行來配置。
圖17及圖18表示本實(shí)施方式涉及的半導(dǎo)體裝置。圖18是表示圖17中的切斷線XVIII-XVIII的斷面的附圖。
該半導(dǎo)體裝置是一種MOS型電容器，在硅基片等支持基片1、氧化膜層2以及硅層等SOI層3被依次層積了的SOI基片的表面形成。此外該MOS型電容器具備注入了P型雜質(zhì)的柵極電極121、柵極絕緣膜11及P型源極/漏極有源層51。
柵極電極121及柵極絕緣膜11的層積結(jié)構(gòu)在SOI層3的表面上形成，P型源極/漏極有源層51在SOI層3內(nèi)，在平面視線上的與柵極電極121鄰接的位置形成。此外源極/漏極有源層51的外緣由部分分離型元件分離區(qū)4規(guī)定。
在柵極電極121及柵極絕緣膜11的側(cè)面形成側(cè)壁絕緣膜13，在柵極電極121及源極/漏極有源層51的表面分別形成硅化區(qū)121b、51a。此外柵極電極121中與源極/漏極有源層51鄰接的部分為縮短?hào)艠O長(zhǎng)度而較細(xì)地形成，但用于與接觸插頭(未圖示)連接的引出部分121a按寬幅形成。此外SOI層3中柵極電極121的下方部分成為較低濃度(P-)的P型本體層3a。P型源極/漏極有源層51與P型本體層3a電連接。連接P型本體層3a與P型源極/漏極有源層51的通路被配置為與SOI層3的晶向<100>平行。
在該SOI基片上同樣，支持基片1與SOI層3中其相互的晶向錯(cuò)開。更具體地說，SOI層3的晶向<100>的方向與支持基片1的晶向<110>的方向相一致。
根據(jù)本實(shí)施方式涉及的半導(dǎo)體裝置，連接P型本體層3a與P型源極/漏極有源層51的通路被配置為與SOI層3的晶向<100>平行。由于在晶向<100>空穴的移動(dòng)度較大，因而如果通過P型源極/漏極有源層51將電壓施加到P型本體層3a，則對(duì)P型本體層3a的電壓傳送可快速低電阻地進(jìn)行。這樣，在將該MOS型電容器作為可變電容使用的場(chǎng)合下，可變電容的效率(Q值)得到改善。這是因?yàn)榭勺冸娙莸男?Q值)與P型本體層3a中的電阻值成反比例。這樣，在將該MOS型電容器用于振蕩器時(shí)，可減少所發(fā)生的抖動(dòng)量。
此外，根據(jù)本實(shí)施方式涉及的半導(dǎo)體裝置，在SOI基片的支持基片1與SOI層3中其相互的晶向錯(cuò)開來進(jìn)行貼合，SOI層3的晶向<100>的方向與支持基片1的晶向<110>的方向相一致。這樣，在按旨在提高特性的晶向進(jìn)行調(diào)整，配置MOS型電容器的同時(shí)，在為進(jìn)行試驗(yàn)研究而劈開時(shí)，可獲得與該晶向平行的斷面。
這樣，通過劈開可容易地獲得沿著連接電壓固定能力提高了的MOS型電容器的P型本體層3a與P型源極/漏極有源層51的通路方向的斷面。
<實(shí)施方式5>
本實(shí)施方式涉及一種半導(dǎo)體裝置，是一種圖1～圖3所示的在支持基片1及SOI層3中其相互的晶向錯(cuò)開的SOI基片上形成的P溝道MOS晶體管及N溝道MOS晶體管，作為針對(duì)浪涌電流的保護(hù)元件來起作用。
圖19是表示將本實(shí)施方式涉及的半導(dǎo)體裝置用于CMOS晶體管CM1的輸入側(cè)保護(hù)元件的場(chǎng)合的電路圖，圖20是表示將本實(shí)施方式涉及的半導(dǎo)體裝置用于CMOS晶體管CM2的輸出側(cè)保護(hù)元件的場(chǎng)合的電路圖。
圖19中，在P溝道MOS晶體管PM1中，其源極與柵極短路，其漏極與電壓信號(hào)輸入端Vin及CMOS晶體管CM1的信號(hào)輸入部N1連接。此外電源電位Vdd被共同提供到源極與柵極。因此，在N溝道MOS晶體管NM1中，其源極與柵極短路，其漏極與電壓信號(hào)輸入端Vin及CMOS晶體管CM1的信號(hào)輸入部N1連接。此外接地電位GND被共同提供到源極與柵極。
P溝道MOS晶體管PM1與N溝道MOS晶體管NM1均與圖1～圖3所示的N溝道MOS晶體管同樣，在硅基片等支持基片、氧化膜層及硅層等SOI層被依次層積了的SOI基片的表面形成。這樣分別與圖1～圖3所示的N溝道MOS晶體管同樣，具備柵極電極、柵極絕緣膜及源極/漏極有源層。當(dāng)然，在N溝道MOS晶體管NM1中，源極/漏極有源層是注入了N型雜質(zhì)的N型源極/漏極有源層，在P溝道MOS晶體管PM1中，源極/漏極有源層是注入了P型雜質(zhì)的P型源極/漏極有源層。
此外在SOI基片中，SOI層的晶向<100>的方向與支持基片的晶向<110>的方向相一致。此外P溝道MOS晶體管PM1及N溝道MOS晶體管NM1中，其柵極電極及柵極絕緣膜的層積結(jié)構(gòu)均在SOI層的表面上形成，源極/漏極有源層在與SOI層內(nèi)的柵極電極鄰接的位置形成。這樣，在P溝道MOS晶體管PM1及N溝道MOS晶體管NM1的任意一個(gè)中，溝道方向均被配置為與SOI層的晶向<100>平行。
此外實(shí)施方式1的圖1～圖3所示的N溝道MOS晶體管中，表示了本體電壓施加用P型有源層6，但本實(shí)施方式中的P溝道MOS晶體管PM1及N溝道MOS晶體管NM1中，這種本體電壓施加用有源層的形成是任意的。
圖20中，在P溝道MOS晶體管PM2中，其源極與柵極短路，其漏極與電壓信號(hào)輸出端Vout及CMOS晶體管CM2的信號(hào)輸出部N2連接。此外電源電位Vdd被共同提供到源極與柵極。因此，在N溝道MOS晶體管NM2中，其源極與柵極短路，其漏極與電壓信號(hào)輸出端Vout及CMOS晶體管CM2的信號(hào)輸出部N2連接。此外接地電位GND被共同提供到源極與柵極。
P溝道MOS晶體管PM2及N溝道MOS晶體管NM2也與P溝道MOS晶體管PM1及N溝道MOS晶體管NM1的場(chǎng)合同樣，在SOI基片的表面形成。該場(chǎng)合下同樣，兩晶體管的溝道方向也被配置為與SOI層的晶向<100>平行。
P溝道MOS晶體管PM1、PM2及N溝道MOS晶體管NM1、NM2均為針對(duì)浪涌電流的保護(hù)元件。即，這些晶體管在通常動(dòng)作時(shí)處于斷路狀態(tài)，當(dāng)浪涌電流被施加到了漏極時(shí)轉(zhuǎn)入通路狀態(tài)。這樣，可防止浪涌電流流動(dòng)到CMOS晶體管CM1、CM2等與作為保護(hù)元件的各MOS晶體管漏極連接了的其它元件。
圖21是表示MOS晶體管MT內(nèi)的寄生雙極晶體管BP的模式圖。在寄生雙極晶體管BP中，MOS晶體管MT的源極S、漏極D分別相當(dāng)于發(fā)射極、集電極，MOS晶體管MT的本體B相當(dāng)于基極。
浪涌電流施加到漏極后，沖擊離子化電流Iimp從漏極向本體流動(dòng)。此時(shí)由基極電阻(即本體層中的電阻)Rbase產(chǎn)生電壓降。
此外根據(jù)本實(shí)施方式，P溝道MOS晶體管PM1、PM2及N溝道MOS晶體管NM1、NM2的溝道方向均與SOI層的晶向<100>平行配置。
在晶向<100>空穴的移動(dòng)度較大。這樣，在MOS晶體管是N溝道型的場(chǎng)合下，即使在N溝道MOS晶體管中包含的P型本體層產(chǎn)生沖擊離子化，發(fā)生空穴一電子對(duì)，電流流動(dòng)的場(chǎng)合下，在P型本體層內(nèi)電流也可迅速擴(kuò)散。這樣可實(shí)現(xiàn)均勻的電流分布，不發(fā)生電流局部流動(dòng)，可減小該P(yáng)型本體層中的電阻。這意味著可實(shí)現(xiàn)圖21的基極電阻Rbase的降低。
這樣，當(dāng)浪涌電流流經(jīng)N溝道MOS晶體管NM1、NM2時(shí)，可以抑制基于由其源極、漏極、本體形成的寄生雙極晶體管中流動(dòng)的沖擊離子化電流的電壓降，可提高ESD(Electro Static Discharge)耐性。
此外在MOS晶體管是P溝道型的場(chǎng)合下，當(dāng)浪涌電流流經(jīng)MOS晶體管時(shí)，可在P溝道中使電流在低電阻下流動(dòng)。
通過劈開可容易獲取沿著提高了ESD耐性的N溝道MOS晶體管及可使電流在低電阻下流動(dòng)的P溝道MOS晶體管的溝道寬度方向或溝道長(zhǎng)度方向的斷面。
<實(shí)施方式6>
本實(shí)施方式涉及在使支持基片的晶向<110>與SOI層的晶向<100>相一致而形成的SOI基片上設(shè)置所謂應(yīng)變溝道結(jié)構(gòu)的MOS晶體管的半導(dǎo)體裝置。
通過在SOI層中，在形成溝道的溝道形成區(qū)設(shè)置第1半導(dǎo)體層，在溝道形成區(qū)的鄰接區(qū)域設(shè)置第2半導(dǎo)體層，可產(chǎn)生一種使第1半導(dǎo)體層中的晶格常數(shù)值與第2半導(dǎo)體層中的晶格常數(shù)值大致相等結(jié)構(gòu)的MOS晶體管。具體地說，是一種其結(jié)構(gòu)為將SOI層中表面?zhèn)?溝道形成區(qū))作為其晶格常數(shù)大于普通硅的硅應(yīng)變溝道層，將SOI層的剩余部分(溝道形成區(qū)的鄰接區(qū))作為其晶格常數(shù)大于硅的硅鍺層的MOS晶體管(參照非專利文獻(xiàn)3)。
在其晶格常數(shù)大于硅的鄰接區(qū)外延生長(zhǎng)了的表面?zhèn)裙鑼拥木Ц癯?shù)值受到鄰接區(qū)域的晶格配置的影響，與鄰接區(qū)域的晶格常數(shù)值大致相等，具有大于普通硅的晶格常數(shù)。這樣，表面?zhèn)鹊墓鑼颖氵_(dá)到受到了拉伸應(yīng)力(tensile/stress)的狀態(tài)。這樣，可得到溝道中的載流子移動(dòng)度上升，使特性提高了的MOS晶體管。這便是所謂應(yīng)變溝道結(jié)構(gòu)的MOS晶體管。
在本實(shí)施方式中，在支持基片與SOI層中其相互的晶向錯(cuò)開的SOI基片上形成應(yīng)變溝道結(jié)構(gòu)的MOS晶體管，配置為使該溝道方向與SOI層的晶向<100>平行。此外SOI層的晶向<100>的方向與支持基片的晶向<110>的方向相一致。
圖22表示本實(shí)施方式涉及的半導(dǎo)體裝置。該半導(dǎo)體裝置是N溝道MOS晶體管，在硅基片等支持基片1、氧化膜層2及SOI層3b被依次層積了的SOI基片的表面形成。此外該N溝道MOS晶體管具備柵極電極12、柵極絕緣膜11及N型源極/漏極有源層5。此外SOI層3b具有硅應(yīng)變溝道層32及硅鍺層31的層積結(jié)構(gòu)。N溝道MOS晶體管的溝道方向與SOI層3b的晶向<100>平行配置。
柵極電極12及柵極絕緣膜11的層積結(jié)構(gòu)在SOI層3b的表面上形成，N型源極/漏極有源層5在SOI層3b內(nèi)，在平面視線上與柵極電極12鄰接的位置形成。此外源極/漏極有源層5的外緣由部分分離型元件分離區(qū)4規(guī)定。
在柵極電極12及柵極絕緣膜11的側(cè)面形成側(cè)壁絕緣膜13，在柵極電極12及源極/漏極有源層5的表面分別形成硅化區(qū)12b、5a。此外SOI層3b中柵極電極12的下方部分(MOS晶體管的溝道形成區(qū))成為較低濃度(P-)的P型本體層3a。
根據(jù)本實(shí)施方式涉及的半導(dǎo)體裝置，SOI層3b按硅應(yīng)變溝道層32及硅鍺層31的層積結(jié)構(gòu)來構(gòu)成。這樣，拉伸應(yīng)力可從作為鄰接區(qū)的硅鍺層31施加到作為溝道形成區(qū)的硅應(yīng)變溝道層32，提高溝道中的載流子移動(dòng)度。
此外，MOS晶體管的溝道方向被配置為與SOI層3b的晶向<100>平行。由于在晶向<100>空穴的移動(dòng)度較大，因而在MOS晶體管是N溝道型的場(chǎng)合下，如實(shí)施方式5中所述，即使在N溝道MOS晶體管中包含的P型本體層3a中產(chǎn)生沖擊離子化，發(fā)生空穴-電子對(duì)，電流流動(dòng)的場(chǎng)合下，在P型本體層3a內(nèi)電流也可迅速擴(kuò)散。這樣可實(shí)現(xiàn)均勻的電流分布，不發(fā)生電流局部流動(dòng)，可減小該P(yáng)型本體層3a中的電阻。
這樣，可以抑制基于由N溝道MOS晶體管的源極、漏極、本體形成的寄生雙極中流動(dòng)的沖擊離子化電流的電壓降，可提高ESD耐性。
在MOS晶體管是P溝道型的場(chǎng)合下，可在P溝道中使電流在低電阻下流動(dòng)。
此外在SOI基片中，在支持基片1與SOI層3b中使相互的晶向錯(cuò)開，這樣，可使支持基片1的劈開面與SOI層3b的劈開面相異，可難以割裂SOI基片。這意味著SOI基片強(qiáng)度提高。由于SOI基片的強(qiáng)度提高，因而可減小在各制造工序中產(chǎn)生的應(yīng)力。由于晶體管的特性因應(yīng)力而變，所以應(yīng)力控制是重要的。尤其在本實(shí)施方式中，由于從硅鍺層31施加拉伸應(yīng)力來形成硅應(yīng)變溝道層32，因而更高精度的應(yīng)力控制是必要的。通過采用本SOI基片，除了可提高ESD耐性，提高P溝道MOS晶體管中的電流驅(qū)動(dòng)能力，還可減小在各制造工序中產(chǎn)生的不確定應(yīng)力，使應(yīng)力控制得到提高。
通過劈開可容易獲取沿著提高了ESD耐性的N溝道MOS晶體管及可使電流在低電阻下流動(dòng)的P溝道MOS晶體管的溝道寬度方向或溝道長(zhǎng)度方向的斷面。
此外由于在支持基片1與SOI層3b中其相互的晶向錯(cuò)開，因而可有效利用難以發(fā)生割裂等上述SOI基片的特長(zhǎng)。
圖23～圖26表示本實(shí)施方式涉及的應(yīng)變溝道結(jié)構(gòu)的SOI基片的制造方法。這里，對(duì)比如采用周知的SMART CUT法(注冊(cè)商標(biāo))來貼合支持基片1與SOI層3b作以說明。
在貼合前的階段，在SOI層用晶片320的表面利用比如UHV-CVD(Ultra High Vacuum CVD)法來形成硅鍺層31(圖23)。接著，進(jìn)行達(dá)到硅鍺層31的厚度DP1的深度的氫離子注入IP，形成結(jié)晶缺陷層DF(圖24)。
接下來，如圖25所示，將SOI層用晶片320的硅鍺層31貼合到其氧化膜層2在表面上形成了的支持基片1側(cè)晶片的主表面。圖25中用符號(hào)BD來表示貼合面的位置。此時(shí)，使支持基片1與SOI層用晶片320的晶向<100>互相錯(cuò)開45°來貼合。
接下來進(jìn)行熱處理，使結(jié)晶缺陷層DF脆弱化，如圖26所示，在結(jié)晶缺陷層DF中對(duì)SOI層用晶片320進(jìn)行分割。此時(shí)，SOI層用晶片320中粘結(jié)強(qiáng)度低的周邊部也被除去。此外圖26中，用記號(hào)DT表示分割面。
在該狀態(tài)下追加熱處理，提高硅鍺層31與支持基片1的貼合強(qiáng)度，對(duì)硅鍺層31的表面進(jìn)行輕研磨，除去殘存的結(jié)晶缺陷層DF。
其后，在硅鍺層31的表面使硅比如外延生長(zhǎng)，形成硅應(yīng)變溝道層32(圖27)。此后，通過進(jìn)行N溝道MOS晶體管的一般制造工序，獲得圖22所示的結(jié)構(gòu)。
<實(shí)施方式7>
本實(shí)施方式涉及一種由使支持基片的晶向<110>與SOI層的晶向<100>相一致而形成的SOI基片上的4個(gè)MOS晶體管來構(gòu)成SRAM(Static Random Access Memory)的半導(dǎo)體裝置。
圖28是本實(shí)施方式涉及的半導(dǎo)體裝置的電路圖。如圖28所示，在該半導(dǎo)體裝置中，2個(gè)N溝道MOS晶體管NMd1、NMd2與2個(gè)P溝道MOS晶體管PMa1、PMa2構(gòu)成SRAM。
即，N溝道MOS晶體管NMd1的漏極與N溝道MOS晶體管NMd2的柵極連接，N溝道MOS晶體管NMd2的漏極與N溝道MOS晶體管NMd1的柵極連接。
此外接地電位GND被提供到N溝道MOS晶體管NMd1、NMd2的源極。N溝道MOS晶體管NMd1的漏極還與P溝道MOS晶體管PMa1的漏極連接，N溝道MOS晶體管NMd2的漏極還與P溝道MOS晶體管PMa2的漏極連接。P溝道MOS晶體管PMa1、PMa2的源極分別與位線BL1、BL2連接。
MOS晶體管NMd1、NMd2、PMa1、PMa2均與圖1～圖3所示的N溝道MOS晶體管同樣，在硅基片等支持基片、氧化膜層及硅層等SOI層被依次層積了的SOI基片的表面形成。分別與圖1～圖3所示的N溝道MOS晶體管同樣，具備柵極電極、柵極絕緣膜及源極/漏極有源層。當(dāng)然，對(duì)于上述晶體管中的P溝道MOS晶體管，源極/漏極有源層是注入了P型雜質(zhì)的P型源極/漏極有源層。
此外在SOI基片中，SOI層的晶向<100>的方向與支持基片的晶向<110>的方向相一致。此外MOS晶體管NMd1、NMd2、PMa1、PMa2中，其柵極電極及柵極絕緣膜的層積結(jié)構(gòu)均在SOI層的表面上形成，源極/漏極有源層在與SOI層內(nèi)的柵極電極鄰接的位置形成。
如圖29所示，在N溝道MOS晶體管NMd1，NMd2中，它們的溝道方向被配置為與SOI層的晶向<100>平行。即，與溝道方向垂直的柵極電極12的柵極寬度方向被配置為與SOI層的晶向<100>平行。
另一方面，在P溝道MOS晶體管PMa1、PMa2中，它們的溝道方向被配置為與SOI層的晶向<110>平行。即，與溝道方向垂直的柵極電極12s的柵極寬度方向被配置為與SOI層的晶向<110>平行。
實(shí)施方式1的圖1～圖3所示的N溝道MOS晶體管中，表示了本體電壓施加用P型有源層6，但本實(shí)施方式中的MOS晶體管NMd1、NMd2、PMa1、PMa2中，這種本體電壓施加用有源層的形成是任意的。
根據(jù)本實(shí)施方式涉及的半導(dǎo)體裝置，MOS晶體管NMd1、NMd2、PMa1、PMa2按照構(gòu)成SRAM的原則來連接。這樣，相當(dāng)于存儲(chǔ)SRAM中的信息的驅(qū)動(dòng)晶體管的N溝道MOS晶體管NMd1、NMd2的溝道方向被配置為與SOI層的晶向<100>平行。此外相當(dāng)于控制SRAM中信息的交換的存取晶體管的P溝道MOS晶體管PMa1、PMa2的溝道方向被配置為與SOI層的晶向<110>平行。
即，由于使P溝道MOS晶體管PMa1、PMa2的溝道方向與SOI層的晶向<110>平行，因而與使這些溝道方向與SOI層的晶向<100>平行的場(chǎng)合相比，P溝道MOS晶體管PMa1、PMa2的載流子移動(dòng)度變小。
這里，表示一個(gè)作為表示SRAM的存儲(chǔ)器單元中的信息保持穩(wěn)定度的指標(biāo)，驅(qū)動(dòng)晶體管的傳導(dǎo)度與存取晶體管的傳導(dǎo)度之比RceLL。
算式1Rcell=WdrLdr·μdr·PdrWacLac·μac·Pac]]>在算式1中，Wdr表示驅(qū)動(dòng)晶體管的柵極寬度，Ldr表示驅(qū)動(dòng)晶體管的柵極長(zhǎng)，μdr表示驅(qū)動(dòng)晶體管的載流子移動(dòng)度，Pdr表示有關(guān)驅(qū)動(dòng)晶體管上述之外的傳導(dǎo)度的參數(shù)，Wac表示存取晶體管的柵極寬度，Lac表示存取晶體管的柵極長(zhǎng)，μac表示存取晶體管的載流子移動(dòng)度，Pac表示有關(guān)存取晶體管上述之外的傳導(dǎo)度的參數(shù)。
為提高SRAM存儲(chǔ)器單元中的信息保持的穩(wěn)定性，必須使傳導(dǎo)度之比Rcell值達(dá)到某種程度以上。如果與使4個(gè)MOS晶體管的溝道方向與所有SOI層的晶向<100>平行的場(chǎng)合相比，在本實(shí)施方式涉及的半導(dǎo)體裝置中，可減小存取晶體管的載流子移動(dòng)度μac。這意味著在算式1中可增大傳導(dǎo)度之比Rcell的值，可實(shí)現(xiàn)SRAM動(dòng)作穩(wěn)定性的提高。
此外對(duì)在本實(shí)施方式的半導(dǎo)體裝置中，置換為使SOI層旋轉(zhuǎn)了45°或135°的結(jié)構(gòu)，采用使支持基片的晶向<110>與SOI層的晶向<110>相一致的以往的SOI基片結(jié)構(gòu)的場(chǎng)合作以探討。在該場(chǎng)合下，作為驅(qū)動(dòng)晶體管的N溝道MOS晶體管NMd1、NMd2的溝道方向與SOI層的晶向<110>平行，作為存取晶體管的P溝道MOS晶體管PMa1、PMa2的溝道方向與SOI層的晶向<100>平行。在該場(chǎng)合下同樣，與本實(shí)施方式的場(chǎng)合相比，存取晶體管的載流子移動(dòng)度μac增大，不能增加傳導(dǎo)度之比Rcell的值。
通過以上記述，如果在比如本實(shí)施方式涉及的半導(dǎo)體裝置中配置SRAM存儲(chǔ)器單元的各晶體管，可以使SRAM動(dòng)作穩(wěn)定化。
或者，如果將傳導(dǎo)度之比Rcell的值只保持到規(guī)定值即可，則可減小存取晶體管的載流子移動(dòng)度μac，由此也可減小驅(qū)動(dòng)晶體管的柵極寬度Wdr，可實(shí)現(xiàn)節(jié)省空間化。
這樣，通過劈開可容易地獲得沿著可使SRAM動(dòng)作穩(wěn)定化的MOS晶體管的溝道寬度方向或溝道長(zhǎng)度方向的斷面。
發(fā)明效果根據(jù)權(quán)利要求1中記載的發(fā)明，在SOI基片的支持基片與SOI層其相互的晶向錯(cuò)開。這樣，按照旨在提高形成于SOI基片上的半導(dǎo)體裝置的特性的原則來調(diào)整SOI層的晶向，配置該半導(dǎo)體裝置，同時(shí)在為進(jìn)行試驗(yàn)研究而劈開時(shí)，可容易地獲得與該晶向平行的面。此外根據(jù)本權(quán)利要求中記載的發(fā)明，連接P型本體層與本體電壓施加用P型有源層的通路被與SOI層的晶向<100>平行配置。由于在晶向<100>空穴的移動(dòng)度較大，因而如果通過本體電壓施加用P型有源層將電壓施加到P型本體層，則對(duì)P型本體層的電壓傳送可加快進(jìn)行，P型本體層中電壓的固定能力可提高。通過該電壓固定能力的提高，可增加電路穩(wěn)定性，降低低頻噪聲。其結(jié)果是，半導(dǎo)體裝置的線性特性得到提高。熱載流子耐性也提高。這樣，通過劈開可容易地獲得沿著電壓固定能力提高了的N溝道MOS晶體管的溝道寬度方向或溝道長(zhǎng)度方向的斷面。
根據(jù)權(quán)利要求6中記載的發(fā)明，在SOI基片的支持基片與SOI層其相互的晶向錯(cuò)開。這樣，按照旨在提高形成于SOI基片上的半導(dǎo)體裝置的特性的原則來配置SOI層的晶向，同時(shí)在為進(jìn)行試驗(yàn)研究而劈開時(shí)，可沿著支持基片的劈開面對(duì)SOI基片整體進(jìn)行分割。此外根據(jù)本權(quán)利要求中記載的發(fā)明，連接P型本體層與P型有源層的通路被與SOI層的晶向<100>平行配置。由于在晶向<100>空穴的移動(dòng)度較大，因而如果通過P型有源層將電壓施加到P型本體層，對(duì)P型本體層的電壓傳送可加快進(jìn)行，P型本體層中電壓的固定能力可提高。這樣，通過劈開可容易地獲得沿著連接電壓固定能力提高了的MIS型電容器的P型本體層與P型有源層的通路方向的斷面。
根據(jù)權(quán)利要求7中記載的發(fā)明，在SOI基片的支持基片與SOI層其相互的晶向錯(cuò)開。這樣，按照旨在提高形成于SOI基片上的半導(dǎo)體裝置的特性的原則來配置SOI層的晶向，同時(shí)在為進(jìn)行試驗(yàn)研究而劈開時(shí)，可沿著支持基片的劈開面對(duì)SOI基片整體進(jìn)行分割。此外根據(jù)本權(quán)利要求中記載的發(fā)明，MIS晶體管的源極與柵極被短路，其它漏極與其它元件的信號(hào)輸入部或信號(hào)輸出部連接。這樣，可使MIS晶體管作為防止其它元件由于浪涌電流被破壞的保護(hù)元件而起作用。此外根據(jù)本權(quán)利要求中記載的發(fā)明，MIS晶體管的溝道方向被與SOI層的晶向<100>平行配置。由于在晶向<100>空穴的移動(dòng)度較大，因而在MIS晶體管是N溝道型的場(chǎng)合下，即使在N溝道MIS晶體管中包含的P型本體層產(chǎn)生沖擊離子化，發(fā)生空穴-電子對(duì)，電流流動(dòng)的場(chǎng)合下，在P型本體層內(nèi)電流也可迅速擴(kuò)散。這樣可實(shí)現(xiàn)均勻的電流分布，不發(fā)生電流局部流動(dòng)，可減小該P(yáng)型本體層中的電阻。這樣，當(dāng)浪涌電流流經(jīng)N溝道MIS晶體管時(shí)，可以抑制基于由N溝道MIS晶體管的源極、漏極、本體形成的寄生雙極中流動(dòng)的沖擊離子化電流的電壓降，可提高ESD(Electro Staticdischarge)耐性。此外由于在晶向<100>空穴的移動(dòng)度較大，因而在MIS晶體管是P溝道型的場(chǎng)合下，當(dāng)浪涌電流流經(jīng)MIS晶體管時(shí)，可在P溝道中使電流在低電阻下流動(dòng)。這樣，通過劈開可容易獲取沿著提高了ESD耐性的N溝道MOS晶體管及可使電流在低電阻下流動(dòng)的P溝道MOS晶體管的溝道寬度方向或溝道長(zhǎng)度方向的斷面。
根據(jù)權(quán)利要求8中記載的發(fā)明，第1半導(dǎo)體層中的晶格常數(shù)值與第2半導(dǎo)體層中的晶格常數(shù)值大致相等。這樣，如果使第1半導(dǎo)體層中的晶格常數(shù)值大于通常狀態(tài)，則可從鄰接區(qū)向溝道形成區(qū)施加拉伸應(yīng)力，提高溝道中的載流子的移動(dòng)度。此外MIS晶體管的溝道方向被與SOI層的晶向<100>平行配置。由于在晶向<100>空穴的移動(dòng)度較大，因而在MIS晶體管是N溝道型的場(chǎng)合下，即使在N溝道MIS晶體管中包含的P型本體層產(chǎn)生沖擊離子化，發(fā)生空穴-電子對(duì)，電流流動(dòng)的場(chǎng)合下，在P型本體層內(nèi)電流也可迅速擴(kuò)散。這樣可實(shí)現(xiàn)均勻的電流分布，不發(fā)生電流局部流動(dòng)，可減小該P(yáng)型本體層中的電阻。這樣，可以抑制基于由N溝道MIS晶體管的源極、漏極、本體形成的寄生雙極中流動(dòng)的沖擊離子化電流的電壓降，可提高ESD(Electro Static discharge)耐性。此外由于在晶向<100>空穴的移動(dòng)度較大，因而在MIS晶體管是P溝道型的場(chǎng)合下，可在P溝道中使電流在低電阻下流動(dòng)。此外在SOI基片中，在支持基片與SOI層使相互的晶向錯(cuò)開，這樣，可使支持基片的劈開面與SOI層的劈開面相異，可難以割裂SOI基片。這意味著SOI基片強(qiáng)度提高，可提高M(jìn)IS晶體管的制造工序中的應(yīng)力控制。這樣，通過劈開可容易獲取沿著提高了ESD耐性的N溝道MOS晶體管及可使電流在低電阻下流動(dòng)的P溝道MOS晶體管的溝道寬度方向或溝道長(zhǎng)度方向的斷面。此外可有效利用由于在晶向<100>空穴的移動(dòng)度較大，而且在支持基片與SOI層其相互的晶向錯(cuò)開，因而難以割裂等上述SOI基片的特長(zhǎng)。
根據(jù)權(quán)利要求9中記載的發(fā)明，第1及第2P溝道MIS晶體管與第1及第2N溝道MIS晶體管按照構(gòu)成SRAM的原則來連接。這樣，相當(dāng)于存儲(chǔ)SRAM中的信息的驅(qū)動(dòng)晶體管的第1及第2N溝道MIS晶體管的溝道方向被配置為與SOI層的晶向<100>平行。此外相當(dāng)于控制SRAM中信息的交換的存取晶體管的第1及第2P溝道MIS晶體管的溝道方向被配置為與SOI層的晶向<110>平行。由于與晶向<100>相比，在晶向<110>空穴的移動(dòng)度較小，因而可減小作為存取晶體管的第1及第2P溝道MIS晶體管的載流子移動(dòng)度。這樣，可提高驅(qū)動(dòng)晶體管的傳導(dǎo)度與存取晶體管的傳導(dǎo)度之比，可使SRAM動(dòng)作穩(wěn)定化。這樣，通過劈開可容易獲取沿著可使SRAM動(dòng)作穩(wěn)定化的MIS晶體管的溝道寬度方向或溝道長(zhǎng)度方向的斷面。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括SOI基片，其中支持基片、氧化膜層和SOI層依次層疊，所述SOI層具有第一結(jié)晶面的半導(dǎo)體表面，所述SOI層的晶向<100>與支持基片的晶向<110>排成直線；N溝道MIS晶體管，其包括形成在所述SOI層的所述半導(dǎo)體表面上的柵極絕緣膜、沿第一方向延伸并形成在所述柵極絕緣膜上的柵極電極、沿與所述第一方向垂直的第二方向排成直線并形成在所述柵極電極的兩側(cè)處的N型有源層和形成在所述柵極電極的下面以及所述N型有源層之間的P型本體層；本體電壓施加用P型有源層，其形成在所述SOI層的所述結(jié)晶面上；P型通路部，其將所述P型本體層和所述本體電壓施加用P型有源層連接起來，其中所述第一方向與所述SOI層的所述晶向<100>排成直線。
2.根據(jù)權(quán)利要求1的半導(dǎo)體裝置，其中所述支持基片具有半導(dǎo)體表面，該半導(dǎo)體表面是與所述SOI層的所述結(jié)晶面相等的結(jié)晶面，并且所述氧化膜層形成在所述支持基片的所述半導(dǎo)體表面上。
3.根據(jù)權(quán)利要求2的半導(dǎo)體裝置，其中所述第一結(jié)晶面是(100)面。
4.根據(jù)權(quán)利要求2的半導(dǎo)體裝置，進(jìn)一步包括形成在所述P型通路部和所述柵極電極之間的第一絕緣膜，其中所述第一絕緣膜比所述柵極絕緣膜厚。
5.根據(jù)權(quán)利要求4的半導(dǎo)體裝置，進(jìn)一步包括環(huán)繞所述N溝道MIS晶體管、所述P型有源層和所述P型通路部的第二絕緣膜，其中所述第二絕緣膜比所述第一絕緣膜厚。
6.根據(jù)權(quán)利要求5的半導(dǎo)體裝置，其中所述第二絕緣膜接觸所述氧化膜層。
7.一種半導(dǎo)體裝置，包括SOI基片，其中具有支持基片、SOI層和形成在所述支持基片和所述SOI層之間的氧化膜層，所述SOI層具有第一結(jié)晶面的半導(dǎo)體表面，以及所述SOI層的晶向<100>與支持基片的晶向<110>排成直線；以及P溝道MIS晶體管，其包括形成在所述SOI層的所述半導(dǎo)體表面上的柵極絕緣膜、沿第一方向延伸并形成在所述柵極絕緣膜上的柵極電極、沿與所述第一方向垂直的第二方向排成直線并形成在所述柵極電極的兩側(cè)處的P型有源層和形成在所述柵極電極的下面以及所述P型有源層之間的N型本體層；其中所述第二方向與所述SOI層的所述晶向<100>排成直線。
8.根據(jù)權(quán)利要求7的半導(dǎo)體裝置，其中所述支持基片具有半導(dǎo)體表面，該半導(dǎo)體表面是與所述SOI層的所述結(jié)晶面相等的結(jié)晶面，并且所述氧化膜層形成在所述支持基片的所述半導(dǎo)體表面上。
9.根據(jù)權(quán)利要求8的半導(dǎo)體裝置，其中所述第一結(jié)晶面是(100)面。
10.一種半導(dǎo)體裝置，包括SOI基片，其中具有支持基片、SOI層和形成在所述支持基片和所述SOI層之間的氧化膜層，所述SOI層具有第一結(jié)晶面的半導(dǎo)體表面，以及所述SOI層的晶向<100>與支持基片的晶向<110>排成直線；以及P溝道MIS晶體管，其包括形成在所述SOI層的所述半導(dǎo)體表面上的第一柵極絕緣膜、沿第一方向延伸并形成在所述柵極絕緣膜上的柵極電極、沿與所述第一方向垂直的第二方向排成直線并形成在所述柵極電極的兩側(cè)處的P型有源層和形成在所述柵極電極的下面以及所述P型有源層之間的N型本體層；N溝道MIS晶體管，其包括形成在所述SOI層的所述半導(dǎo)體表面上的第二柵極絕緣膜、沿第三方向延伸并形成在所述柵極絕緣膜上的柵極電極、沿與所述第三方向垂直的第四方向排成直線并形成在所述柵極電極的兩側(cè)處的N型有源層和形成在所述柵極電極的下面以及所述N型有源層之間的P型本體層；其中所述第二方向和所述第四方向都與所述SOI層的所述晶向<100>排成直線。
11.根據(jù)權(quán)利要求10的半導(dǎo)體裝置，其中所述支持基片具有半導(dǎo)體表面，該半導(dǎo)體表面是與所述SOI層的所述結(jié)晶面相等的結(jié)晶面，并且所述氧化膜層形成在所述支持基片的所述半導(dǎo)體表面上。
12.根據(jù)權(quán)利要求11的半導(dǎo)體裝置，其中所述第一結(jié)晶面是(100)面。
全文摘要
提供一種作為形成于半導(dǎo)體基片上的半導(dǎo)體裝置，可有效利用半導(dǎo)體基片特長(zhǎng)的半導(dǎo)體裝置及其制造方法。在使支持基片(1)的晶向<110>與SOI層(3)的晶向<100>相一致而形成的SOI基片上，形成包含P型本體層(3a)的N溝道MOS晶體管和與P型本體層(3a)接觸的本體電壓施加用P型有源層(6)。連接P型本體層(3a)與本體電壓施加用P型有源層(6)的通路與SOI層(3)的晶向<100>平行配置。由于在晶向<100>空穴的移動(dòng)度較大，因而可減小上述通路中的寄生電阻Ra、Rb。這樣，對(duì)P型本體層(3a)的電壓傳輸可較快進(jìn)行，P型本體層(3a)中電壓的固定能力得到提高。
文檔編號(hào)H01L29/04GK1819272SQ20051013773
公開日2006年8月16日 申請(qǐng)日期2003年7月17日 優(yōu)先權(quán)日2002年10月17日
發(fā)明者前田茂伸, 前川繁登, 松本拓治 申請(qǐng)人:株式會(huì)社瑞薩科技