專利名稱：閃存器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及閃存器件(flash memory device)及其制造方法，更具體地，涉及一種閃存器件及其制造方法，其中可使在編程操作中的Vt擾動(dòng)現(xiàn)象(disturbance phenomenon)最小化，可改善器件的操作速度且可形成穩(wěn)定的自對準(zhǔn)接觸。
背景技術(shù)：
閃存為一種類型的非易失性存儲器，即使在斷電時(shí)其也可保持?jǐn)?shù)據(jù)。閃存可電編程和擦除，且不需要以預(yù)定周期重寫數(shù)據(jù)的刷新功能。該閃存器件可取決于單元的結(jié)構(gòu)及操作條件主要分類為兩種NOR及NAND類型的閃存。該NOR類型閃存具有多個(gè)并行連接的字線且可編程及可擦除預(yù)定地址。該NOR類型閃存一般用于需要高速操作的應(yīng)用。相反，該NAND類型閃存具有這樣的結(jié)構(gòu)，其中多個(gè)存儲單元晶體管串行連接以形成一個(gè)串(string)且該串連接至源極及漏極。該NAND類型閃存一般用于存儲高集成數(shù)據(jù)的應(yīng)用。
圖1為一閃存器件的剖視圖，其用于說明在相關(guān)技術(shù)中制造該器件的方法。
參照圖1，在半導(dǎo)體襯底10上形成多條源極選擇線SSL及多條字線WL0、WL1，所述字線配置于多條漏極選擇線DSL(未示出)之間，其間具有預(yù)定距離。在此情況下，考慮到器件及密度，所述字線的數(shù)目可為16、32或64。下文中，將源極選擇線SSL與漏極選擇線一起稱作″選擇線″。
同時(shí)，字線WL0、WL1或選擇線SSL具有這樣的結(jié)構(gòu)，其中隧道氧化物膜11、用于浮置柵極的導(dǎo)電膜12、電介質(zhì)膜13、用于控制柵極的導(dǎo)電膜14及導(dǎo)電層15順序堆迭。此時(shí)，選擇線SSL的用于浮置柵極的導(dǎo)電膜12與用于控制柵極的導(dǎo)電膜14通過預(yù)定工藝而電連接，但是未在圖中示出連接。形成它們的工藝在本領(lǐng)域中熟知且將省略其詳細(xì)描述。
此后，緩沖膜16形成于包括字線WL0、WL1及選擇線SSL的半導(dǎo)體襯底10的整個(gè)結(jié)構(gòu)上。接著，結(jié)區(qū)10A、10B通過離子注入工藝而形成。在此情況下，形成于源極選擇線SSL之間的結(jié)區(qū)10B成為公共源極(commonsource)且形成于漏極選擇線DSL之間的結(jié)區(qū)(未示出)成為在后續(xù)工藝中將連接至位線(bit line)的漏極。
氮化物膜17沉積于該整個(gè)結(jié)構(gòu)上之后，執(zhí)行毯覆式蝕刻(blanket etch)工藝。由此間隔物17A形成于源極選擇線SSL之間的源極選擇線SSL的側(cè)壁上及漏極選擇線之間的漏極選擇線的側(cè)壁上。該氮化物膜間隔物17A對于在蝕刻用于后續(xù)自對準(zhǔn)接觸的接觸孔的工藝中的層間絕緣膜的蝕刻選擇性的目的是必需的。當(dāng)該氮化物膜17沉積且形成該間隔物17A時(shí)，該氮化物膜17填充在字線WL0、WL1之間。因此，不暴露結(jié)區(qū)10A，但是部分地暴露公共源極10B或漏極。
用于防止單元損傷并保護(hù)所述單元免于離子注入工藝中的離子影響的犧牲性氮化物膜18形成于包括氮化物膜17的整個(gè)結(jié)構(gòu)上，該單元損傷是在后續(xù)的接觸孔形成工藝中通過蝕刻而引起的。該犧牲性氮化物膜18可用作后來的CMP(化學(xué)機(jī)械拋光工藝)中的拋光停止膜。
自該工藝可看出，自對準(zhǔn)接觸所必需的氮化物膜17填充于字線WL0、WL1之間。由于氮化物膜的物理特征，應(yīng)力施加于所述字線WL0、WL1。還公知氮化物膜具有氧化物膜的介電常數(shù)的兩倍或三倍的介電常數(shù)值。為此原因，字線WL0、WL1之間的電容值變高。因此，存在由于編程操作中的距離現(xiàn)象(distance phenomenon)使得編程操作速度降低且相鄰單元的閾值電壓(Vt)改變的問題。當(dāng)器件的集成水平變高且字線之間的距離變窄時(shí)此現(xiàn)象更加明顯。

發(fā)明內(nèi)容
本發(fā)明的優(yōu)點(diǎn)為一種閃存器件及其制造方法，其中以一種方式使得可形成穩(wěn)定的自對準(zhǔn)接觸、可使在編程操作中的Vt擾動(dòng)現(xiàn)象最小化且可改善器件的操作速度，該方式為在具有源極選擇線、多條字線及漏極選擇線的串結(jié)構(gòu)中，形成自對準(zhǔn)接觸后，在字線之間、字線與源極選擇線之間及字線與漏極選擇線之間填充第一絕緣膜；及使用第二絕緣膜來形成間隔物于源極選擇線及漏極選擇線的側(cè)壁上，其中該第一絕緣膜具有小于該第二絕緣膜的介電常數(shù)值的介電常數(shù)值。
根據(jù)本發(fā)明的一個(gè)方面，提供一種閃存器件，其包括形成于半導(dǎo)體襯底上的多條源極選擇線、多條字線及多條漏極選擇線；第一絕緣膜，其形成于所述字線之間、所述字線與所述源極選擇線之間及所述字線與所述漏極選擇線之間的半導(dǎo)體襯底上；及間隔物，其形成于所述源極選擇線之間的所述源極選擇線的側(cè)壁上且由第二絕緣膜形成。在此情況下，該第一絕緣膜具有小于該第二絕緣膜的介電常數(shù)值的介電常數(shù)值。
根據(jù)本發(fā)明的另一方面，提供一種制造閃存器件的方法，其包括以下步驟在半導(dǎo)體襯底上形成多條源極選擇線、多條字線及多條漏極選擇線；所述字線之間、所述字線與所述源極選擇線之間及所述字線與所述漏極選擇線之間的空間埋以第一絕緣膜；及在所述源極選擇線之間的所述源極選擇線的側(cè)壁上形成由第二絕緣膜形成的間隔物。在此情況下，該第一絕緣膜具有小于該第二絕緣膜的介電常數(shù)值的介電常數(shù)值。


圖1為閃存器件的剖視圖，其用于說明在相關(guān)技術(shù)中制造該器件的方法；圖2A至2G為閃存器件的剖視圖，其用于說明根據(jù)本發(fā)明的器件的制造方法；及圖3為示出常規(guī)閃存器件與根據(jù)本發(fā)明的閃存器件之間的編程速度對比的曲線圖。
具體實(shí)施例方式
現(xiàn)在，將參照附圖描述根據(jù)本發(fā)明的優(yōu)選實(shí)施例。由于優(yōu)選實(shí)施例是為了使本領(lǐng)域技術(shù)人員能理解本發(fā)明而提供，故可以各種方式修改所述實(shí)施例且本發(fā)明的范圍不受稍后所述的優(yōu)選實(shí)施例的限制。
圖2A至2G為閃存器件的剖視圖，其用于說明根據(jù)本發(fā)明的器件的制造方法。下文將參照圖2A至2G詳細(xì)描述本發(fā)明的實(shí)施例。
參照圖2A，多條源極選擇線SSL、多條字線WL0、WL1及多條漏極選擇線(未示出)間隔預(yù)定距離地平行形成于半導(dǎo)體襯底100上，該襯底中定義存儲單元區(qū)及選擇晶體管區(qū)(源極選擇晶體管區(qū)及漏極選擇晶體管區(qū))。雖然一般16、32或64條字線形成于源極選擇線SSL與漏極選擇線之間，但是在圖中作為每兩條字線示出。下文中，將源極選擇線SSL及漏極選擇線一起稱作″選擇線″。
同時(shí)，字線WL0、WL1或選擇線SSL具有這樣的結(jié)構(gòu)，其中隧道氧化物膜101、用于浮置柵極的導(dǎo)電膜102、電介質(zhì)膜103、用于控制柵極的導(dǎo)電膜104及導(dǎo)電層105順序堆迭。在此情況下，可使用多晶硅來形成用于浮置柵極的導(dǎo)電膜102及用于控制柵極的導(dǎo)電膜104。電介質(zhì)膜103可具有ONO結(jié)構(gòu)，其中第一氧化物膜、氮化物膜及第二氧化物膜順序堆迭。另外，可使用包括金屬硅化物層或W/WN的堆迭膜來形成導(dǎo)電層105。然而，導(dǎo)電層105并不為必不可少的元件且因此可省略。
另外，選擇線SSL的用于浮置柵極的導(dǎo)電膜102與用于控制柵極的導(dǎo)電膜104可通過預(yù)定工藝而電連接，但是并未示出于圖中。在一可能的配置中，形成字線及選擇線后，選擇線的用于浮置柵極的導(dǎo)電膜102與用于控制柵極的導(dǎo)電膜104便可通過從選擇晶體管區(qū)去除電介質(zhì)膜而電連接。作為另一方法，在后續(xù)工藝中，插塞(plug)可形成于選擇線中使得選擇線的用于浮置柵極的導(dǎo)電膜102與用于控制柵極的導(dǎo)電膜104相連接。
參照圖2B，為了減少在形成柵極線的蝕刻工藝中所產(chǎn)生的蝕刻損傷，執(zhí)行再氧化(re-oxidization)工藝。然后形成用于防止后來的離子注入工藝的損傷的緩沖膜106?？尚纬稍摼彌_膜106為具有氧化物膜、氮化物膜或氮氧化物膜的堆迭結(jié)構(gòu)。此時(shí)，可形成該氧化物膜為20μ至200μ的厚度且可形成該氮化物膜至10μ至100μ的厚度。
接著執(zhí)行離子注入工藝從而在暴露的半導(dǎo)體襯底100中形成離子注入?yún)^(qū)域100A。在此情況下，形成于源極選擇線SSL之間的結(jié)區(qū)100B成為公共源極，且形成于漏極選擇線DSL之間的結(jié)區(qū)(未示出)成為在后續(xù)工藝中將連接至位線的漏極。
此后，第一絕緣膜107形成于包括字線及選擇線的半導(dǎo)體襯底100的整個(gè)結(jié)構(gòu)上?？墒褂醚趸锬硇纬稍摰谝唤^緣膜107，該氧化物膜比氮化物膜具有小的介電常數(shù)。該第一絕緣膜107的厚度可大于相鄰字線之間的距離的1/2。即，相鄰字線之間的區(qū)域可以被該第一絕緣膜107完全填充。因?yàn)樽志€之間的區(qū)域以具有低介電常數(shù)的氧化物膜填充，所以字線之間的電容減小。這引起單元的改善的Vt干擾特性。
參照圖2C，光致抗蝕劑涂覆于包括第一絕緣膜107的半導(dǎo)體襯底100的整個(gè)結(jié)構(gòu)上。接著執(zhí)行曝光及顯影工藝從而形成光致抗蝕劑圖案(未示出)。此后，執(zhí)行將該光致抗蝕劑圖案用作蝕刻掩模的蝕刻工藝從而去除形成于半導(dǎo)體襯底100的選擇線之間的區(qū)域中的第一絕緣膜107。此時(shí)，該緩沖膜106可通過控制蝕刻工藝時(shí)間或執(zhí)行使用磷酸的后續(xù)清潔工藝而去除。由此，該第一絕緣膜107僅保留于字線WL0、WL1之間、字線與源極選擇線SSL之間及字線與漏極選擇線之間且結(jié)區(qū)100B暴露。
參照圖2D，用于形成間隔物的第二絕緣膜108形成于包括第一絕緣膜107的半導(dǎo)體襯底100的整個(gè)結(jié)構(gòu)上。在此情況下，可使用氮化物膜來形成該第二絕緣膜108。此時(shí)，由于第一絕緣膜107埋于字線之間的區(qū)域中，故第二絕緣膜108并不形成于字線之間的區(qū)域中。因此，可防止由第二絕緣膜108引起的單元應(yīng)力且可防止字線WL0、WL1之間的電容增加。
參照圖2E，執(zhí)行蝕刻工藝以蝕刻該第二絕緣膜108使得公共源極區(qū)被暴露，因此于源極選擇線SSL及漏極選擇線的側(cè)壁上形成絕緣膜間隔物108A。在此情況下，該蝕刻工藝可使用干式蝕刻工藝。犧牲氮化物膜109形成于包括第二絕緣膜108的半導(dǎo)體襯底100的整個(gè)結(jié)構(gòu)上，該犧牲氮化物膜109用于防止在后來的接觸孔形成工藝中的蝕刻所引起的單元損傷并保護(hù)所述單元免于離子注入工藝中的離子影響。該犧牲氮化物膜109可用作后來的CMP工藝中的拋光停止膜。
可使用該第二絕緣膜108來執(zhí)行該自對準(zhǔn)接觸工藝。然而，為了確保足量的蝕刻余量(etch margin)，可形成該犧牲氮化物膜109。在此情況下，若蝕刻余量足夠，則可省略該犧牲氮化物膜109。
參照圖2F，層間絕緣膜110形成于包括犧牲氮化物膜109的半導(dǎo)體襯底100的整個(gè)結(jié)構(gòu)上。接著涂覆光致抗蝕劑且執(zhí)行曝光及現(xiàn)像工藝從而形成光致抗蝕劑圖案111。
參照圖2G，通過使用該光致抗蝕劑圖案111的蝕刻工藝蝕刻該層間絕緣膜110，因此形成接觸孔，半導(dǎo)體襯底100的離子注入?yún)^(qū)域100B由所述接觸孔暴露。接著該光致抗蝕劑圖案通過剝離工藝剝離。此后，該接觸孔埋以導(dǎo)電材料從而形成接觸插塞(contact plug)112。
圖3為示出當(dāng)字線之間的區(qū)域以氧化物膜(例如，根據(jù)本發(fā)明)填充及字線之間的區(qū)域以氮化物膜填充時(shí)的編程速度的曲線圖。從圖3中可見，字線之間的區(qū)域以氧化物膜填充的情況比字線之間的區(qū)域以氮化物膜填充的情況具有快約1V的編程速度，該氮化物膜的介電常數(shù)大于該氧化物膜的介電常數(shù)。此意味著字線之間的區(qū)域以氧化物膜填充的情況比字線之間的區(qū)域以氮化物膜填充的情況快約10倍。
如上述，在具有源極選擇線、多條字線及漏極選擇線的串結(jié)構(gòu)中，形成自對準(zhǔn)接觸后，第一絕緣膜填充于字線之間、字線與源極選擇線之間及字線與漏極選擇線之間。使用第二絕緣膜來形成間隔物于源極選擇線及漏極選擇線的側(cè)壁上。在此情況中，該第一絕緣膜具有小于該第二絕緣膜的介電常數(shù)值的介電常數(shù)值。因此，可形成穩(wěn)定的自對準(zhǔn)接觸，可使在編程操作中的Vt擾動(dòng)現(xiàn)象最小化；且可改善器件的操作速度。
雖然已參照優(yōu)選實(shí)施例進(jìn)行了上述描述，但是應(yīng)了解，在不偏離本發(fā)明及權(quán)利要求的范圍的精神及范圍的情況下，本領(lǐng)域技術(shù)人員可對本發(fā)明進(jìn)行改變及修改。
權(quán)利要求
1.一種閃存器件，包括多條源極選擇線、多條字線及多條漏極選擇線，其形成于半導(dǎo)體襯底上；第一絕緣膜，其形成于所述字線之間、所述字線與所述源極選擇線之間及所述字線與所述漏極選擇線之間所述半導(dǎo)體襯底上；及間隔物，其形成于所述源極選擇線之間所述源極選擇線的側(cè)壁上，所述間隔物由第二絕緣膜形成，其中所述第一絕緣膜具有小于所述第二絕緣膜的介電常數(shù)值的介電常數(shù)值。
2.如權(quán)利要求1的閃存器件，還包括形成于所述漏極選擇線之間所述漏極選擇線的側(cè)壁上的間隔物，所述間隔物由所述第二絕緣膜形成。
3.如權(quán)利要求1的閃存器件，其中所述字線、所述源極選擇線及所述漏極選擇線包括順序堆迭的隧道氧化物膜、用于浮置柵極的第一導(dǎo)電膜、電介質(zhì)膜及用于控制柵極的第二導(dǎo)電膜。
4.如權(quán)利要求1的閃存器件，還包括形成于包括所述字線、所述源極選擇線及所述漏極選擇線的所述半導(dǎo)體襯底上的緩沖膜。
5.如權(quán)利要求1的閃存器件，還包括結(jié)區(qū)，所述結(jié)區(qū)形成于所述字線之間所述半導(dǎo)體襯底中；公共源極區(qū)，所述公共源極區(qū)形成于所述源極選擇線之間所述半導(dǎo)體襯底中；及公共漏極區(qū)，所述公共漏極區(qū)形成于所述漏極選擇線之間所述半導(dǎo)體襯底中。
6.如權(quán)利要求1的閃存器件，其中所述絕緣膜具有大于所述字線之間的距離的1/2的厚度。
7.如權(quán)利要求1的閃存器件，還包括犧牲氮化物膜，所述犧牲氮化物膜形成于包括所述間隔物的頂部的所述半導(dǎo)體襯底的整個(gè)表面上。
8.一種制造閃存器件的方法，其包括步驟在半導(dǎo)體襯底上形成多條源極選擇線、多條字線及多條漏極選擇線；用第一絕緣膜填埋所述字線之間、所述字線與所述源極選擇線之間及所述字線與所述漏極選擇線之間的空間；及在所述源極選擇線之間所述源極選擇線的側(cè)壁上形成由第二絕緣膜形成的間隔物，其中所述第一絕緣膜具有小于所述第二絕緣膜的介電常數(shù)值的介電常數(shù)值。
9.如權(quán)利要求8的方法，還包括步驟在所述間隔物形成后，于所述半導(dǎo)體襯底的整個(gè)結(jié)構(gòu)上形成層間絕緣膜；蝕刻所述層間絕緣膜的預(yù)定區(qū)域從而形成接觸孔，所述半導(dǎo)體襯底通過所述接觸孔暴露；及用導(dǎo)電材料填埋所述接觸孔從而形成接觸插塞。
10.如權(quán)利要求8的方法，其中所述字線、所述源極選擇線及所述漏極選擇線通過順序堆迭并選擇性地蝕刻隧道氧化物膜、第一導(dǎo)電膜、電介質(zhì)膜及第二導(dǎo)電膜而形成。
11.如權(quán)利要求8的方法，還包括步驟在所述字線、所述源極選擇線及所述漏極選擇線被形成后，在所述第一絕緣膜被形成前，于包括所述字線、所述源極選擇線及所述漏極選擇線的所述半導(dǎo)體襯底上形成緩沖膜。
12.如權(quán)利要求11的方法，其中利用氮化物膜、氧化物膜或氮氧化物膜來形成所述緩沖膜。
13.如權(quán)利要求12的方法，其中所述氮化物膜形成為10μ至100μ的厚度，且所述氧化物膜形成為20μ至200μ的厚度。
14.如權(quán)利要求11的方法，還包括步驟在形成所述緩沖膜后，在所述第一絕緣膜被形成前，執(zhí)行離子注入工藝從而形成離子注入?yún)^(qū)。
15.如權(quán)利要求11的方法，還包括步驟在所述字線、所述源極選擇線及所述漏極選擇線被形成后，在所述緩沖膜被形成前，執(zhí)行再氧化工藝。
16.如權(quán)利要求8的方法，其中所述氧化物膜具有大于相鄰字線之間的距離的1/2的厚度。
17.如權(quán)利要求8的方法，其中所述蝕刻工藝包括干式蝕刻工藝從而去除形成于相鄰源極選擇線之間的區(qū)域中或相鄰漏極選擇線之間的區(qū)域中的氧化物膜。
18.如權(quán)利要求8的方法，還包括步驟在所述間隔物被形成后，在所述層間絕緣膜被形成前，于包括所述間隔物的所述半導(dǎo)體襯底的整個(gè)結(jié)構(gòu)上形成犧牲氮化物膜。
全文摘要
本發(fā)明提供一種閃存器件及其制造方法，其包括具有源極選擇線、多條字線及漏極選擇線的串結(jié)構(gòu)，形成自對準(zhǔn)接觸后，第一絕緣膜填充于所述字線之間、所述字線與所述源極選擇線之間及所述字線與所述漏極選擇線之間。間隔物利用第二絕緣膜形成于所述源極選擇線及所述漏極選擇線的側(cè)壁上。在此情況下，該第一絕緣膜具有小于該第二絕緣膜的介電常數(shù)值的介電常數(shù)值。因此，可形成穩(wěn)定的自對準(zhǔn)接觸，可使編程操作中的Vt擾動(dòng)現(xiàn)象最小化，且可改善器件的操作速度。
文檔編號H01L21/8247GK1905195SQ200510137549
公開日2007年1月31日 申請日期2005年12月30日 優(yōu)先權(quán)日2005年7月26日
發(fā)明者黃疇元, 金占壽 申請人:海力士半導(dǎo)體有限公司