專利名稱：薄膜晶體管、反相器、邏輯器件和半導(dǎo)體器件的形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件和其制造方法，且更具體而言，本發(fā)明涉及包括公共柵極的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管、包括CMOS晶體管的邏輯器件、及CMOS晶體管的制造方法。
背景技術(shù)：
CMOS晶體管可以包括一起安裝于襯底上的PMOS晶體管和NMOS晶體管以互補(bǔ)彼此的功能。這樣的半導(dǎo)體器件可以用低功率驅(qū)動且以相對高速工作。
CMOS晶體管通常使用公共柵極。換言之，當(dāng)驅(qū)動PMOS和NMOS晶體管的任意之一時，將驅(qū)動電壓施加到兩個晶體管的柵極。因此，當(dāng)驅(qū)動NMOS和PMOS晶體管之一，例如，NMOS晶體管時，PMOS晶體管也可能被驅(qū)動，盡管其必須為關(guān)狀態(tài)。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例提供了一種能夠僅驅(qū)動PMOS晶體管和NMOS晶體管之一而不驅(qū)動另一個的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)薄膜晶體管。
本發(fā)明的實(shí)施例還提供了包括CMOS薄膜晶體管的邏輯器件。
本發(fā)明的實(shí)施例還提供了CMOS薄膜晶體管的制造方法。
根據(jù)本發(fā)明的實(shí)施例，CMOS晶體管包括基襯底(base substrate)和形成于基襯底上的具有預(yù)定形狀的半導(dǎo)體層。P溝道晶體管和N溝道晶體管形成于半導(dǎo)體層上，N溝道晶體管與P溝道晶體管相交且與P溝道晶體管共用柵極，且肖特基勢壘感應(yīng)材料(Schottky barrier inducing material)層形成于P溝道晶體管和N溝道晶體管之一的源極和漏極上。
肖特基勢壘感應(yīng)材料層和柵極可以例如由鉑或鉺形成。
根據(jù)本發(fā)明的另一實(shí)施例，反相器(inverter)包括CMOS薄膜晶體管，所述CMOS薄膜晶體管包括P溝道晶體管；N溝道晶體管，與P溝道晶體管相交且與P溝道晶體管共用柵極；基襯底；和具有預(yù)定形狀的半導(dǎo)體層，形成于基襯底上。P溝道晶體管和N溝道晶體管形成于半導(dǎo)體層上，且肖特基勢壘感應(yīng)材料層形成于P溝道晶體管和N溝道晶體管之一的源極和漏極上。
根據(jù)本發(fā)明的另一實(shí)施例，NOR(或非)邏輯器件包括兩個CMOS薄膜晶體管。每個CMOS薄膜晶體管可以具有與以上反相器相同的結(jié)構(gòu)。
根據(jù)本發(fā)明的另一實(shí)施例，NAND(與非)邏輯器件包括兩個CMOS薄膜晶體管。每個CMOS薄膜晶體管可以具有與以上反相器相同的結(jié)構(gòu)。
在反相器、NOR邏輯器件且NAND邏輯器件中，肖特基勢壘感應(yīng)材料層和柵極可以例如由鉑或鉺形成。
根據(jù)本發(fā)明的又一實(shí)施例，一種CMOS薄膜晶體管的形成方法包括在基襯底上形成半導(dǎo)體層；在半導(dǎo)體層內(nèi)界定形成P溝道晶體管的第一區(qū)和形成N溝道晶體管的第二區(qū)；構(gòu)圖半導(dǎo)體層來制造第一和第二區(qū)；分別在第一區(qū)和第二區(qū)上形成P溝道晶體管和N溝道晶體管；在P溝道晶體管和N溝道晶體管之一的源極和漏極上形成肖特基勢壘感應(yīng)材料層；和在P溝道晶體管和N溝道晶體管相交的區(qū)域上形成公共柵極。
肖特基勢壘感應(yīng)材料層可以例如由鉑或鉺形成。柵極也可以由鉑或鉺形成。
在形成肖特基勢壘感應(yīng)材料層之后，可以將所得的結(jié)構(gòu)在預(yù)定的溫度退火。


參考附圖，通過詳細(xì)描述本發(fā)明的示范性實(shí)施例，本發(fā)明的以上和其他特征和優(yōu)點(diǎn)將變得更加明顯，在附圖中圖1是根據(jù)本發(fā)明的實(shí)施例的包括公共柵極的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)薄膜晶體管的平面圖；圖2是沿圖1的線2-2’所取的橫截面圖；圖3是沿圖1的線3-3’所取的橫截面圖；圖4是反相器的電路圖；圖5是實(shí)施例的平面圖，其中圖4的反相器用圖1的CMOS晶體管形成；
圖6是NOR門的電路圖；圖7實(shí)施例的平面圖，其中圖6的NOR門用圖1的CMOS晶體管形成；圖8是NAND門的電路圖；圖9是實(shí)施例的平面圖，其中圖8的NAND門用圖1的CMOS晶體管形成；和圖10到18是示出圖1的CMOS晶體管的制造方法的橫截面圖。
具體實(shí)施例方式
現(xiàn)將參考附圖更加全面地描述本發(fā)明的實(shí)施例，在附圖中顯示了本發(fā)明的優(yōu)選實(shí)施例。在附圖中，為了清晰，可以夸大層和區(qū)的厚度。某些附圖的右側(cè)的圖是在其左側(cè)的圖的右側(cè)視圖。
參考圖1，P溝道晶體管即PMOS晶體管(PT)安裝于基襯底S1上，N溝道晶體管即NMOS晶體管(NT)也安裝于基襯底S1上以垂直于PMOS晶體管PT。公共柵極存在于PMOS晶體管PT和NMOS晶體管NT的相交處。PMOS晶體管PT和NMOS晶體管NT形成為一體。例如，PMOS晶體管PT和NMOS晶體管NT形成為具有預(yù)定厚度的單一硅層。
圖2是沿圖1的線2-2’所取的橫截面圖。參考圖2，基襯底S1是由依次堆疊半導(dǎo)體襯底40和氧化物膜42而獲得的絕緣體上硅(SOI)襯底。氧化物膜42可以是氧化硅膜。比如硅層44的半導(dǎo)體層放置在氧化物膜42上。硅層44包括用p型雜質(zhì)摻雜的源極PS和用p型雜質(zhì)摻雜的漏極PD。溝道形成于源極PS和漏極PD之間。肖特基勢壘感應(yīng)材料層46放置在源極PS和漏極PD的表面上。例如，材料層46可以是具有約200的厚度的鉑(Pt)層或鉺(Er)層。
肖特基勢壘感應(yīng)材料層46也可以改為放置在源極NS和漏極ND的表面上。但是，肖特基勢壘感應(yīng)材料層優(yōu)選地不同時形成于PMOS晶體管和NMOS晶體管的源極和漏極上。在任何情形下，為了清楚，本說明書僅就特基勢壘感應(yīng)材料層46放置在源極PS和漏極PD的表面上的實(shí)例繼續(xù)進(jìn)行。
接著，柵極絕緣膜52和公共柵極G依次堆疊于源極PS和漏極PD之間的硅層44上。柵極絕緣膜52可以是氧化硅膜或其他已知的適當(dāng)?shù)臇艠O介電膜。公共柵極G可以是具有例如約200的厚度的Pt或Er層。
圖3是沿圖1的線3-3’所取的橫截面圖。參考圖3，被用作NMOS晶體管NT的部分硅層44包括源極NS和漏極ND，源極NS和漏極ND的每個用n型雜質(zhì)摻雜。源極NS和漏極ND之間的硅層44被用作溝道。
因?yàn)槿缟鲜鲂ぬ鼗鶆輭靖袘?yīng)材料層46放置在PMOS晶體管PT的源極PS和漏極PD的表面上，所以在圖1的CMOS晶體管中PMOS晶體管PT的正閾值電壓高于NMOS晶體管NT的正閾值電壓。換言之，由于在PMOS晶體管PT的源極和漏極上的肖特基勢壘感應(yīng)材料層46，引起PMOS晶體管PT的閾值電壓偏移，導(dǎo)致了PMOS和NMOS晶體管之間的閾值電壓差異。
應(yīng)注意雖然本說明書是基于PMOS晶體管的源極和漏極上的肖特基勢壘感應(yīng)材料層46的，如果肖特基勢壘感應(yīng)材料層46在NMOS晶體管的源極和漏極上，相同類型的NMOS晶體管的閾值偏移也會發(fā)生。
那么在任一種情形下，使用該CMOS晶體管可以解決一種常規(guī)的問題，即，當(dāng)驅(qū)動NMOS晶體管時，也驅(qū)動了PMOS晶體管。
現(xiàn)將描述其中應(yīng)用了圖1的CMOS晶體管的各種實(shí)例。
圖4是包括單一PMOS晶體管PT和單一NMOS晶體管NT的反相器的電路圖。圖5示出了其中圖4的反相器包括圖1的CMOS晶體管的實(shí)施例。
參考圖5，連接到PMOS晶體管PT的漏極PD(未顯示)的接觸焊盤P2通過導(dǎo)電線路50連接到NMOS晶體管NT的漏ND(未顯示)。導(dǎo)電線路50連接到輸出，所述輸出可以是外部傳感單元(未顯示)。將電源電壓Vdd通過接觸焊盤P1施加到PMOS晶體管PT的源極PS。將地電壓VGND施加到NMOS晶體管NT的源極NS。具有均用肖特基勢壘感應(yīng)材料摻雜的源極和漏極的PMOS晶體管PT具有肖特基勢壘。當(dāng)PT被摻雜為肖特基勢壘感應(yīng)材料且源極和漏極之間的溝道用p型雜質(zhì)摻雜時，PMOS晶體管PT的閾值電壓增加到約0.9V。于是，當(dāng)將高于NMOS晶體管NT的閾值電壓(例如，0.5V)但低于PMOS晶體管PT的閾值電壓(例如，0.9V)的預(yù)定電壓(例如，0.7V)作為輸入電壓施加到圖5的反相器的公共柵極G時，開啟NMOS晶體管NT但仍然關(guān)閉PMOS晶體管PT。因此，將地電壓VGND施加到輸出。
同時，當(dāng)將負(fù)電壓(例如，-1V)施加到公共柵極G時，關(guān)閉NMOS晶體管NT但開啟PMOS晶體管PT。因此，圖5的反相器輸出了電源電壓Vdd。
圖6是NOR門的電路圖。參考圖6，NOR門包括第一和第二PMOS晶體管PT1和PT2與第一和第二NMOS晶體管NT1和NT2。圖7示出了其中圖6的NOR門包括兩個如圖1所示的CMOS晶體管的實(shí)施例。在圖7中，參考符號CT1和CT2分別指示第一和第二CMOS晶體管。
參考圖7，Vdd通過接觸焊盤P2連接到包括在第一CMOS晶體管CT1中的第一PMOS晶體管PT1的源極PS1。連接到第一PMOS晶體管PT1的漏極PD1的接觸焊盤P1與連接到包括在第二CMOS晶體管CT2中的第二PMOS晶體管PT2的源極PS2的接觸焊盤P11通過導(dǎo)電線路60耦接。將地電壓VGND施加到接觸焊盤N1和接觸焊盤N11，接觸焊盤N1連接到包括在第一CMOS晶體管CT1中的第一NMOS晶體管NT1的源極NS1，接觸焊盤N11連接到包括在第二CMOS晶體管CT2中的第二NMOS晶體管NT2的源極NS2。連接到第一和第二NMOS晶體管NT1和NT2的公共漏極CD的接觸焊盤NC與連接到第二PMOS晶體管PT2的漏極PD2的接觸焊盤P22通過導(dǎo)電線路64耦接。連接到第二PMOS晶體管PT2的漏極PD2的接觸焊盤P22也通過另一導(dǎo)電線路62耦接到外部傳感器(未顯示)。
在該結(jié)構(gòu)中，當(dāng)將輸入A和B分別施加到第一CMOS晶體管CT1的柵極G1和第二CMOS晶體管CT2的柵極G2時，通過導(dǎo)電線路62的輸出滿足輸入A和B的NOR操作。
圖8是NAND門的電路圖。圖9示出了其中圖8的NAND門包括兩個如圖1所示的CMOS晶體管的實(shí)施例。
參考圖9，連接到第一PMOS晶體管PT1的源極PS1的接觸焊盤P2與連接到第二PMOS晶體管PT2的源極PS2的接觸焊盤P11通過導(dǎo)電線路70耦接。將電源電壓Vdd通過導(dǎo)電線路70施加到第一PMOS晶體管PT1的源極PS1和第二PMOS晶體管PT2的源極PS2。將地電壓VGND施加到連接到第一NMOS晶體管NT1的源極NS1的接觸焊盤N1。連接到第一PMOS晶體管PT1的漏極PD1的接觸焊盤P1與連接到第二PMOS晶體管PT2的漏極PD2的接觸焊盤P22通過導(dǎo)電線路72耦接。連接到第二PMOS晶體管PT2的漏極PD2的接觸焊盤P22與連接到第二NMOS晶體管NT2的漏極ND2的接觸焊盤N11通過導(dǎo)電線路74耦接。第二NMOS晶體管NT2的漏極ND2通過另一導(dǎo)電線路76耦接到外部傳感器(未顯示)。在該結(jié)構(gòu)中，當(dāng)將輸入A和B分別施加到第一CMOS晶體管CT1的柵極G1和第二CMOS晶體管CT2的柵極G2時，來自第二NMOS晶體管NT2的漏極D2的輸出滿足輸入A和B的NAND操作。
現(xiàn)將描述圖1的CMOS晶體管的制造方法的實(shí)施例。
在圖10中，左側(cè)橫截面是沿圖1的線2-2’截取的，右側(cè)橫截面是沿圖1的線3-3’截取的。
參考圖10，首先，在基襯底S1上形成半導(dǎo)體層，比如硅層44。通過依次堆疊半導(dǎo)體襯底40和比如氧化物膜42的絕緣層來形成基襯底S1。半導(dǎo)體襯底40可以是具有約500厚度的N型或P型硅襯底。氧化物膜42可以是氧化硅膜。可以形成硅層44到約2000nm(2μm)的厚度?；r底S1可以為單一半導(dǎo)體襯底，例如體硅襯底。
然后使用具有預(yù)定寬度(例如，100nm)和預(yù)定長度的電子束來構(gòu)圖硅層44，所述電子束的長度和寬度均適合于形成MOS晶體管。
圖11是構(gòu)圖的硅層44的平面圖。
在圖11中，參考符號A1和A2分別指示形成PMOS晶體管的區(qū)域和形成NMOS晶體管的區(qū)域。在下文中，形成PMOS晶體管的區(qū)域?qū)⒈环Q為第一區(qū)，且形成NMOS晶體管的區(qū)域?qū)⒈环Q為第二區(qū)。當(dāng)然，參考符號A1可以為第二區(qū)，且參考符號A2可以為第一區(qū)。
在圖12和以下圖中，左側(cè)橫截面是沿圖11的線A-A’截取的，右側(cè)橫截面是沿圖11的線B-B’截取的。
參考圖12，在硅層44上形成覆蓋第一區(qū)A1的掩模M1。然后，離子注入N+雜質(zhì)100到硅層44的基本整個表面中。其后，去除掩模M1。因此，如圖13所示，N+雜質(zhì)100存在于沒有用掩模M1覆蓋的硅層44的第二區(qū)A2的部分上，從而在硅層44上形成源極NS和漏極ND。
接下來，參考圖14，在硅層44上形成覆蓋第二區(qū)A2的掩模M2。然后，離子注入P+雜質(zhì)102到硅層44的基本整個表面中。其后，去除掩模M2。因此，如圖15所示，以預(yù)定的間隔在硅層44的第一區(qū)A1上形成用P+雜質(zhì)摻雜的源極PS和漏極PD。其后，執(zhí)行用于在源極PS和漏極PD之間的硅層44的區(qū)域上形成溝道的P+摻雜。
然后，如圖16所示，硅層44的第二區(qū)A2用掩模M3覆蓋。如圖11所示，第一和第二區(qū)A1和A2彼此相交且共用重疊的部分。因此，掩模M3還覆蓋硅層44的第一區(qū)A1與第二區(qū)A2共用的部分，即其上形成柵極的第一區(qū)A1的部分。因此，在形成掩模M3之后，僅暴露了硅層44的第一區(qū)A1的源極PS和漏極PD。在形成掩模M3之后，在第一區(qū)A1的源極PS和漏極PD上形成肖特基勢壘感應(yīng)材料層46。使用例如濺射法的沉積方法，肖特基勢壘感應(yīng)材料層46可以由能夠形成肖特基勢壘的預(yù)定的材料形成，例如鉑(Pt)或鉺(Er)。在如上述形成肖特基勢壘感應(yīng)材料層46之后，在預(yù)定的溫度下，例如500℃，在預(yù)定的時間內(nèi)退火所得的結(jié)構(gòu)。其后，去除掩模M3。在某些情形下，在退火之前可以去除掩模M3。
參考圖17，在去除掩模M3之后，在硅層44的第一和第二區(qū)A1和A2的重疊的部分，即形成柵極的部分上形成柵極絕緣膜52。柵極絕緣膜52可以是氧化硅膜。然后依據(jù)使用電子束的光刻工藝，在基襯底S1上形成僅暴露柵極絕緣膜52的掩模M4。通過在暴露的柵極絕緣膜52上依次堆疊例如Pt或Er的預(yù)定導(dǎo)電材料從而形成柵極G。柵極G可以具有約200的厚度。為了形成柵極G，可以通過例如濺射來堆疊Pt或Er。在如上述形成Pt或Er的柵極G之后，在預(yù)定的溫度下，例如500℃，在預(yù)定的時間內(nèi)退火基襯底S1。然后，去除掩模M4。但是，掩模M4的去除可以在退火之前進(jìn)行。結(jié)果，在硅層44的第一區(qū)A1上形成具有肖特基勢壘的PMOS薄膜晶體管，且在硅層44的第二區(qū)A2上形成NMOS薄膜晶體管。
在退火和去除掩模M4之后，在基襯底S1上形成覆蓋硅層44和其上形成的疊層的層間絕緣層56。在層間絕緣層56中形成通路孔h以暴露第一區(qū)A1的源極PS和漏極PD與第二區(qū)A2的源極NS和漏極ND。然后，在層間絕緣層56中形成經(jīng)由孔h分別連接到第一區(qū)A1的源極PS和漏極PD的接觸焊盤P1和P2以及經(jīng)由孔h分別連接到第二區(qū)A2的源極NS和漏極ND的接觸焊盤N1和N2。接觸焊盤P1、P2、N1和N2可以由鋁形成且形成為約1000的厚度?？梢詫⑺玫慕Y(jié)構(gòu)在氫氣氛中在450℃下退火。
其后，連接到柵極G的接觸焊盤可以獨(dú)立于接觸焊盤P1、P2、N1和N2形成。
根據(jù)本發(fā)明的一個方面，如上所述，在單一硅層上形成PMOS晶體管和NMOS晶體管以彼此相交，且在相交的區(qū)域上形成公共柵極。另外，在PMOS晶體管的源極和漏極上形成肖特基勢壘感應(yīng)材料。同樣，也可以改變?yōu)樵贜MOS晶體管的源極和漏極上形成肖特基勢壘感應(yīng)材料。
因此，PMOS晶體管的正閾值電壓變得高于NMOS晶體管的閾值電壓，從而防止當(dāng)驅(qū)動NMOS時PMOS晶體管被一起驅(qū)動。這不僅引起了根據(jù)本發(fā)明的某些實(shí)施例的CMOS晶體管的可靠性的增加，而且還引起使用所述CMOS晶體管的邏輯器件的可靠性增加，所述邏輯器件例如NOT門、NOR門或NAND門。另外，邏輯器件可以用一個或兩個CMOS晶體管實(shí)現(xiàn)，由此增加了邏輯器件的集成度。
雖然參考其示范性實(shí)施例已經(jīng)具體描述了本發(fā)明，但是本領(lǐng)域的普通技術(shù)人員可以理解在這里可以作出各種形式和細(xì)節(jié)的改變而不脫離由權(quán)利要求所界定的本發(fā)明的精神和范圍。例如，可以使用單一半導(dǎo)體襯底取代SOI襯底作為基襯底S1，且可以在一般半導(dǎo)體襯底上形成典型的晶體管取代薄膜晶體管。另外，Pt和Er之外的材料可以被用于形成肖特基勢壘感應(yīng)材料。
本申請要求于2004年12月16日在韓國知識產(chǎn)權(quán)局提交的韓國專利申請No.10-2004-0107159的權(quán)益，其全部內(nèi)容引入于此作為參考。
權(quán)利要求
1.一種互補(bǔ)金屬氧化物半導(dǎo)體薄膜晶體管，包括基襯底；半導(dǎo)體層，形成于所述基襯底上；P溝道晶體管，形成于所述半導(dǎo)體層上；N溝道晶體管，形成于所述半導(dǎo)體層上，所述N溝道晶體管與所述P溝道晶體管相交，且所述N溝道晶體管和所述P溝道晶體管具有公共柵極；所述P溝道晶體管和所述N溝道晶體管之一的源極和漏極；和肖特基勢壘感應(yīng)材料層，形成于所述源極和漏極的表面上。
2.如權(quán)利要求1所述的互補(bǔ)金屬氧化物半導(dǎo)體薄膜晶體管，其中，所述肖特基勢壘感應(yīng)材料層由鉑和鉺之一形成。
3.如權(quán)利要求1所述的互補(bǔ)金屬氧化物半導(dǎo)體薄膜晶體管，其中，所述柵極由鉑和鉺之一形成。
4.如權(quán)利要求1所述的互補(bǔ)金屬氧化物半導(dǎo)體薄膜晶體管，其中，所述基襯底包括絕緣體上硅襯底或單一半導(dǎo)體襯底。
5.一種包括互補(bǔ)金屬氧化物半導(dǎo)體薄膜晶體管的反相器，所述互補(bǔ)金屬氧化物半導(dǎo)體薄膜晶體管包括P溝道晶體管；N溝道晶體管，與所述P溝道晶體管相交，所述N溝道晶體管與所述P溝道晶體管具有公共柵極；基襯底；和半導(dǎo)體層，形成于所述基襯底上，其中，所述P溝道晶體管和所述N溝道晶體管形成于所述半導(dǎo)體層上，且肖特基勢壘感應(yīng)材料層形成于所述P溝道晶體管和所述N溝道晶體管之一的源極和漏極的表面上。
6.如權(quán)利要求5所述的反相器，其中，所述肖特基勢壘感應(yīng)材料層由鉑和鉺之一形成。
7.如權(quán)利要求5所述的反相器，其中，所述柵極由鉑和鉺之一形成。
8.一種包括兩個互補(bǔ)金屬氧化物半導(dǎo)體薄膜晶體管的NOR邏輯器件，所述互補(bǔ)金屬氧化物半導(dǎo)體薄膜晶體管均包括P溝道晶體管；N溝道晶體管，與所述P溝道晶體管相交，所述N溝道晶體管與所述P溝道晶體管具有公共柵極；基襯底；和半導(dǎo)體層，形成于所述基襯底上，其中，所述P溝道晶體管和所述N溝道晶體管形成于所述半導(dǎo)體層上，且肖特基勢壘感應(yīng)材料層形成于所述P溝道晶體管和所述N溝道晶體管之一的源極和漏極的表面上。
9.如權(quán)利要求8所述的NOR邏輯器件，其中，所述肖特基勢壘感應(yīng)材料層由鉑和鉺之一形成。
10.如權(quán)利要求8所述的NOR邏輯器件，其中，所述柵極由鉑和鉺之一形成。
11.一種包括兩個互補(bǔ)金屬氧化物半導(dǎo)體薄膜晶體管的NAND邏輯器件，所述互補(bǔ)金屬氧化物半導(dǎo)體薄膜晶體管均包括P溝道晶體管；N溝道晶體管，與所述P溝道晶體管相交，所述N溝道晶體管與所述P溝道晶體管具有公共柵極；基襯底；和半導(dǎo)體層，形成于所述基襯底上，其中，所述P溝道晶體管和所述N溝道晶體管形成于所述半導(dǎo)體層上，且肖特基勢壘感應(yīng)材料層形成于所述P溝道晶體管和所述N溝道晶體管之一的源極和漏極的表面上。
12.如權(quán)利要求11所述的NAND邏輯器件，其中，所述肖特基勢壘感應(yīng)材料層由鉑和鉺之一形成。
13.如權(quán)利要求11所述的NAND邏輯器件，其中，所述柵極由鉑和鉺之一形成。
14.一種半導(dǎo)體器件的形成方法，所述方法包括在基襯底上形成半導(dǎo)體層；在所述半導(dǎo)體層內(nèi)界定形成P溝道晶體管的第一區(qū)和形成N溝道晶體管的第二區(qū)；構(gòu)圖所述半導(dǎo)體層來制造所述第一和第二區(qū)；分別在所述第一區(qū)和所述第二區(qū)上形成所述P溝道晶體管和所述N溝道晶體管；在所述P溝道晶體管和所述N溝道晶體管之一的源極和漏極的表面上形成肖特基勢壘感應(yīng)材料層；和在所述P溝道晶體管和N溝道晶體管相交的區(qū)域上形成公共柵極。
15.如權(quán)利要求14所述的方法，其中，所述肖特基勢壘感應(yīng)材料層由鉑和鉺之一形成。
16.如權(quán)利要求14所述的方法，其中，所述柵極由鉑和鉺之一形成。
17.如權(quán)利要求14所述的方法，其中，在形成所述肖特基勢壘感應(yīng)材料層之后，將所得的結(jié)構(gòu)退火。
18.如權(quán)利要求14所述的方法，其中，所述半導(dǎo)體器件是互補(bǔ)金屬氧化物半導(dǎo)體薄膜晶體管。
19.如權(quán)利要求14所述的方法，還包括將所述半導(dǎo)體器件組裝為反相器。
20.如權(quán)利要求14所述的方法，還包括將所述半導(dǎo)體器件組裝為NOR邏輯器件。
21.如權(quán)利要求14所述的方法，還包括將所述半導(dǎo)體器件組裝為NAND邏輯器件。
全文摘要
本發(fā)明涉及一種包括公共柵極的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)薄膜晶體管、包括CMOS晶體管的邏輯器件、及CMOS薄膜晶體管的制造方法。在一個實(shí)施例中，CMOS薄膜晶體管包括基襯底和形成于基襯底上的半導(dǎo)體層。P溝道晶體管和N溝道晶體管形成于單一半導(dǎo)體層上以彼此相交且公共柵極形成于相交的區(qū)域。另外，肖特基勢壘感應(yīng)材料層形成于P溝道晶體管的源極和漏極上。
文檔編號H01L21/8238GK1815740SQ200510131729
公開日2006年8月9日 申請日期2005年12月16日 優(yōu)先權(quán)日2004年12月16日
發(fā)明者金汶慶, 李兆運(yùn), 樸允童, 金楨雨 申請人:三星電子株式會社