專利名稱：具有改善的隧道氧化物的雙柵存儲單元的制作方法
技術領域：
本發(fā)明處于半導體器件的技術領域，并且尤其是涉及雙柵存儲單元，如其典型地被用在閃存內那樣。
背景技術：
首先，考慮到諸如MP3播放器和數(shù)字攝像機等近代便攜式設備，近年來對價廉物美和高密度的大容量存儲器的需求已大大增加。為了提高存儲密度，減小存儲單元尺寸是必要的，然而這帶來一系列問題，諸如例如結構不精確和處理窗口狹窄。尤其是在縮放時寄生耦合電流上升，這主要在NAND(與非)型存儲單元裝置內的浮動柵相鄰的情況下產生一些問題。此外，鑒于存儲單元的編程和數(shù)據(jù)保持特性，縮小隧道氧化層是難以解決的，這是因為在縮小溝道長度的情況下不希望的短溝道效應變得更大。尤其，NOR(或非)型閃速存儲單元內的縮小的溝道長度要求溝道的增加的摻雜物濃度，以便防止溝道的擊穿(“punch through”)。然而也隨著界面上的電場的增強和結漏電流的增大而出現(xiàn)增加的摻雜物濃度，由此不利地影響數(shù)據(jù)保持特性(“保持時間(Retentionszeit)”)。
看來只能通過基本上改變閃速存儲單元的結構才能解決該問題。在這方面，作為脊狀翼(Flosse)的溝道區(qū)的特殊實施方案已經證明是有利的，所述脊狀翼能從多側接入該溝道區(qū)。
圖1示意性地示出這樣一種稱作FinFET的晶體管的典型結構，其中溝道區(qū)作為翼形成。因此，在硅襯底1上形成脊狀翼2，該脊狀翼包括具有漏極區(qū)3和源極區(qū)4的有源區(qū)。不能立即被識別出的溝道區(qū)位于漏極區(qū)3和源極區(qū)4之間。與溝道區(qū)相鄰地形成浮動柵5，其中隧道氧化層7處于溝道區(qū)和浮動柵5之間，用于電子在溝道區(qū)和浮動柵之間的隧穿(Durchtunneln)。此外，在浮動柵和硅襯底之間沉積有由介電材料形成的絕緣層6。
在這樣的FinFET內，目前基本上能夠在避免上述缺點的情況下實現(xiàn)約50nm的最小特征尺寸。與平面晶體管結構相比較，溝道擊穿效應可以通過相應地匹配溝道厚度來避免。依賴于所施加的漏極電壓的特性也是有利的(參閱K.Kim，G.-W.KohProc.24th Conference onMicroelectronics，卷1，Nis，2004年5月16日-5月19日)。
然而在NOR閃存技術的情況下，即使在使用FinFET溝道布置時也遭遇縮放極限，這是因為用于電子從溝道區(qū)到浮動柵中的隧穿過程的能壘不會由于縮放程序而降低。眾所周知，在典型的硅襯底和典型的由二氧化硅構成的隧道氧化層的情況下勢壘高度相當高，并且約為3.1電子伏特(eV)。所以在這種技術的情況下，在控制柵和漏極之間需要足夠高的電壓，以便產生能夠經由Si/SiO2隧道勢壘隧穿到浮動柵中的“熱電子”。然而晶體管結構的縮放必然也隨著漏極電壓的縮放而出現(xiàn)，但是該漏極電壓并不能被降低到由隧道勢壘的勢壘高度所預定的臨界值之下。另一方面應當注意的是足夠高的勢壘保證存儲單元的數(shù)據(jù)保持特性，所以按照這種觀點用于使電子隧穿隧道氧化層的過低的能壘是不值得追求的。
在NAND型閃速存儲器技術中，電子借助于Fowler-Nordheim隧穿通過隧道氧化物到達浮動柵中。不僅為了編程而且為了擦除，在控制柵上需要極高的電壓，該電壓例如為約±18伏特。這些高電場在緊密地彼此鄰接的結構內引起一系列寄生效應，并且導致例如電荷泵形式的附加耗費。在大多數(shù)情況下使用稍微氮化的二氧化硅層作為隧道氧化層，然而該二氧化硅層在其層厚方面不能被減小到小于約8nm，這是因為否則在隧道氧化物內的所謂的“單個比特”錯誤(single bitfailures)會大大損害數(shù)據(jù)保持特性。因此為了實現(xiàn)足夠高的隧道電流，迫使人們將相應高的電壓施加到控制柵上。
目前為了在NOR閃存內達到小于80nm的最小結構尺寸，在專業(yè)圈內討論使用具有高介電常數(shù)K的材料(“高K材料”)作為隧道氧化物，通過這些材料可以降低用于電子隧穿的能壘(參閱ResearchTrends IFX/CPR，Special edition(2002年))。
在這種嘗試中，目前優(yōu)選氧化鉿作為隧道氧化層材料，利用其可能可以在硅襯底的情況下實現(xiàn)用于電子隧穿的約1.5eV的低能壘。因此，雖然一方面氧化鉿具有用于注入熱電子的低漏極電壓的優(yōu)點，然而另一方面就數(shù)據(jù)保持特性而言是不利的。此外，由于非晶近程有序晶格(Nahordnungsnetzwerk)與結晶硅溝道表面的不匹配，所以在硅溝道區(qū)的界面上氧化鉿引起較大數(shù)量的晶格缺隙(Fehlstellen)。
在具有NAND結構的閃速存儲單元中，對于Fowler-Nordheim隧道電流而言，為了隧穿二氧化硅隧道層始終需要高電壓，該高電壓基本上構成一個難題。由于這個原因，關于如何能夠無干擾地縮放具有小于80nm的最小特征尺寸的NOR和NAND存儲單元，目前沒有結論性的方案。

發(fā)明內容
因此，本發(fā)明的任務在于給出一種閃速存儲單元(雙柵存儲單元)，通過該閃速存儲單元能夠實現(xiàn)小于80nm的最小特征尺寸，而不必忍受上述缺點。
該任務通過具有獨立權利要求的特征的雙柵存儲單元來解決。本發(fā)明的有利的擴展方案通過從屬權利要求的特征來給出。
因此，本發(fā)明建議一種雙柵存儲單元(閃速存儲單元)，該雙柵存儲單元包含具有有源區(qū)的硅襯底，其中在該有源區(qū)內構造有溝道區(qū)和源極區(qū)/漏極區(qū)。在這種情況下，該有源區(qū)形成脊狀翼，該翼至少包含溝道區(qū)。隧道氧化層至少部分地形成在有源區(qū)的脊狀翼的表面上。在隧道氧化層的表面上至少部分地形成用于存儲電荷的浮動柵。在浮動柵的表面上至少部分地形成由介電材料構成的柵間絕緣層，并且在柵間絕緣層的表面上至少部分地形成控制柵?，F(xiàn)在，本發(fā)明的雙柵存儲單元的特征基本上在于，隧道氧化層由非晶二氧化硅/二氧化鈦混合氧化物構成。在該混合氧化物內，二氧化硅的份額原則上可在大于0％到小于100％的范圍內變化。同樣地，在該混合氧化物內，二氧化鈦的份額原則上可在大于0％到小于100％的范圍內變化，其中二氧化硅的相對份額和二氧化鈦的相對份額之和總是為100％。通過使用非晶二氧化硅/二氧化鈦混合氧化物，有利地產生以下可能性，即降低用于使電子隧穿隧道氧化層的能壘(勢壘高度)。所以，可在小于約3.1eV(針對純二氧化硅)到高于約1.3eV(針對純二氧化鈦)的范圍內調整勢壘高度。與現(xiàn)有技術中已知的氧化鉿相比，根據(jù)本發(fā)明所使用的非晶二氧化硅/二氧化鈦混合氧化物具有以下優(yōu)點在100％的二氧化硅和100％的二氧化鈦的(不包括的)界限內可以連續(xù)地混合所述混合氧化物，所以可以以可控的方式調整勢壘高度和由介電常數(shù)和擊穿場強導出的特征數(shù)(品質因數(shù)(figure of merit))。換而言之，通過改變非晶二氧化硅/二氧化鈦混合氧化物的混合比例，可以將勢壘高度調整為在上述的約3.1eV和約1.3eV的界限值之間的每一個值，其中按照本發(fā)明，鑒于漏極電壓的降低和NOR存儲單元的足夠的數(shù)據(jù)保持特性，約2eV的值被認為是最佳的。介電常數(shù)也與該值相關聯(lián)，所以二氧化硅等效層厚可以小于約6nm，并且可以改善數(shù)據(jù)保持特性。與現(xiàn)有技術中已知的氧化鉿不同，不能指望根據(jù)本發(fā)明所使用的非晶二氧化硅/二氧化鈦混合氧化物的晶格缺陷(Stoerstellen)密度高于傳統(tǒng)上為此目的所使用的氮化的二氧化硅中的那些晶格缺陷密度。在NAND存儲單元的情況下，根據(jù)本發(fā)明被用作隧道氧化層的非晶二氧化硅/二氧化鈦混合氧化物有利地在降低用于電子隧穿的控制柵電壓的電壓值方面起作用，這是因為由于較高的介電常數(shù)，用于編程或擦除所需的電場強度或隧道氧化物上的電壓強度小于在傳統(tǒng)情況下的電場強度或隧道氧化物上的電壓強度。因此，對隧道氧化物的層厚的要求也較低。也仍然提供以下可能性，即在電壓保持不變的情況下，基于較大的電荷感應而增大隧道氧化物層厚，并因此減小“單個比特”錯誤的影響并改善數(shù)據(jù)保持特性。關于在根據(jù)本發(fā)明所使用的非晶二氧化硅/二氧化鈦混合氧化物內二氧化硅和二氧化鈦必須以怎樣的相對份額存在(線性混合規(guī)則)以便設置正確的勢壘高度和合適的介電常數(shù)的說明可以從C.Misiano，E.Simonetti；Vacuum Vol.27，第4期(1978年)第403頁中得知。
在本發(fā)明的雙柵存儲單元的一種有利的擴展方案中，二氧化硅在根據(jù)本發(fā)明所使用的二氧化硅/二氧化鈦混合氧化物中以至少50％并小于100％的份額存在，因此可以在降低用于電子隧穿的勢壘高度和足夠的數(shù)據(jù)保持特性之間實現(xiàn)良好的折衷。
在本發(fā)明的雙柵存儲單元的一種特別有利的擴展方案中，二氧化硅在根據(jù)本發(fā)明所使用的二氧化硅/二氧化鈦混合氧化物中以在55％-60％的范圍內的份額存在，因此可以在降低用于電子隧穿的勢壘高度和足夠的數(shù)據(jù)保持特性之間實現(xiàn)最佳的折衷。根據(jù)本發(fā)明，非常優(yōu)選的是，用于使電子隧穿隧道氧化物的勢壘高度約為2eV。
在本發(fā)明的雙柵存儲單元的另一特別有利的擴展方案中，代替如以傳統(tǒng)方式由n型導電多晶硅來制造那樣，浮動柵由特別是p型導電硅化鈷和/或硅化鎳來制造。由此，能有利地實現(xiàn)在浮動柵側將用于使電子隧穿隧道氧化層的勢壘高度增加n型多晶硅和p型硅化鈷/硅化鎳的費米能級差。
在本發(fā)明的雙柵存儲單元的另一特別有利的擴展方案中，在有源區(qū)和隧道氧化層之間形成由純二氧化硅構成的層，該層尤其為幾個(例如2-3個)單層厚。因此，能夠有利地在非晶二氧化硅/二氧化鈦混合氧化物的邊界上優(yōu)化硅溝道區(qū)的界面特性，而這時不產生非晶二氧化硅/二氧化鈦混合氧化物的具有相應晶格缺陷的內界面。
此外，本發(fā)明涉及一種閃存芯片，其包含由如上所述的可編程并且可擦除的本發(fā)明雙柵存儲單元構成的裝置。在NOR型閃存芯片的典型結構內，多個存儲單元分別與第一電流線(例如位線)連接，由此形成NOR存儲單元塊。在這種情況下，在每一NOR存儲單元塊內，每個存儲單元在第一端子上與所屬的第一電流線連接，并且在第二端子上與硅襯底連接。此外，NOR存儲單元塊的不同存儲單元的浮動柵分別與單獨的第二電流線(例如字線)連接。在NAND型閃存芯片的典型結構內，多個串聯(lián)的存儲單元分別與第一電流線(例如位線)之一連接，由此形成NAND存儲單元塊。在這種情況下，每一單個NAND存儲單元塊在第一端子上與所屬的第一電流線連接，并且在第二端子上與硅襯底連接，并且NAND存儲單元塊的不同存儲單元的浮動柵分別與單獨的第二電流線(例如字線)連接。


現(xiàn)在，參考附圖，借助于實施例來更詳細地說明本發(fā)明。相同的元件或起相同作用的元件在附圖中配備有相同的附圖標記。
圖1示意性地示出傳統(tǒng)的FinFET晶體管結構的透視圖；圖2示意性地說明本發(fā)明的雙柵存儲單元；圖3示意性地說明本發(fā)明的雙柵存儲單元的能帶圖以及本發(fā)明的雙柵存儲單元的橫截面。
具體實施例方式
示意性地示出傳統(tǒng)的FinFET晶體管結構的透視圖的圖1已經在開頭闡述過了，所以在這里可以省略進一步的描述。
在圖2中示意性地說明了本發(fā)明的雙柵存儲單元。因此，在由絕緣材料9支承的n型硅襯底1上形成脊狀翼2，在該脊狀翼內構成有源區(qū)。該有源區(qū)包含漏極區(qū)3和源極區(qū)4、以及位于其間的溝道區(qū)11。溝道區(qū)11在與襯底表面平行的一側以及在與襯底表面垂直的兩側被浮動柵5包圍。在與襯底表面平行的一側的浮動柵5和溝道區(qū)11之間形成隧道氧化層7，電子可隧穿該隧道氧化層7，以便對浮動柵5充電或放電。未圖示的絕緣層沉積在浮動柵和硅襯底之間。由介電材料構成的柵間(Intergate)絕緣層10位于浮動柵5上。在柵間絕緣層10上構成控制柵8，該控制柵在這里與字線是相同的。另外，在隧道氧化層7和溝道區(qū)11之間沉積有由純二氧化硅構成的2-3個單層厚的層12。
在本發(fā)明的雙柵存儲單元中，隧道氧化層7的隧道氧化物由非晶二氧化硅/二氧化鈦混合氧化物組成，其中在該混合氧化物中，二氧化硅以在55％-60％的范圍內的相對份額存在，以便實現(xiàn)用于使電子隧穿隧道氧化層的約為2eV的能壘。此外，浮動柵5是由p型導電硅化鈷和/或硅化鎳來制造的。
圖2中所示出的本發(fā)明的雙柵存儲單元基于NOR(或非)和NAND(與非)閃存技術。在此情況下，溝道區(qū)具有特殊的翼狀幾何結構。傳統(tǒng)的FinFET存儲單元的制造為專業(yè)人員所熟知，在這里不必加以更詳細的說明。為了沉積本發(fā)明的雙柵存儲單元中所使用的非晶二氧化硅/二氧化鈦混合氧化層，可使用許多方法、例如等離子體CVD(化學氣相沉積)、熱CVD、ALD、借助中頻脈沖操作的鈦靶或硅靶的反應共濺射。然而優(yōu)選地使用高溫LPCVD法。在這種情況下，針對SiO2從化學物質正硅酸乙酯(Tetraethylorthosilikat)TEOS出發(fā)，而針對TiO2從正鈦酸乙酯(Tetraethylorthotitanat)出發(fā)。這些物質是用于沉積所述兩種氧化物的長年試驗的、可很好地充分混合的原始物質(液體)。原則上，也可使用其它原始物質，例如針對SiO2可使用正硅酸甲酯(TMOS)或六甲基二硅氧烷(HDMSO)，而針對TiO2可使用鈦酸異丙酯。為了沉積，通?？梢圆捎萌缭诎雽w芯片制造中通常使用的高溫反應堆。在輸送氣態(tài)形式的物質時必須注意充分加熱輸入管道，這是因為否則氣體會在管壁上凝結。為此存在商業(yè)上可用的設備、例如制造商為Advanced Technology Materials的液體輸送系統(tǒng)LDS-300，這些設備將液體轉化成氣態(tài)形式(“鼓泡器”或泵系統(tǒng))，還存在MFC，其以相應的方式被設計用于防止不希望的凝結。
在制造圖2中所示的本發(fā)明的雙柵存儲單元時，選擇635℃的襯底溫度和525mTorr的壓力。在相應的氣流情況下，沉積率位于1-1.5nm/min的范圍內。隨著相應的氣流，可以連續(xù)地在大于0％的二氧化硅直到小于100％的二氧化硅、或者大于0％的二氧化鈦直到小于100％的二氧化鈦的范圍中調整所希望的非晶二氧化硅/二氧化鈦混合氧化物的成分，其中二氧化硅和二氧化鈦之和為100％。為了改善硅溝道區(qū)的界面特性，有利地在硅溝道區(qū)上以2-3個單層的二氧化硅開始，隨后沉積總層厚約為10nm的具有所希望份額的二氧化硅的非晶二氧化硅/二氧化鈦混合氧化物，其中該份額然而應當至少為50％。為了正確地將勢壘高度調整為約2eV以及為了合適的介電常數(shù)，使用兩種氧化物的如Misiano等人所指出的線性混合，并且力求在55-60％的二氧化硅相對份額的范圍內的成分。非晶二氧化硅/二氧化鈦混合氧化層可以選擇性地利用短時的RTP步驟來增加密度，以便必要時進一步降低混合氧化物內的晶格缺陷密度。
現(xiàn)在參考圖3，其中示意性地示出本發(fā)明的雙柵存儲單元的能帶圖以及本發(fā)明的雙柵存儲單元的橫截面。在能帶圖中象征性地用箭頭示出通過本發(fā)明的雙柵存儲單元的可能的改善。在傳統(tǒng)情況中在硅襯底時，使用二氧化硅作為隧道氧化層材料，并且使用多晶硅作為浮動柵材料，這導致用于使電子隧穿隧道氧化層的約為3.1eV的勢壘高度，從該傳統(tǒng)情況出發(fā)，通過使用非晶二氧化硅/二氧化鈦混合氧化物作為隧道氧化層材料，可以設置約為2eV的勢壘高度，這就用于存儲單元的編程和擦除的必要的電壓以及數(shù)據(jù)保持特性而言被認為是最佳的。此外，可以通過使用硅化鈷和/或硅化鎳(Co-/NiSi)作為浮動柵側的浮動柵材料來將能壘增加n型多晶硅和p型硅化鈷/硅化鎳之間的費米能級差。
在本發(fā)明的雙柵存儲單元的截面圖中說明了為了對存儲單元進行編程，其中施加例如10V的控制柵電壓，漏極電壓VD可以從傳統(tǒng)情況下的VD＞3.1V降低到本發(fā)明的雙柵存儲單元的VD≈2V。
因此，可以確定，在本發(fā)明的雙柵(閃速)存儲單元中，迄今所使用的由輕微氮化的二氧化硅或由因較小的結構尺寸而優(yōu)選的氧化鉿構成的隧道氧化層用由非晶二氧化硅/二氧化鈦混合氧化物構成的隧道氧化層來代替。在此情況下可以實現(xiàn)被認為是最佳的約2eV的用于電子使隧穿隧道氧化層的勢壘高度。該混合氧化物具有確定的(可確定的)成分，所述成分使得能夠根據(jù)本發(fā)明混合氧化物的兩種氧化物的線性混合規(guī)則來調整確定的(可確定的)介電常數(shù)。此外，浮動柵可由如硅化鈷或硅化鎳那樣的特別是p型導電材料構成，以便此外改善數(shù)據(jù)保持特性。為了獲得在約80nm或更小的范圍內的最小特征尺寸，選擇FinFET結構的存儲單元的實施方案，這是因為由此尤其是在NOR存儲單元的情況下可以縮小溝道長度。在NAND存儲單元的情況下，F(xiàn)inFET結構能夠實現(xiàn)較高的存儲單元晶體管電流。因為在縮放常用的NAND存儲單元結構時也減小晶體管電流，所以在不是FinFET結構的情況下信號邊界區(qū)(signal margin)將是臨界的。
在本發(fā)明的雙柵存儲單元中被用作隧道氧化物的非晶二氧化硅/二氧化鈦混合氧化物的情況下，基本的是可以以確定的方式調整用于使電子隧穿隧道氧化層的勢壘高度，所以在NOR閃速存儲單元技術中，在低于80nm的最小特征尺寸的范圍內可以實現(xiàn)減小的漏極電壓和足夠的數(shù)據(jù)保持特性的最佳。在此情況下，力求得到約2V的漏極電壓值。同樣基本的是，在與目前所使用的氮化的二氧化硅層相比層厚和晶格缺陷密度不變的情況下，可以通過根據(jù)本發(fā)明所使用的NAND閃速存儲單元技術中的非晶二氧化硅/二氧化鈦混合氧化物來降低控制柵上的編程和擦除電壓。另一方面不僅存在以下可能性，即在控制柵上的電壓不變的情況下增加非晶二氧化硅/二氧化鈦混合氧化物的層厚，以便由此減小單個比特錯誤(single bit failures)的影響并且改善數(shù)據(jù)保持特性，而且還存在實現(xiàn)控制柵上降低的電壓和改善的數(shù)據(jù)保持特性之間的折衷的可能性。
附圖標記列表1 硅襯底2 翼3 漏極區(qū)4 源極區(qū)5 浮動柵6 絕緣層7 隧道氧化層8 控制柵9 絕緣體10 柵間絕緣層11 溝道區(qū)12 SiO2層
權利要求
1.一種雙柵存儲單元，其包含-具有有源區(qū)的硅襯底(1)，所述有源區(qū)具有溝道區(qū)(11)和源極區(qū)/漏極區(qū)(3；4)，其中所述有源區(qū)形成至少包含所述溝道區(qū)的脊狀翼(2)；-隧道氧化層(7)，該隧道氧化層至少部分地形成在所述有源區(qū)的脊狀翼的表面上；-用于存儲電荷的浮動柵(5)，該浮動柵至少部分地形成在所述隧道氧化層的表面上；-由介電材料構成的柵間絕緣層(10)，該柵間絕緣層至少部分地形成在所述浮動柵的表面上；以及-控制柵(8)，該控制柵至少部分地形成在柵間層的表面上；其特征在于，所述隧道氧化層由非晶二氧化硅/二氧化鈦混合氧化物構成。
2.根據(jù)權利要求1所述的雙柵存儲單元，其特征在于，所述二氧化硅/二氧化鈦混合氧化物具有在所述混合氧化物中相對份額為至少50％并且小于100％的二氧化硅。
3.根據(jù)權利要求1所述的雙柵存儲單元，其特征在于，所述二氧化硅/二氧化鈦混合氧化物具有在所述混合氧化物中相對份額在55％-60％的范圍內的二氧化硅。
4.根據(jù)權利要求2或3所述的雙柵存儲單元，其特征在于，用于使電子隧穿所述隧道氧化層的能壘約為2eV。
5.根據(jù)上述權利要求之一所述的雙柵存儲單元，其特征在于，所述浮動柵由從硅化鈷和硅化鎳構成的組中選擇的一種或多種材料構成。
6.根據(jù)上述權利要求之一所述的雙柵存儲單元，其特征在于，在所述有源區(qū)和隧道層之間形成由純二氧化硅(12)構成的層。
7.根據(jù)前述權利要求6所述的雙柵存儲單元，其特征在于，所述由純二氧化硅(12)構成的層為幾個單層厚。
8.一種閃存芯片，該閃存芯片包含由按照上述權利要求之一所述的可編程并且可擦除的雙柵存儲單元構成的裝置，其中所述雙柵存儲單元按行和列排列，并且與多個第一和第二電流線連接。
9.根據(jù)權利要求8所述的閃存芯片，該閃存芯片具有NOR型結構，其中多個存儲單元分別與所述第一電流線之一連接，并且形成NOR存儲單元塊，其中在每一NOR存儲單元塊中，每個存儲單元在第一端子上與所屬的第一電流線連接，并在第二端子上與硅襯底連接，并且所述NOR存儲單元塊的不同存儲單元的浮動柵分別與單獨的第二電流線連接。
10.根據(jù)權利要求8所述的閃存芯片，該閃存芯片具有NAND型結構，其中多個串聯(lián)的存儲單元分別與所述第一電流線之一連接，并且形成NAND存儲單元塊，其中每一NAND存儲單元塊在第一端子上與所屬的第一電流線連接，并在第二端子上與硅襯底連接，并且所述NAND存儲單元塊的不同存儲單元的浮動柵分別與單獨的第二電流線連接。
全文摘要
本發(fā)明涉及一種雙柵存儲單元，它包含具有包含溝道區(qū)和源極/漏極區(qū)的有源區(qū)的硅襯底，其中該有源區(qū)構成至少包含溝道區(qū)的脊狀翼；至少部分地在有源區(qū)的脊狀翼的表面上形成的隧道氧化層；用于存儲電荷的至少部分地在隧道氧化物的表面上形成的浮動柵；由介電材料構成的、至少部分地在浮動柵的表面上形成的柵間絕緣層；和至少部分地在柵間層的表面上形成的控制柵，其中隧道氧化層由非晶二氧化硅/二氧化鈦混合氧化物構成。
文檔編號H01L29/51GK1812131SQ20051013163
公開日2006年8月2日 申請日期2005年12月15日 優(yōu)先權日2004年12月15日
發(fā)明者K·－D·烏費爾特 申請人:因芬尼昂技術股份公司