專利名稱：縱型柵極半導體裝置及其制造方法
技術領域：
本發(fā)明涉及一種具有縱型柵極電極的半導體裝置及其制造方法。
背景技術：
近年來，隨著電子機械器具的低耗電化、高性能化及高速化，也越來越要求附帶在該機械器具中的半導體裝置的低耗電化或高速化等。為了響應這些要求，也越來越要求一般使用在電子機械器具的DC-DC變換器的半導體裝置具有晶體管的通態(tài)電阻較小的特性。作為用以降低晶體管的通態(tài)電阻的方法之一，有將設置在每個單位面積的晶體管的密度增大的方法。
具體地說，有將半導體裝置的柵極電極設置在縱方向(與襯底主面垂直的方向)的方法。作為適用了該方法的半導體裝置，有縱型柵極半導體裝置。在縱型柵極半導體裝置中，將柵極電極設置在縱方向上，且將源極區(qū)域形成為與該柵極電極的上部對著。并且，形成有與柵極電極的底部對著的漏極區(qū)域。
但是，在縱型柵極半導體裝置中，由于將柵極電極設置在縱方向上，因此該縱型柵極電極的最上面、和源極區(qū)域存在的硅區(qū)域表面幾乎存在于同一平面上。所以，當將共通電極連接在源極區(qū)域及體接觸區(qū)域上時，存在有必須防止例如利用凸形絕緣膜遮蓋縱型柵極電極的上部而使源極區(qū)域或體接觸區(qū)域、和縱型柵極電極導通的課題。
作為解決這樣的課題的先端技術，有例如記載在專利文獻1中的技術。這是通過在相互平行設置的多個縱型柵極半導體裝置中，使各縱型柵極電極的最上面位于源極區(qū)域存在的硅區(qū)域表面的下側，且向縱型柵極電極上的凹部填充絕緣膜，來解決上述課題的。
以下，參照附圖對記載在專利文獻1及專利文獻2中的以往的縱型柵極半導體裝置加以說明。


圖1(a)為示出了以往的縱型柵極半導體裝置，具體地說N溝道縱型柵極DMOS(Double Diffused Metal Oxide Semiconductor)晶體管的剖面結構圖。
如圖1(a)所示，利用外延生長法在為摻雜了N型(第1導電型)雜質的N+型半導體襯底的硅襯底1800上形成有外延層1810。外延層1810由N型漏極區(qū)域1811、形成在漏極區(qū)域1811上的P型體區(qū)域1812、形成在體區(qū)域1812上的N+型源極區(qū)域1813、和與源極區(qū)域1813鄰接形成且雜質濃度高于體區(qū)域1812的P+型體接觸區(qū)域1814構成。在外延層1810中設置有貫穿源極區(qū)域1813及體區(qū)域1812且到達漏極區(qū)域1811上部的溝渠，將縱型柵極電極1820埋入該溝渠的內部。縱型柵極電極1820的最上面，比源極區(qū)域1813存在的外延層1810的表面靠下。并且，將絕緣膜1830填充到上述溝渠內部的縱型柵極電極1820的上側。并且，在漏極區(qū)域1811及體區(qū)域1812的各自中的成為上述溝渠的垂直壁面的面、與縱型柵極電極1820之間，有成為柵極絕緣膜的絕緣物質1840介在。并且，在外延層1810上設置有共同連接到源極區(qū)域1813及體接觸區(qū)域1814的共通電極1850。
圖1(b)為示出了以圖1(a)所示的MOSFET為一個單元(一個單位)，將該MOSFET布置成陣列狀而成的MOSFETs陣列的平面結構圖。另外，圖1(a)為圖1(b)的A-A’線剖面圖。并且，在圖1(b)中，省略了縱型柵極電極1820、源極區(qū)域1813及體接觸區(qū)域1814以外的部件的圖示。
如上所述，圖1(a)及圖1(b)所示的以往的縱型柵極半導體裝置的外延層(半導體層)1810，具有N型漏極區(qū)域1811、形成在漏極區(qū)域1811上的P型體區(qū)域1812、和在體區(qū)域1812上相互鄰接形成的N+型源極區(qū)域1813及P+型體接觸區(qū)域1814。并且，源極區(qū)域1813及體接觸區(qū)域1814各自的表面成為半導體層1810的表面。并且，縱型柵極電極1820的上部與源極區(qū)域1813對著，且縱型柵極電極1820的底部與漏極區(qū)域1811對著。
在具有上述結構的縱型柵極半導體裝置中，由于絕緣膜1830防止源極區(qū)域1813或體接觸區(qū)域1814、和縱型柵極電極1820導通，因此能夠省略當將共通電極連接在源極區(qū)域1813或體接觸區(qū)域1814時所進行的用絕緣膜遮蓋縱型柵極電極1820上面的工序。
并且，由于絕緣膜1830的最上面、和源極區(qū)域1813存在的硅區(qū)域(半導體層1810)表面實質上存在于同一平面上，因此能夠在平坦的表面上進行以后的掩模工序，能夠使縱型柵極半導體裝置的制造容易化。
圖2(a)及圖2(b)為示出了專利文獻1中所記載的其它以往縱型柵極半導體裝置，具體地說，N溝道縱型柵極DMOS晶體管的剖面結構圖。另外，圖2(a)為示出了發(fā)揮MOS晶體管作用的第1區(qū)域的剖面圖，圖2(b)為示出了用以與該晶體管的體區(qū)域電接觸的第2區(qū)域的剖面圖。
如圖2(a)所示，在第1區(qū)域中，在為摻雜了N型(第1導電型)雜質的N+型半導體襯底的硅襯底2800上形成有N型漏極區(qū)域2811。在漏極區(qū)域2811上形成有P型體區(qū)域2812，且在體區(qū)域2812上形成有N+型源極區(qū)域2813。在源極區(qū)域2813及體區(qū)域2812中設置有到達漏極區(qū)域2811的上部的溝渠，將縱型柵極電極2820埋入該溝渠的內部。縱型柵極電極2820的最上面，位于比源極區(qū)域2813存在的半導體層表面靠下的位置。并且，將絕緣膜2830填充到上述溝渠內部中的縱型柵極電極2820的上側。并且，在漏極區(qū)域2811及體區(qū)域2812各自的成為上述溝渠的垂直壁面的面、與縱型柵極電極2820之間，有成為柵極絕緣膜的絕緣物質2840介在。并且，在源極區(qū)域2813上設置有連接在源極區(qū)域2813的共通電極2850。
另一方面，如圖2(b)所示，第2區(qū)域，除了用設置P+型體接觸區(qū)域2814來代替圖2(a)所示的源極區(qū)域2813之外，具有與第1區(qū)域同樣的剖面結構。
圖2(c)為示出了將圖2(a)所示的第1區(qū)域和圖2(b)所示的第2區(qū)域沿著縱型柵極電極2820也就是柵極溝渠延伸的方向交替排列成條紋狀而成的MOSFETs陣列的平面結構圖。另外，在圖2(c)中，省略了縱型柵極電極2820、源極區(qū)域2813及體接觸區(qū)域2814以外的部件的圖示。
如圖2(c)所示，通過沿著各柵極電極2820(也就是各柵極溝渠)交替布置源極區(qū)域2813及體接觸區(qū)域2814，來構成條紋狀的多個陣列。并且，將各陣列與柵極溝渠鄰接，且通過柵極溝渠從其它陣列分離開。并且，如圖2(c)所示，關于布置在柵極溝渠的橫向的陣列的縱尺寸(柵極溝渠延伸方向的尺寸)，源極區(qū)域2813具有相對較長的尺寸，體接觸區(qū)域2814具有相對較短的尺寸。也就是說，發(fā)揮晶體管作用的第1區(qū)域的面積大于發(fā)揮體接觸作用的第2區(qū)域的面積。
在圖2(a)～圖2(c)所示的具有條紋狀布置的其它以往縱型柵極半導體裝置中，與如圖1(a)及圖1(b)所示的具有單元狀布置的以往MOSFETs陣列相比，能夠使柵極溝渠的間距更窄。
另外，在具有單元狀布置的以往MOSFETs陣列中，應確保源極區(qū)域和電極(共通電極)的接觸面積，使在柵極溝渠內形成在柵極電極上的絕緣膜的最上面低于源極區(qū)域存在的半導體層表面的技術，例如公開在專利文獻3或專利文獻4中。根據(jù)此技術，能夠在柵極溝渠壁面及上述半導體層表面各自的一部分中使源極區(qū)域和共通電極接觸。
專利文獻1特開2000-252468號公報專利文獻2專利第2662217號公報專利文獻3特開2001-085685號公報專利文獻4特開平11-103052號公報但是，在具有上述單元狀布置的以往縱型柵極半導體裝置中，在謀求應響應微細化的裝置小型化時，會產生源極區(qū)域的接觸電阻增大的問題。也就是說，鄰接的溝渠柵極電極間的間隔隨著縱型柵極半導體裝置的小型化變窄，從而造成源極區(qū)域也變窄。例如，在寬度為0.25μm的縱型柵極電極以0.25μm的間隔排列著的縱型柵極半導體裝置中，當使縱型柵極電極間的間隔縮小0.1μm時，由于考慮到多晶硅的電阻而不能縮小縱型柵極電極的寬度，因此必然要將縱型柵極電極間的間隔縮小到0.15μm，使形成在此間隔中的源極區(qū)域變得非常小。這樣一來，由于共通電極和源極區(qū)域的接觸面積變小，因此源極區(qū)域的接觸電阻增大。
另外，由于體接觸區(qū)域的設置面積和源極區(qū)域的設置面積相互處于折衷關系，因此通過縮小共通電極和體接觸區(qū)域的接觸面積，能夠增大共通電極和源極區(qū)域的接觸面積。但是，若共通電極和體接觸區(qū)域的接觸面積變小的話，則體區(qū)域不能充分地接地，其結果產生寄生雙極型晶體管很容易動作的新問題。
而在具有上述條紋狀布置的以往的縱型柵極半導體裝置中，在謀求應響應微細化的裝置小型化時，由于鄰接的溝渠柵極電極間的間隔變窄，因此源極區(qū)域也會變窄。所以，不能回避因共通電極和源極區(qū)域的接觸面積變小，而使源極區(qū)域的接觸電阻增大的問題。

發(fā)明內容
于是，鑒于以上問題，本發(fā)明的目的在于提供一種在不使源極區(qū)域的接觸電阻增大的情況下，可謀求小型化的縱型柵極半導體裝置及其制造方法。
為了達到上述目的，本發(fā)明所涉及的第1縱型柵極半導體裝置，包括漏極區(qū)域；第1體區(qū)域，形成在漏極區(qū)域的上側；第2體區(qū)域，形成在第1體區(qū)域中的一部分上側；第1源極區(qū)域，形成在第1體區(qū)域中的其它部分的上側；第2源極區(qū)域，形成在第2體區(qū)域的上側、與第1源區(qū)域電連接；溝渠，形成在第1源極區(qū)域、第2源極區(qū)域、第1體區(qū)域及第2體區(qū)域中；以及柵極，形成在溝渠內。第2源極區(qū)域發(fā)揮第1源極區(qū)域的電觸點作用，第2體區(qū)域發(fā)揮第1體區(qū)域的電觸點作用。溝渠壁面中的上緣部呈圓弧狀。另外，所謂的「溝渠壁面中的上緣部呈圓弧狀」也可以說是溝渠的上緣部具有寬度隨深度變深而變窄的錐形。
根據(jù)第1縱型柵極半導體裝置，在第2體區(qū)域的上側形成有第2源極區(qū)域。因此，即使柵極間的距離隨裝置的小型化而變短時，也能夠在不縮小體接觸區(qū)域的布置面積的情況下，充分地確保共通電極和源極區(qū)域的接觸面積。因而，能夠在不使源極區(qū)域的接觸電阻增大的情況下，實現(xiàn)可謀求小型化的縱型柵極半導體裝置。
并且，通過使溝渠壁面中的上緣部為圓弧狀，能夠防止在形成接觸到溝渠壁面中的上緣部的導體膜等時產生空隙的現(xiàn)象。并且，由于能夠提高溝渠壁面中的上緣部和在其上形成的導體膜等的分布敷層，因此能夠降低接觸電阻及降低通態(tài)電阻。而且，與溝渠壁面中的上緣部具有棱角的時候相比，由于能夠緩和應力集中在上緣部的現(xiàn)象，因此也能夠抑制漏電流的發(fā)生。
在第1縱型柵極半導體裝置中，也可以是第1源極區(qū)域及第2源極區(qū)域露出溝渠壁面中的上緣部，露出溝渠壁面中的上緣部的第1源極區(qū)域及第2源極區(qū)域呈圓弧狀。此時，能夠降低露出溝渠壁面中的上緣部的第1源極區(qū)域及第2源極區(qū)域、和在其上形成的導體膜等之間的接觸電阻。
在第1縱型柵極半導體裝置中，也可以是溝渠壁面中的從上緣部跨越到第1源極區(qū)域及第2源極區(qū)域上面的部分的整個部分呈圓弧狀。也就是說，在溝渠間間距較短的縱型柵極半導體裝置中，若溝渠壁面中的上緣部呈圓弧狀的話，則兩個溝渠之間的半導體層的整個上面成為呈圓弧狀的形狀。
在第1縱型柵極半導體裝置中，最好第2源極區(qū)域的厚度小于第1源極區(qū)域的厚度。
這樣一來，即使在溝渠的深度均一時，也能夠在溝渠壁面中確實地與源極區(qū)域及體區(qū)域分別電接觸。
在第1縱型柵極半導體裝置中，最好第2源極區(qū)域遮蓋整個第2體區(qū)域。
這樣一來，能夠通過形成在溝渠上部留有凹部的柵極，來在該凹部的壁面與源極區(qū)域電接觸。
在第1縱型柵極半導體裝置中，最好第2體區(qū)域上部的雜質濃度高于第2體區(qū)域下部的雜質濃度。
這樣一來，能夠更確實地與第2體區(qū)域電接觸。
在第1縱型柵極半導體裝置中，最好柵極區(qū)域形成為在溝渠的上部留有凹部；第2體區(qū)域露出凹部的壁面。
這樣一來，由于除了能夠與第1源極區(qū)域及第2源極區(qū)域電接觸以外，還能夠使與第2體區(qū)域的電觸點與第1源極區(qū)域及第2源極區(qū)域共通，因此能夠使柵極的間距較窄，從而能夠謀求裝置的進一步小型化。
在第1縱型柵極半導體裝置中，最好柵極區(qū)域形成為在溝渠的上部留有凹部；第1源極區(qū)域及第2源極區(qū)域分別露出凹部的壁面，且在該各露出部分及各源極區(qū)域的上面電接觸。
這樣一來，由于能夠進一步地增大共通電極和源極區(qū)域的接觸面積，因此能夠進一步降低源極區(qū)域的接觸電阻。
當?shù)?體區(qū)域露出柵極溝渠上的凹部的壁面，且在該露出部分中電接觸時，也可以是第2體區(qū)域在其上部具有雜質濃度相對較高的高濃度區(qū)域；高濃度區(qū)域露出凹部的壁面，且在該露出部分中電接觸?；蛘?，也可以是第2源極區(qū)域及第2體區(qū)域分別露出凹部的壁面，且在該各露出部分中電接觸?；蛘?，也可以還包括從第2源極區(qū)域上側的區(qū)域夾著絕緣膜設置到柵極區(qū)域上側的區(qū)域為止的其它電極。其它電極，在凹部的壁面中與第2源極區(qū)域及第2體區(qū)域連接。
也可以是上述溝渠的寬度小于等于0.3μm；上述溝渠的縱橫尺寸比大于等于3。
也可以是上述溝渠數(shù)大于等于400。
本發(fā)明所涉及的第2縱型柵極半導體裝置，包括漏極區(qū)域；第1體區(qū)域，形成在漏極區(qū)域的上側；第2體區(qū)域，形成在第1體區(qū)域中的一部分上側；第1源極區(qū)域，形成在第1體區(qū)域中的其它部分的上側；第2源極區(qū)域，形成在第2體區(qū)域的上側、與第1源極區(qū)域電連接；溝渠，形成在第1源極區(qū)域及第1體區(qū)域中；以及柵極，形成在溝渠內。第2源極區(qū)域發(fā)揮第1源極區(qū)域的電觸點作用，第2體區(qū)域發(fā)揮第1體區(qū)域的電觸點作用，溝渠壁面中的上緣部呈圓弧狀，柵極區(qū)域形成為在溝渠的上部留有凹部，第2體區(qū)域露出凹部的壁面，且在該露出部分中電接觸。
根據(jù)第2縱型柵極半導體裝置，由于能夠在溝渠內的柵極上的凹部壁面與第2體區(qū)域電接觸，因此能夠確保共通電極和體區(qū)域的接觸面積。這樣一來，由于能夠抑制當晶體管動作時在體區(qū)域內產生電壓差的現(xiàn)象，因此能夠防止寄生雙極型晶體管動作。
并且，通過使溝渠壁面中的上緣部呈圓弧狀，能夠防止在形成接觸到溝渠壁面中的上緣部的導體膜等時產生空隙的現(xiàn)象。并且，由于能夠提高溝渠壁面中的上緣部和在其上形成的導體膜等的分布敷層，因此能夠降低接觸電阻及降低通態(tài)電阻。而且，與溝渠壁面中的上緣部具有棱角的時候相比，由于能夠緩和應力集中在上緣部的現(xiàn)象，因此也能夠抑制漏電流的發(fā)生。
在第2縱型柵極半導體裝置中，也可以是第1源極區(qū)域及第2源極區(qū)域露出溝渠壁面中的上緣部，且露出溝渠壁面中的上緣部的第1源極區(qū)域及第2源極區(qū)域呈圓弧狀。此時，能夠降低露出溝渠壁面中的上緣部的第1源極區(qū)域及第2源極區(qū)域、和在其上形成的導體膜等之間的接觸電阻。
在第2縱型柵極半導體裝置中，也可以是溝渠壁面中的從上緣部跨越到第1源極區(qū)域及第2源極區(qū)域上面的部分的整個部分呈圓弧狀。也就是說，在溝渠間間距較短的縱型柵極半導體裝置中，若溝渠壁面中的上緣部呈圓弧狀的話，則兩個溝渠之間的半導體層的整個上面成為呈圓弧狀的形狀。
在第2縱型柵極半導體裝置中，最好還包括從第1源極區(qū)域及第2源極區(qū)域上側的區(qū)域夾著絕緣膜設置到柵極區(qū)域上側的區(qū)域的其它電極。其它電極在凹部的壁面中與第2源極區(qū)域及第2體區(qū)域相接。
這樣一來，能夠分別將第2源極區(qū)域及第2體區(qū)域確實地連接在同一電極上。也就是說，由于除了能夠在第1源極區(qū)域及第2源極區(qū)域的兩個區(qū)域與源極區(qū)域電接觸以外，還能夠使與第2體區(qū)域的電觸點與源極區(qū)域共通，因此能夠使柵極的間距較窄，從而能夠謀求裝置的進一步小型化。
并且，此時，最好其它電極分別與第1源極區(qū)域及第2源極區(qū)域電連接。此時，能夠在第1源極區(qū)域及第2源極區(qū)域兩個區(qū)域中與源極區(qū)域電接觸。
在第2縱型柵極半導體裝置中，最好第2源極區(qū)域薄于第1源極區(qū)域。
這樣一來，即使在柵極溝渠的深度均一時，也能夠確實地與源極區(qū)域及體區(qū)域分別電接觸。
在第2縱型柵極半導體裝置中，最好第2體區(qū)域具有下部、和雜質濃度高于下部的上部，上部露出凹部的壁面且在該露出部分中電接觸。
這樣一來，能夠確實地與體區(qū)域電接觸。并且，此時，也可以是在凹部中，與柵極之間夾著絕緣層形成有其它電極，其它電極在凹部的壁面中與高濃度區(qū)域相接。
也可以是上述溝渠的寬度小于等于0.3μm；上述溝渠的縱橫尺寸比大于等于3。
也可以是上述溝渠數(shù)大于等于400。
本發(fā)明所涉及的第1縱型柵極半導體裝置的制造方法，是具有發(fā)揮晶體管作用的第1區(qū)域、和發(fā)揮與晶體管的體區(qū)域電觸點作用且與第1區(qū)域鄰接設置的第2區(qū)域的縱型溝渠柵極半導體裝置的制造方法，包括第1工序，在第1區(qū)域中形成第1漏極區(qū)域，在第2區(qū)域中形成第2漏極區(qū)域，在第1漏極區(qū)域的上側形成第1體區(qū)域，和在第2漏極區(qū)域的上側形成第2體區(qū)域；第2工序，在第1體區(qū)域及第2體區(qū)域中形成溝渠；第3工序，在第1體區(qū)域的上側形成第1源極區(qū)域；第4工序，在第2體區(qū)域的上側形成第2源極區(qū)域；第5工序，在第2工序后，在溝渠內形成在溝渠的上部留有凹部的柵極；第6工序，在第5工序后，形成埋入凹部的絕緣膜；以及第7工序，在第6工序后，除去絕緣膜中的上部，同時將凹部壁面中的上緣部弄圓。將第1源極區(qū)域和第2源極區(qū)域形成為相互電連接。
根據(jù)第1縱型柵極半導體裝置的制造方法，在用以與體區(qū)域電接觸的第2區(qū)域中，在第2體區(qū)域的上側形成第2源極區(qū)域。這樣一來，即使柵極間的距離隨著裝置的小型化變短時，也能夠在不縮小體接觸區(qū)域的布置面積的情況下，充分地確保共通電極和源極區(qū)域的接觸面積。因此，能夠在不增大源極區(qū)域的接觸電阻的情況下，實現(xiàn)可謀求小型化的縱型柵極半導體裝置。
并且，根據(jù)第1縱型柵極半導體裝置的制造方法，通過在形成溝渠(第2工序)后進行各源極區(qū)域的形成(第3及第4工序)，能夠降低形成源極區(qū)域后的熱處理。這樣一來，能夠控制源極區(qū)域中的雜質擴散，其結果能夠確實地控制器件尺寸。
并且，在第7工序中，通過將溝渠壁面中的上緣部弄圓，能夠防止在以后的工序中形成相接到凹部壁面中的上緣部的導體膜等時產生空隙的現(xiàn)象。并且，由于能夠提高溝渠壁面中的上緣部和在其上形成的導體膜等的分布敷層，因此能夠形成接觸電阻及通態(tài)電阻較低的縱型柵極半導體裝置。而且，與溝渠壁面中的上緣部具有棱角的時候相比，由于能夠緩和應力集中在上緣部的現(xiàn)象，因此能夠形成難以發(fā)生漏電流的縱型柵極半導體裝置。
在第1縱型柵極半導體裝置的制造方法中，也可以在第7工序中，通過進行干蝕刻，來除去絕緣膜中的上部，同時將凹部壁面中的上緣部弄圓。
在第1縱型柵極半導體裝置的制造方法中，也可以在第7工序中，在絕緣膜與露出凹部的壁面的物質的選擇比大于等于2小于等于5的條件下進行干蝕刻。此時，能夠更確實地將凹部壁面中的上緣部弄圓。
在第1縱型柵極半導體裝置的制造方法中，最好第4工序包括分別向半導體區(qū)域中的成為第1源極區(qū)域及第2源極區(qū)域的部分同時導入雜質的工序。
這樣一來，由于能夠在形成第2源極區(qū)域時通過例如對整個半導體區(qū)域的離子注入向半導體區(qū)域進行雜質的導入，因此能夠在不追加新的光刻工序的情況下，形成第2源極區(qū)域。
在第1縱型柵極半導體裝置的制造方法中，最好將第2源極區(qū)域形成為遮蓋整個第2體區(qū)域。
這樣一來，通過形成在溝渠上部留有凹部的柵極，能夠在第1區(qū)域及第2區(qū)域兩個區(qū)域中在該凹部的壁面與源極區(qū)域電接觸。
在第1縱型柵極半導體裝置的制造方法中，最好還包括第8工序，在第2體區(qū)域的上部形成高濃度區(qū)域。在第8工序中，使第2體區(qū)域上部的雜質濃度高于第2體區(qū)域下部的雜質濃度。
這樣一來，能夠更確實地與體區(qū)域電接觸。
在第1縱型柵極半導體裝置的制造方法中，最好在第7工序后，包括在絕緣膜上形成與第2體區(qū)域電連接的其它電極的工序。
這樣一來，由于除了能夠在第1區(qū)域及第2區(qū)域兩個區(qū)域與源極區(qū)域電接觸之外，還能夠在第2區(qū)域使與體區(qū)域的觸點和源極區(qū)域共通，因此能夠使柵極的間距較窄，從而能夠謀求裝置的進一步小型化。
在第1縱型柵極半導體裝置的制造方法中，最好在第7工序后，包括在絕緣膜上形成與第2源極區(qū)域電連接的其它電極的工序。
這樣一來，由于能夠進一步地增大共通電極(其它電極)和源極區(qū)域的接觸面積，因此能夠進一步地降低源極區(qū)域的接觸電阻。
在第1縱型柵極半導體裝置的制造方法中，最好在第5工序中，使第2體區(qū)域及第2源極區(qū)域露出凹部的壁面，在第7工序后，包括在絕緣膜上形成分別與第2體區(qū)域及第2源極區(qū)域電連接的其它電極的工序。
這樣一來，由于除了能夠在第1區(qū)域及第2區(qū)域兩個區(qū)域與源極區(qū)域電接觸之外，還能夠在第2區(qū)域使與體區(qū)域的電觸點和源極區(qū)域共通，因此能夠使柵極的間距較窄，從而能夠謀求裝置的進一步小型化。并且，由于能夠進一步地增大共通電極(其它電極)和源極區(qū)域的接觸面積，因此能夠進一步地降低源極區(qū)域的接觸電阻。
本發(fā)明所涉及的第2縱型柵極半導體裝置的制造方法，是具有發(fā)揮晶體管作用的第1區(qū)域，和發(fā)揮與晶體管的體區(qū)域的電觸點作用且與第1區(qū)域鄰接設置的第2區(qū)域的縱型柵極半導體裝置的制造方法，包括第1工序，在第1區(qū)域中形成第1漏極區(qū)域，在第2區(qū)域中形成第2漏極區(qū)域，在第1漏極區(qū)域的上側形成第1體區(qū)域，和在第2漏極區(qū)域的上側形成第2體區(qū)域；第2工序，在第1體區(qū)域及第2體區(qū)域中形成溝渠；第3工序，以在溝渠的上部留有凹部且使第2體區(qū)域露出該凹部的壁面的形式在溝渠內形成柵極；第4工序，在凹部中形成與第2體區(qū)域電連接的其它電極；第5工序，在第2工序后，以在溝渠的上部留有凹部的形式在溝渠內形成柵極；第6工序，在第5工序后，形成埋入凹部的絕緣膜；以及第7工序，在第6工序后，除去絕緣膜中的上部，且將凹部壁面中的上緣部弄圓。
根據(jù)第2縱型柵極半導體裝置的制造方法，由于能夠在溝渠內的柵極上的凹部的壁面與第2區(qū)域的體區(qū)域電接觸，因此能夠確保共通電極(其它電極)和體區(qū)域的接觸面積。所以，由于能夠抑制當晶體管動作時在體區(qū)域內產生電壓差的現(xiàn)象，因此能夠防止寄生雙極型晶體管動作。
在第2縱型柵極半導體裝置的制造方法中，也可以在第7工序中，通過進行干蝕刻，來除去絕緣膜中的上部，且將凹部壁面中的上緣部弄圓。
在第2縱型柵極半導體裝置的制造方法中，最好在第7工序中，在絕緣膜與露出凹部的壁面的物質的選擇比大于等于2小于等于5的條件下進行干蝕刻。
在第2縱型柵極半導體裝置的制造方法中，最好還包括第8工序，在第2體區(qū)域的上部形成高濃度區(qū)域。在第8工序中，使第2體區(qū)域上部的雜質濃度高于第2體區(qū)域下部的雜質濃度。
這樣一來，能夠更確實地與體區(qū)域電接觸。另外，此時，上部露出凹部的壁面。
本發(fā)明的第3縱型柵極半導體裝置，包括第1導電型第1半導體層，成為漏極區(qū)域；第2導電型第2半導體層，形成在第1半導體層上，成為體區(qū)域；第1導電型第3半導體層，形成在第2半導體層上，成為源極區(qū)域；溝渠，形成在第2半導體層及第3半導體層中；柵極，形成在溝渠內；以及電極，形成在第3半導體層上。在沿著柵極延伸的方向設置的第3半導體層的一部分中，形成沒有到達第3半導體層的表面且露出溝渠壁面的第2導電型第4半導體層。第4半導體層與柵極電隔離且在溝渠的上部與電極電連接。溝渠壁面中的上緣部呈圓弧狀。
根據(jù)第3縱型柵極半導體裝置，在第1導電型第3半導體層的一部分中形成有第2導電型第4半導體層(第2體區(qū)域)。因此，即使在柵極間的距離隨著裝置的小型化變短時，也能夠在不縮小體接觸區(qū)域的布置面積的情況下，充分地確保共通電極和源極區(qū)域的接觸面積。從而，能夠在不增大與第3區(qū)域的接觸電阻的情況下，實現(xiàn)可謀求小型化的縱型柵極半導體裝置。
并且，通過將溝渠壁面中的上緣部弄圓，能夠防止在形成相連到溝渠壁面中的上緣部的導體膜等時產生空隙的現(xiàn)象。并且，由于能夠提高溝渠壁面中的上緣部和在其上形成的導體膜等的分布敷層，因此能夠降低接觸電阻及降低通態(tài)電阻。而且，與溝渠壁面中的上緣部具有棱角的時候相比，由于能夠緩和應力集中在上緣部的現(xiàn)象，因此還能夠抑制漏電流的發(fā)生。
本發(fā)明的第4縱型柵極半導體裝置，包括第1導電型第1半導體層，成為漏極區(qū)域；第2導電型第2半導體層，為形成在第1半導體層上的體區(qū)域；第1導電型第3半導體層，為形成在第2半導體層上的源極區(qū)域；溝渠，形成在第2半導體層及第3半導體層中；柵極，形成在溝渠中；絕緣膜，形成在溝渠內的柵極上；以及電極，形成在第3半導體層上及絕緣膜上。在沿著柵極延伸的方向設置的第3半導體層的一部分中，形成有沒有到達第3半導體層的表面且露出溝渠壁面的第2導電型第4半導體層。第4半導體層在溝渠的上部與電極電連接。溝渠壁面中的上緣部呈圓弧狀。
根據(jù)第4縱型柵極半導體裝置，在第1導電型第3半導體層的一部分中形成有第2導電型第4半導體層(第2體區(qū)域)。因此，即使在柵極間的間距隨著裝置的小型化變短時，也能夠在不縮小體接觸區(qū)域的配置面積的情況下，充分地確保共通電極和源極區(qū)域的接觸面積。所以，能夠在不增大與第3區(qū)域的接觸電阻的情況下，實現(xiàn)可謀求小型化的縱型柵極半導體裝置。
并且，通過將溝渠壁面中的上緣部弄圓，能夠防止在溝渠壁面中的上緣部上形成導體膜等時產生空隙的現(xiàn)象。并且，由于能夠提高溝渠壁面中的上緣部和在其上形成的導體膜等的分布敷層，因此能夠降低接觸電阻及降低通態(tài)電阻。而且，與溝渠壁面中的上緣部具有棱角的時候相比，由于能夠緩和應力集中在上緣部的現(xiàn)象，因此還能夠抑制漏電流的發(fā)生。
在第3及第4縱型柵極半導體裝置中，也可以是第3半導體層露出溝渠壁面中的上緣部，且露出溝渠上緣部的第3半導體層呈圓弧狀。此時，能夠降低露出溝渠壁面中的上緣部的第3半導體層、和在其上形成的導體膜等之間的接觸電阻。
在第3及第4縱型柵極半導體裝置中，也可以是溝渠壁面中的從上緣部到第3半導體層上面的部分，整個部分呈圓弧狀。也就是說，在溝渠間的間距較短的縱型柵極半導體裝置中，若溝渠壁面中的上緣部呈圓弧狀的話，則兩個溝渠之間的半導體層的整個上面成為帶圓弧狀的形狀。
在第3及第4縱型柵極半導體裝置中，也可以在第3半導體層中沿著溝渠延伸的方向周期地形成第4半導體層。
在第3及第4縱型柵極半導體裝置中，也可以是將溝渠形成多個，各溝渠的寬度小于等于0.3μm，各溝渠間的間距小于等于0.3μm。
在第3及第4縱型柵極半導體裝置中，也可以是各溝渠的縱橫尺寸比大于等于3。
(發(fā)明的效果)如上所述，根據(jù)本發(fā)明，能夠在不增大源極區(qū)域的接觸電阻的情況下，實現(xiàn)可謀求小型化的縱型柵極半導體裝置。
附圖的簡單說明圖1(a)及圖1(b)為以往的縱型柵極半導體裝置的剖面圖及平面圖。
圖2(a)及圖2(b)為其它以往的縱型柵極半導體裝置的剖面圖，圖2(c)為其它以往的縱型柵極半導體裝置的平面圖。
圖3為本發(fā)明的第1實施例所涉及的縱型柵極半導體裝置的鳥瞰圖。
圖4(a)為圖3的a-a’線中的第1區(qū)域的剖面圖，圖4(b)為圖3的b-b’線中的第2區(qū)域的剖面圖，圖4(c)為本發(fā)明的第1實施例所涉及的縱型柵極半導體裝置的平面圖。
圖5為圖4(c)的c-c’線中的剖面圖。
圖6(a)為模式地示出了在本發(fā)明的第1實施例所涉及的縱型柵極半導體裝置中，發(fā)揮晶體管作用的第1區(qū)域的剖面結構的圖，圖6(b)為模式地示出了在本發(fā)明的第1實施例所涉及的縱型柵極半導體裝置中，用以與晶體管的體區(qū)域電接觸的第2區(qū)域的剖面結構圖。
圖7(a)～圖7(f)為示出了本發(fā)明的第1實施例所涉及的縱型柵極半導體裝置的制造方法的各工序的剖面圖，圖7(a)、圖7(c)、圖7(e)示出了形成發(fā)揮晶體管作用的第1區(qū)域的樣子，圖7(b)、圖7(d)、圖7(f)示出了形成用以與晶體管的體區(qū)域電接觸的第2區(qū)域的樣子。
圖8(a)～圖8(f)為示出了本發(fā)明的第1實施例所涉及的縱型柵極半導體裝置的制造方法的各工序的剖面圖，圖8(a)、圖8(c)、圖8(e)示出了形成發(fā)揮晶體管作用的第1區(qū)域的樣子，圖8(b)、圖8(d)、圖8(f)示出了形成用以與晶體管的體區(qū)域電接觸的第2區(qū)域的樣子。
圖9(a)～圖9(f)為示出了本發(fā)明的第1實施例所涉及的縱型柵極半導體裝置的制造方法的各工序的剖面圖，圖9(a)、圖9(c)、圖9(e)示出了形成發(fā)揮晶體管作用的第1區(qū)域的樣子，圖9(b)、圖9(d)、圖9(f)示出了形成用以與晶體管的體區(qū)域電接觸的第2區(qū)域的樣子。
圖10(a)～圖10(f)為示出了本發(fā)明的第1實施例所涉及的縱型柵極半導體裝置的制造方法的各工序的剖面圖，圖10(a)、圖10(c)、圖10(e)示出了形成發(fā)揮晶體管作用的第1區(qū)域的樣子，圖10(b)、圖10(d)、圖10(f)示出了形成用以與晶體管的體區(qū)域電接觸的第2區(qū)域的樣子。
圖11(a)～圖11(f)為示出了本發(fā)明的第1實施例所涉及的縱型柵極半導體裝置的制造方法的各工序的剖面圖，圖11(a)、圖11(c)、圖11(e)示出了形成發(fā)揮晶體管作用的第1區(qū)域的樣子，圖11(b)、圖11(d)、圖11(f)示出了形成用以與晶體管的體區(qū)域電接觸的第2區(qū)域的樣子。
圖12(a)～圖12(f)為示出了本發(fā)明的第2實施例所涉及的縱型柵極半導體裝置的制造方法的各工序的剖面圖，圖12(a)、圖12(c)、圖12(e)示出了形成發(fā)揮晶體管作用的第1區(qū)域的樣子，圖12(b)、圖12(d)、圖12(f)示出了形成用以與晶體管的體區(qū)域電接觸的第2區(qū)域的樣子。
圖13(a)及圖13(b)為示出了本發(fā)明的第2實施例所涉及的縱型柵極半導體裝置的制造方法的各工序的剖面圖，圖13(a)示出了形成發(fā)揮晶體管作用的第1區(qū)域的樣子，圖13(b)示出了形成用以與晶體管的體區(qū)域電接觸的第2區(qū)域的樣子。
圖14(a)、圖14(b)為示出了縮小了溝渠間的間距的縱型柵極半導體裝置的結構的剖面圖。
圖15(a)為示出了在本發(fā)明的第1或第2實施例所涉及的縱型柵極半導體裝置中的晶體管部的周邊設置有齊納二極管的樣子的剖面圖，圖14(b)為模式地示出了圖14(a)所示的裝置的電路結構圖。
(符號的說明)11-第1區(qū)域；12-第2區(qū)域；13-露出部分；14-上面；15-布線用導電膜；16-露出部分；17-電流；100-硅襯底；110-半導體層；111-N型漏極區(qū)域；112-體區(qū)域；113-源極區(qū)域；113A-源極區(qū)域；113B-源極區(qū)域；114-體接觸區(qū)域；120-縱型柵極電極；130-絕緣膜；140-絕緣物質；150-鋁膜；160-阻擋金屬；170-共通電極；170-電極；200-齊納二極管；210-氧化硅膜；300-氧化硅膜；400-抗蝕圖案；500-柵極溝渠；500a-凹部；500b-凹部；600-氧化硅膜；900-多晶硅膜；1100-氧化硅膜；1300-抗蝕圖案；1400-抗蝕圖案；1450-雜質；1500-雜質；1800-硅襯底；1810-半導體層；1811-N型漏極區(qū)域；1812-P型體區(qū)域；1813-源極區(qū)域；1814-體接觸區(qū)域；1820-縱型柵極電極；1830-絕緣膜；1840-絕緣物質；1850-共通電極；2800-硅襯底；2811-N型漏極區(qū)域；2812-P型體區(qū)域；2813-源極區(qū)域；2814-體接觸區(qū)域；2820-縱型柵極電極；2830-絕緣膜；2840-絕緣物質；2850-共通電極。
具體實施例方式
(第1實施例)以下，參照附圖對本發(fā)明的第1實施例所涉及的縱型柵極半導體裝置及其制造方法加以說明。另外，本實施例的縱型柵極半導體裝置的目的在于能夠在不增大源極區(qū)域的接觸電阻的情況下，謀求裝置的小型化。
圖3為本實施例的縱型柵極半導體裝置的鳥瞰圖(3-dimensionalview)。如圖3所示，在本實施例的縱型柵極半導體裝置中，在為第1導電型半導體襯底的例如N+型硅襯底100上，例如通過外延生長法形成有半導體層110。在半導體層110中設置有沿條紋狀延伸的多個溝渠，在該各溝渠的內部分別埋入縱型柵極電極120。并且，在各溝渠內的縱型柵極電極120上形成有埋入絕緣膜130。這里，埋入絕緣膜130的最上面位于比半導體層110的表面靠下的位置。并且，在縱型柵極電極120(具體地說，其側面及下面)和半導體層110之間，有成為柵極絕緣膜的絕緣物質140介在。另外，在本實施例中，被埋入縱型柵極電極120的各溝渠寬度全都為0.25μm左右，各溝渠間的間距也為0.25μm左右。并且，各溝渠的深度全都為1.25μm左右。也就是說，各溝渠的縱橫尺寸比為5左右。這里，溝渠的深度是指從后述的源極區(qū)域113的表面到溝渠底部為止的深度。并且，在本實施例中，溝渠數(shù)為1500個左右。也就是說，1500個左右的溝渠相互平行排列，且連續(xù)地橫斷延伸后述第1區(qū)域11及第2區(qū)域12(參照圖4(c))。并且，雖然省略了圖示，但是在含有各溝渠中的埋入絕緣膜130上的凹部的半導體層110上，形成有具有阻擋金屬膜160及鋁膜150的疊層結構的共通電極(金屬布線)170(參照圖4(a)及圖4(b))。
如圖3所示，半導體層110在與條紋狀的柵極溝渠的寬度方向(圖3中x方向)正交的溝渠的長度方向(圖3中y方向)中具有周期變化的結構。具體地說，在溝渠的長度方向即y方向中，半導體層110具有將發(fā)揮晶體管作用的第1區(qū)域11、和用以與該晶體管的體區(qū)域電接觸的第2區(qū)域12交替排列的結構(參照圖4(c))。換句話說，在半導體層110中，以y方向的規(guī)定位置為界從第1區(qū)域11變到第2區(qū)域12。
圖4(a)為圖3的a-a’線的第1區(qū)域11的剖面圖，圖4(b)為圖3的b-b’線的第2區(qū)域12的剖面圖。并且，圖4(c)為示出了本實施例的縱型柵極半導體裝置的平面結構的模式圖，圖5為圖4(c)的c-c’線的剖面圖。另外，圖4(a)也為圖4(c)的a-a’線的剖面圖，圖4(b)也為圖4(c)的b-b’線的剖面圖。
如圖4(a)及圖4(b)所示，在第1區(qū)域11及第2區(qū)域12的任意一個中，半導體層110都具有為第1導電型(例如，N型)的半導體層的漏極區(qū)域111、和形成在漏極區(qū)域111上且為柵極溝渠貫穿的第2導電型(第1導電型的相反極性例如，P型)半導體層的體區(qū)域112。也就是說，漏極區(qū)域111及體區(qū)域112延在于含有第1區(qū)域11及第2區(qū)域12的整個半導體層110上。
另外，在本實施例的縱型柵極半導體裝置中，第1區(qū)域11及第2區(qū)域12的各布置面積的比例，是由能夠在該縱型柵極半導體裝置的晶體管中流動的容許電流值決定的。具體地說，如圖5所示，當為由低電流動作的晶體管構成的器件時，將第1區(qū)域11及第2區(qū)域12的各布置面積的比例(在本實施例中，y方向的長度比)l∶m設定為5∶1左右，當為由高電流動作的晶體管構成的器件時，將第1區(qū)域11及第2區(qū)域12的各布置面積的比例l∶m設定為3∶1左右。因此，當柵極溝渠的長度在y方向上為6μm左右，由低電流動作的晶體管構成器件時，形成在y方向上具有l(wèi)＝5μm左右的長度的第1區(qū)域11、和在y方向上具有m＝1μm左右的長度的第2區(qū)域12。
這里，如圖4(a)所示，第1區(qū)域11的半導體層110，在體區(qū)域112上具有為第1導電型(例如，N+型)半導體層的源極區(qū)域113A。
本實施例的特征在于第2區(qū)域12的半導體層110在體區(qū)域112上具有第2導電型(例如，P+型)體接觸區(qū)域114及第1導電型(例如，N+型)源極區(qū)域113B，如圖4(b)所示。源極區(qū)域113B，形成為覆蓋體接觸區(qū)域114的整個上面，且與第1區(qū)域11的源極區(qū)域113A電連接。并且，源極區(qū)域113B的厚度小于源極區(qū)域113A的厚度。另外，體接觸區(qū)域114的雜質濃度高于體區(qū)域112的雜質濃度。
也就是說，第1區(qū)域11的半導體層110，具有在體區(qū)域112上形成源極區(qū)域113A且源極區(qū)域113A的表面成為半導體層110的主面的結構。而第2區(qū)域12的半導體層110，具有在體區(qū)域112上形成體接觸區(qū)域114，在體接觸區(qū)域114上形成源極區(qū)域113B，且源極區(qū)域113B的表面成為半導體層110的主面的結構。
圖6(a)為模式地示出了本實施例的縱型柵極半導體裝置中的發(fā)揮晶體管作用的第1區(qū)域11的剖面結構圖，圖6(b)為模式地示出了本實施例的縱型柵極半導體裝置中的用以與體區(qū)域電接觸的第2區(qū)域12的剖面結構圖。另外，在圖6(a)及圖6(b)中，由于對與圖4(a)及圖4(b)等同一結構要素標注同一符號，因此在此省略詳細的說明。
以N溝道縱型柵極DMOS晶體管作為本實施例的縱型柵極半導體裝置的例子加以說明。如圖6(a)及圖6(b)所示，本實施例的縱型柵極半導體裝置由為摻雜了N型(第1導電型)雜質的N+型半導體襯底的硅襯底100、具有在硅襯底100上形成的N型漏極區(qū)域111及P型(第2導電型)體區(qū)域112的半導體層110、在設置在半導體層110中的溝渠(柵極溝渠)中夾著絕緣物質140埋入的縱型柵極電極120、覆蓋縱型柵極電極120上面的埋入絕緣膜130、和具有成為布線材料的鋁膜150及阻擋金屬膜160的疊層結構的共通電極170構成。
這里，作為本實施例的特征在于，無論在第1區(qū)域11中，還是在第2區(qū)域12中，都將縱型柵極電極120，包括圍繞其的埋入絕緣膜130及絕緣物質140，以在柵極溝渠的上部留有凹部(柵極上凹部)的形式將其埋入，且在含柵極上凹部的半導體層110上形成有共通電極170。另外，縱型柵極電極120和共通電極170由埋入絕緣膜130絕緣。
并且，如圖6(a)所示，發(fā)揮晶體管作用的第1區(qū)域11具有與縱型柵極電極120的上部對著的形成在體區(qū)域112上的源極區(qū)域113A。源極區(qū)域113A設置在半導體層110的上部，源極區(qū)域113A的表面成為半導體層110的表面。并且，源極區(qū)域113A的一部分露出柵極上凹部的壁面，該露出部分13和源極區(qū)域113A的上面14與共通電極170相接。在具有這樣的結構的本實施例的N溝道縱型柵極DMOS晶體管中，為了實現(xiàn)發(fā)揮晶體管的功能，通過埋入絕緣膜130及絕緣物質140將源極區(qū)域113A和柵極電極120電絕緣。這里，在源極電極(即，共通電極170)和漏極電極(省略圖示)之間施加高電壓，且在柵極電極120和源極區(qū)域113A之間施加閾值電壓或閾值電壓以上的電壓后，如圖6(a)所示，在成為柵極絕緣膜的絕緣物質140和P型體區(qū)域112之間的界面中(柵極電極120兩側的兩個界面)形成n型反轉層(即，溝道層)，電流17通過該反轉層從漏極區(qū)域111流向源極區(qū)域113A。并且，通過使施加在柵極電極120的電壓小于閾值電壓，來使體區(qū)域112中的n型反轉層消失，縱型柵極DMOS晶體管的源極·漏極間成為關閉狀態(tài)。
并且，如圖6(b)所示，用以與體區(qū)域112電接觸的第2區(qū)域12，具有在體區(qū)域112上形成的體接觸區(qū)域114、和在體接觸區(qū)域114上形成的源極區(qū)域113B。也就是說，源極區(qū)域113B設置在半導體層110的最上部，源極區(qū)域113B的表面成為半導體層110的表面，且通過該源極區(qū)域113B將體接觸區(qū)域114的上面覆蓋。另外，體區(qū)域112和體接觸區(qū)域114相接，且體接觸區(qū)域114和源極區(qū)域113B相接。并且，源極區(qū)域113B及體接觸區(qū)域114的各自一部分露出柵極上凹部的壁面，該各露出部分15及16、和源極區(qū)域113B的上面14與共通電極170相接。也就是說，體接觸區(qū)域114在柵極上凹部的壁面與共通電極170相接，源極區(qū)域113B在柵極上凹部的壁面及半導體層110的表面與共通電極170相接。通過象這樣將共通電極170共同連接在源極區(qū)域113B和體接觸區(qū)域114上，能夠防止寄生雙極型晶體管成為通態(tài)狀態(tài)。具體地說，在為由低電流動作的晶體管構成的器件時，當?shù)?區(qū)域11和第2區(qū)域12之間的面積比例(l∶m)為5∶1時，在柵極上凹部的壁面中，例如將體接觸區(qū)域114設定為跨越100nm或100nm以上的高度與共同電極170相接。
這里，如圖3所示，構成溝渠的上緣部(上端部)的半導體層110具有帶圓弧狀的形狀。更具體地說，如圖6(a)所示，構成第1區(qū)域11中的溝渠上緣部的源極區(qū)域113A帶圓弧狀，如圖6(b)所示，構成第2區(qū)域12中的溝渠上緣部的源極區(qū)域113B也帶圓弧狀。
以下，參照附圖對上述本實施例的縱型柵極半導體裝置(參照圖3等)的制造方法，以N溝道縱型柵極DMOS晶體管的制造方法為例加以說明。
圖7(a)～圖7(f)、圖8(a)～圖8(f)、圖9(a)～圖9(f)、圖10(a)～圖10(f)及圖11(a)～圖11(f)為示出了本實施例的縱型柵極半導體裝置的制造方法的各工序的剖面圖。另外，圖7(a)、圖7(c)、圖7(e)、圖8(a)、圖8(c)、圖8(e)、圖9(a)、圖9(c)、圖9(e)、圖10(a)、圖10(c)、圖10(e)及圖11(a)、圖11(c)、圖11(e)示出了形成發(fā)揮晶體管作用的第1區(qū)域11的情況，圖7(b)、圖7(d)、圖7(f)、圖8(b)、圖8(d)、圖8(f)、圖9(b)、圖9(d)、圖9(f)、圖10(b)、圖10(d)、圖10(f)及圖11(b)、圖11(d)、圖11(f)示出了形成用以與晶體管的體區(qū)域電接觸的第2區(qū)域12的情況。如前所述，將第1區(qū)域11及第2區(qū)域12排列成沿著溝渠柵極延伸的方向交替且彼此鄰接。并且，由于在圖7(a)～圖7(f)、圖8(a)～圖8(f)、圖9(a)～圖9(f)、圖10(a)～圖10(f)及圖11(a)～圖11(f)中，對與圖3、圖4(a)及圖4(b)等同一的結構要素標注同一符號，因此在此省略詳細的說明。
首先，如圖7(a)及圖7(b)所示，在為高雜質濃度的第1導電型(例如，N+型)半導體襯底的硅襯底100上，例如通過外延生長法形成低雜質濃度的第1導電型(例如，N型)半導體層(外延生長層)110，然后，向半導體層110的上部注入第2導電型(例如，P型)雜質。這樣一來，在第1區(qū)域11及第2區(qū)域12的任意一個中，都形成由第1導電型(例如，N型)漏極區(qū)域111、和在其上形成的第2導電型(例如，P型)體區(qū)域112構成的半導體層110。接著，在半導體層110的表面上例如通過熱氧化形成50～500nm左右的氧化硅膜300。另外，也可以在體區(qū)域112的形成中使用離子注入，或者也可以使用外延生長。但是，為了使為形成溝道層的區(qū)域的體區(qū)域112的雜質濃度穩(wěn)定，最好將外延生長使用在體區(qū)域112的形成中。
其次，如圖7(c)及圖7(d)所示，在氧化硅膜300上形成在柵極溝渠形成區(qū)域中具有開口部的抗蝕圖案400。接著，將抗蝕圖案400用為掩模，對氧化硅膜300進行干蝕刻。然后，在將抗蝕圖案400除去后，如圖7(e)及圖7(f)所示，以被圖案化的氧化硅膜300為掩模，對半導體層110進行干蝕刻，藉此方法，形成貫穿體區(qū)域112到達漏極區(qū)域111的上部的多個溝渠500。另外，各溝渠500的深度例如為0.8～3.0μm左右，當有3個或3個以上的溝渠500排列時，各溝渠500的間隔相等。并且，溝渠500以連續(xù)地橫斷第1區(qū)域11及第2區(qū)域12的各體區(qū)域112的形式延伸。
其次，如圖8(a)及圖8(b)所示，為了除去溝渠500的壁部及底部的破壞層，例如通過熱氧化在溝渠500的壁部及底部形成厚度為20～100nm的氧化硅膜600。
其次，如圖8(c)及圖8(d)所示，例如通過濕蝕刻除去形成在溝渠500的內壁的氧化硅膜600。此時，雖然半導體層110上的氧化硅膜300也多少被蝕刻，但是在除去氧化硅膜600后，氧化硅膜300還以足夠的厚度存在于半導體層110上。
其次，如圖8(e)及8(f)所示，在溝渠500的壁面及底面的各自上形成例如厚度為8～100nm左右的氧化膜等的絕緣物質140。絕緣物質140為SiO2，發(fā)揮柵極絕緣膜作用。
其次，如圖9(a)及圖9(b)所示，在含有溝渠500的內部的氧化硅膜300的表面上，沉積成為柵極電極材料的導電膜，例如多晶硅膜900后，向該多晶硅膜900注入柵極電極用雜質，然后，進行熱處理。此時，在氧化硅膜300的表面上沉積例如厚度為300～800nm的多晶硅膜900。另外，也可以利用例如CVD(chemical vapor deposition)法在氧化硅膜300上直接沉積事先摻雜了柵極電極用雜質(例如，磷)的多晶硅膜來代替在沉積多晶硅膜900后另外進行雜質注入。
其次，如圖9(c)及圖9(d)所示，通過對整個多晶硅膜900進行蝕刻，來將多晶硅膜900中的位于氧化硅膜300的表面上側的部分及位于溝渠500上部的部分除去，藉此方法，在溝渠500的內部形成縱型柵極電極120。這里，將溝渠500內的多晶硅膜900的干蝕刻從氧化硅膜300的表面進行到例如200～800nm左右下側。也就是說，在溝渠500內的縱型柵極電極120的上側留有凹部500a。
其次，如圖9(e)及圖9(f)所示，在含凹部500a的氧化硅膜300的表面上，沉積埋入凹部500a的例如厚度為400～800nm左右的氧化硅膜1100。
其次，如圖10(a)及圖10(b)所示，對氧化硅膜1100及氧化硅膜300依次進行使用了抗蝕劑的平坦化蝕刻，將氧化硅膜300及氧化硅膜1100除去，以使凹部500a中的縱型柵極電極120上的氧化硅膜1100的最上面、和半導體層110的表面一致。因此，溝渠500的內部由氧化硅膜1100和縱型柵極電極120來填充。
其次，如圖10(c)及圖10(d)所示，以覆蓋第1區(qū)域11的半導體層110的抗蝕圖案1300為掩模，向第2區(qū)域12的半導體層110的表面部離子注入第2導電型雜質(例如，P型硼)1350。藉此方法，在第2區(qū)域12的半導體層110的表面部，換句話說，在第2區(qū)域12的體區(qū)域112的上側形成雜質濃度高于體區(qū)域112的第2導電型(例如，P+型)體接觸區(qū)域114。
其次，在除去抗蝕圖案1300后，如圖10(e)及圖10(f)所示，以覆蓋第2區(qū)域12的半導體層110的抗蝕圖案1400為掩模，向第1區(qū)域11的半導體層110的表面部離子注入第1導電型雜質(例如，N型磷)1450。藉此方法，在第1區(qū)域11的半導體層110的表面部，換句話說，在第1區(qū)域11的體區(qū)域112的上側形成第1導電型(例如，N+型)源極區(qū)域113A。
其次，在除去了抗蝕圖案1400后，如圖11(a)及圖11(b)所示，向半導體層110的整個表面部離子注入第1導電型雜質(例如，N型磷)1500。藉此方法，在第2區(qū)域12的半導體層110的表面部形成第1導電型(例如，N+型)源極區(qū)域113B。另外，在第2區(qū)域12的半導體層110中，源極區(qū)域113B的深度淺于體接觸區(qū)域114的深度。也就是說，進行使N+型源極區(qū)域113B形成在P+型體接觸區(qū)域114的上部的離子注入。并且，第2區(qū)域12的源極區(qū)域113B的厚度小于第1區(qū)域11的源極區(qū)域113A的厚度。也就是說，是因為注入有為與體接觸區(qū)域114的P型相反的導電型的N型雜質(磷)的緣故。并且，在本實施例中，源極區(qū)域113B形成為遮蓋整個第2區(qū)域12的體接觸區(qū)域114。另外，源極區(qū)域113A的雜質濃度為將離子注入的雜質1450和雜質1500加在一起的濃度。
其次，如圖11(c)及圖11(d)所示，通過使用例如干蝕刻，將溝渠500內的縱型柵極電極120上的氧化硅膜1100及絕緣物質140的各自一部分除去，來在溝渠500內的縱型柵極電極120上形成凹部500b，且將露出凹部500b的上緣部(上端部)的源極區(qū)域113A、113B弄圓。通過使該干蝕刻的條件為硅對于氧化硅膜1100的選擇比大于等于2小于等于5，能夠更好地將露出凹部500b的上緣部的源極區(qū)域113A、113B弄圓。
另外，如圖11(c)及圖11(d)所示，將對于縱型柵極電極120上的氧化硅膜1100及絕緣物質140的蝕刻，進行到源極區(qū)域113A露出第1區(qū)域11的凹部500b的壁面且體接觸區(qū)域114及源極區(qū)域113B露出第2區(qū)域12的凹部500b的壁面的深度為止。具體地說，將溝渠500內的氧化硅膜1100及絕緣物質140的干蝕刻從半導體層110的表面進行到例如100～300nm左右下側。并且，通過在完全除去縱型柵極電極120上的氧化硅膜1100之前停止該干蝕刻，來讓埋入絕緣膜130殘存在縱型柵極電極120上。通過該埋入絕緣膜130，能夠將縱型柵極電極120和共通電極170(圖11(e)、圖11(f)所示)電絕緣。
其次，如圖11(e)及圖11(f)所示，在含凹部500b內的埋入絕緣膜130上的半導體層110的表面上依次沉積阻擋金屬膜160及布線用導電膜(例如，鋁膜)150后，將鋁膜150及阻擋金屬膜160圖案化，形成共通電極170。藉此方法，在第1區(qū)域11的凹部500b的壁面中，使源極區(qū)域113A和共通電極170電連接。并且，不用說，源極區(qū)域113A，在其上面也與共通電極170電連接。并且，在第2區(qū)域12的凹部500b的壁面中，分別使體接觸區(qū)域114及源極區(qū)域113B與共通電極170電連接。也就是說，在第2區(qū)域12的柵極溝渠500的壁面中，能夠使源極區(qū)域113B及體接觸區(qū)域114確實地共同連接在電極170上。并且，不用說，源極區(qū)域113B，在其上面也與共通電極170電連接。
根據(jù)上述第1實施例，在用以與體區(qū)域112電接觸的第2區(qū)域12中，在體區(qū)域112(準確地說，在體區(qū)域112上部的體接觸區(qū)域114)的上側，形成有與發(fā)揮晶體管作用的第1區(qū)域11的源極區(qū)域113A電連接的源極區(qū)域113B。也就是說，即使在溝渠500的附近，體接觸區(qū)域114的表面也不是成為半導體層110的表面，源極區(qū)域113B的表面成為半導體層110的表面。因此，即使柵極電極120之間的距離隨著裝置的小型化變短時，也能夠在不縮小體接觸區(qū)域114的布置面積的情況下，充分地確保共通電極170和源極區(qū)域的接觸面積。所以，能夠在不增大源極區(qū)域的接觸電阻的情況下，實現(xiàn)可謀求小型化的縱型柵極半導體裝置。
并且，根據(jù)第1實施例，由于能夠在溝渠500內的柵極電極120上的凹部500b(參照圖11(d)及圖11(f))的壁面與第2區(qū)域12的體區(qū)域112(準確地說，體區(qū)域112上部的體接觸區(qū)域114)電接觸，因此能夠充分地確保共通電極170和體接觸區(qū)域114的接觸面積。這樣一來，由于能夠抑制當晶體管動作時在體區(qū)域112內產生電位差的現(xiàn)象，因此能夠防止寄生雙極型晶體管動作。
并且，根據(jù)第1實施例，在半導體層110的整個表面部及各溝渠500的壁部形成源極區(qū)域113A及113B。換句話說，源極區(qū)域113A及113B的各個表面，成為半導體層110的表面，且源極區(qū)域113A及113B分別露出柵極電極120上的凹部500b的壁面，如圖5所述。所以，該各露出部分、和源極區(qū)域113A及113B的各表面(上面)與共通電極170相接，從而能夠更進一步地增大共通電極170和源極區(qū)域的接觸面積，因此能夠更進一步地降低源極區(qū)域的接觸電阻。具體地說，如以往技術那樣，與在半導體層110的整個表面部沒有形成源極區(qū)域時相比，也就是，與在第2區(qū)域12的體接觸區(qū)域114的上側沒有形成源極區(qū)域時相比，能夠降低晶體管的通態(tài)電阻。
并且，根據(jù)第1實施例，由于除了能夠在第1區(qū)域11及第2區(qū)域12兩方與源極區(qū)域113A及113B電接觸之外，還能夠在第2區(qū)域12使與體區(qū)域112(體接觸區(qū)域114)的電觸點與源極區(qū)域113B共通，因此能夠使柵極電極120的間距較窄，從而能夠謀求裝置的進一步小型化。
并且，根據(jù)第1實施例，由于第2區(qū)域12的源極區(qū)域113B的厚度小于第1區(qū)域11的源極區(qū)域113A的厚度，因此即使在第2區(qū)域12中的柵極溝渠500的深度與第1區(qū)域11中的柵極溝渠500的深度相同時，也能夠在第2區(qū)域12的溝渠500(準確地說，凹部500b)的壁面中確實地分別與源極區(qū)域113B及體接觸區(qū)域114電接觸。
并且，根據(jù)第1實施例，由于源極區(qū)域113B遮蓋整個第2區(qū)域的體接觸區(qū)域114，因此通過形成在溝渠500上部留有凹部500b的柵極電極120，能夠在第1區(qū)域11及第2區(qū)域12兩方的凹部500b的壁面中與源極區(qū)域113A及113B電接觸。
并且，根據(jù)第1實施例，由于在第2區(qū)域12的體區(qū)域112的上部形成雜質濃度高于體區(qū)域112的其它部分的體接觸區(qū)域114，因此能夠更確實地與體區(qū)域112電接觸。
并且，根據(jù)第1實施例，由于在形成了溝渠500后形成源極區(qū)域113A及113B，因此能夠減少形成源極區(qū)域后的熱處理工序。所以，能夠控制源極區(qū)域113A及113B中的雜質擴散，其結果，由于能夠確實地進行器件尺寸的控制，因此很容易獲得與設計一樣的晶體管特性。
并且，根據(jù)第1實施例，在形成第2區(qū)域12的源極區(qū)域113B時，利用離子注入將雜質同時導入成為半導體層110中的源極區(qū)域113A及113B的部分。也就是說，由于對整個半導體層110進行離子注入，因此能夠在不追加新的光刻工序的情況下，形成源極區(qū)域113B。
并且，根據(jù)第1實施例，通過使構成溝渠上緣部的源極區(qū)域113A、113B為帶圓弧狀的形狀，能夠防止在源極區(qū)域113A、113B上形成阻擋金屬160及布線用導電膜15的工序中，在阻擋金屬160及布線用導電膜15內產生空隙的現(xiàn)象。并且，由于能夠提高源極區(qū)域113A、113B，和阻擋金屬160及布線用導電膜15的分步敷層，因此能夠降低源極區(qū)域113A、113B的接觸電阻及降低通態(tài)電阻。而且，與溝渠的上緣部具有棱角的形狀時相比，由于能夠緩和應力從阻擋金屬160及布線用導電膜15集中在溝渠的上緣部，因此也能夠抑制漏電流的發(fā)生。
另外，在第1實施例中，在形成圖10(c)及圖10(d)所示的體接觸區(qū)域114的工序之后，進行了圖10(e)及圖10(f)所示的第1區(qū)域11的源極區(qū)域113A的形成工序。但是，不用說也可以代替它，在形成第1區(qū)域11的源極區(qū)域113A的工序之后，進行體接觸區(qū)域114的形成工序。
(第2實施例)以下，參照附圖對本發(fā)明的第2實施例所涉及的縱型柵極半導體裝置及其制造方法加以說明。另外，本實施例的縱型柵極半導體裝置的目的在于與第1實施例一樣，能夠在不增大源極區(qū)域的接觸電阻的情況下，謀求裝置的小型化。
本實施例與第1實施例的不同之處在于在第2區(qū)域12中，在具有相對較低的雜質濃度(例如，1017個/cm3級)的體區(qū)域112的上部，不形成具有相對較高的雜質濃度(例如，5×1019～1×1020個/cm3左右)的區(qū)域(第1實施例的體接觸區(qū)域114)(參照圖11(b)及圖13(b))。但是，本實施例中的第2區(qū)域12的體區(qū)域112具有可充分與共通電極170歐姆接觸的雜質濃度(例如，1018個/cm3級)。
本實施例的縱型柵極半導體裝置的制造方法，到圖10(a)及圖10(b)所示的工序為止，與第1實施例一樣。也就是說，在本實施例中，首先，進行與圖7(a)～圖7(f)、圖8(a)～圖8(f)、圖9(a)～圖9(f)、和圖10(a)及圖10(b)分別所示的第1實施例一樣的各工序。并且，下述圖12(a)～圖12(f)及圖13(a)、圖13(b)示出了本實施例的縱型柵極半導體裝置的制造方法中的圖10(a)及圖10(b)所示的工序之后的各工序的剖面圖。
另外，圖12(a)、圖12(c)、圖12(e)及圖13(a)示出了形成發(fā)揮晶體管作用的第1區(qū)域11的情況，圖12(b)、圖12(d)、圖12(f)及圖13(b)示出了形成用以與晶體管的體區(qū)域電接觸的第2區(qū)域12的情況。如前所述，將第1區(qū)域11及第2區(qū)域12排列成沿溝渠柵極延伸的方向交替且彼此鄰接。并且，在圖12(a)～圖12(f)及圖13(a)、圖13(b)中，由于對與圖3、圖4(a)及圖4(b)等同一的結構要素標注同一符號，因此在此省略其詳細說明。
具體地說，在本實施例中，在進行了圖10(a)及圖10(b)的工序之后，不進行形成體接觸區(qū)域用的雜質注入(第1實施例的圖10(c)及圖10(d)所示的工序)，以覆蓋第2區(qū)域12的半導體層110的抗蝕圖案1400為掩模，向第1區(qū)域11的半導體層110的表面部離子注入第1導電型雜質(例如，N型磷)1450。藉此方法，在第1區(qū)域11的半導體層110的表面部，換句話說，在第1區(qū)域11的體區(qū)域112的上側形成第1導電型(例如，N+型)源極區(qū)域113A。
其次，在除去抗蝕圖案1400后，如圖12(c)及圖12(d)所示，向半導體層110的整個表面部離子注入第1導電型雜質(例如，N型磷)1500。藉此方法，在第2區(qū)域12的半導體層110的表面部，換句話說，在第2區(qū)域12的體區(qū)域112的上側形成第1導電型(例如，N+型)源極區(qū)域113B。另外，第2區(qū)域的源極區(qū)域113B的厚度小于第1區(qū)域11的源極區(qū)域113A的厚度。并且，在本實施例中，源極區(qū)域113B形成為遮蓋整個第2區(qū)域12的體區(qū)域112。
其次，如圖12(e)及圖12(f)所示，通過使用例如干蝕刻，將溝渠500內的縱型柵極電極120上的氧化硅膜1100及絕緣物質140的各自一部分除去，來在溝渠500內的縱型柵極電極120上形成凹部500b，且將露出凹部500b的上緣部(上端部)的源極區(qū)域113A、113B弄圓。通過使該干蝕刻的條件為硅對于氧化硅膜1100的選擇比大于等于2小于等于5，能夠更好地將露出凹部500b的上緣部的源極區(qū)域113A、113B弄圓。
另外，如圖12(a)及圖12(f)所示，將對于縱型柵極電極120上的氧化硅膜1100及絕緣物質140的蝕刻，進行到源極區(qū)域113A露出第1區(qū)域11的凹部500b的壁面且體區(qū)域112及源極區(qū)域113B露出第2區(qū)域12的凹部500b的壁面的深度為止。具體地說，將溝渠500內的氧化硅膜1100及絕緣物質140的干蝕刻從半導體層110的表面進行到例如100～300nm左右下側。并且，通過在完全除去縱型柵極電極120上的氧化硅膜1100之前停止該干蝕刻，來讓埋入絕緣膜130殘存在縱型柵極電極120上。能夠通過該埋入絕緣膜130使縱型柵極電極120和共通電極170(圖13(a)、圖13(b)所示)電絕緣。
其次，如圖13(a)及圖13(b)所示，在含凹部500b內的埋入絕緣膜130上的半導體層110的表面上依次沉積阻擋金屬膜160及布線用導電膜(例如，鋁膜)150后，將鋁膜150及阻擋金屬膜160圖案化，形成共通電極170。藉此方法，在第1區(qū)域11的凹部500b的壁面中，使源極區(qū)域113A和共通電極170電連接。并且，在第2區(qū)域12的凹部500b的壁面中，分別使體區(qū)域112及源極區(qū)域113B與共通電極170電連接。也就是說，在第2區(qū)域12的柵極溝渠500的壁面中，能夠確實地將源極區(qū)域113B及體區(qū)域112共同連接在電極170上。
根據(jù)上述第2實施例，由于不僅能夠獲得與第1實施例同樣的效果，而且不需要體接觸區(qū)域形成工序，因此能夠簡化工序。
另外，在第1或第2實施例中，以縱型柵極半導體裝置為N溝道縱型柵極DMOS晶體管時為例加以了說明，但是不用說縱型柵極半導體裝置也可以是P溝道縱型柵極DMOS晶體管。當以P溝道縱型柵極DMOS晶體管為對象時，由于上述的第1導電型及第2導電型分別成為P型及N型，因此不用說源極區(qū)域、漏極區(qū)域及半導體襯底成為P型，體區(qū)域及體接觸區(qū)域成為N型。
并且，在第1或第2實施例中，將第2區(qū)域12的源極區(qū)域113B的厚度設定得小于第1區(qū)域11的源極區(qū)域113A的厚度。但是，也可以代替它，通過例如將第1區(qū)域11的溝渠500的深度和第2區(qū)域12的溝渠500的深度設定為不同的深度(但是，體區(qū)域112或體接觸區(qū)域114露出第2區(qū)域12的溝渠500的壁面)，來將源極區(qū)域113A的厚度和源極區(qū)域113B的厚度設定為一樣的厚度。
并且，在第1或第2實施例中，沿著整個第2區(qū)域12的體區(qū)域112或體接觸區(qū)域114上形成了源極區(qū)域113B，但是也可以代替它，形成部分覆蓋體區(qū)域112或體接觸區(qū)域114的表面(上面)的源極區(qū)域113B。此時，不僅在第2區(qū)域12的溝渠500(準確地說，凹部500b)的壁面使體區(qū)域112或體接觸區(qū)域114、與共通電極170電接觸，還可以使體區(qū)域112或體接觸區(qū)域114中的沒有形成源極區(qū)域113B的部分的表面(成為第2區(qū)域12的半導體層110的表面)與共通電極170電接觸。
并且，在第1及第2實施例的任意一個中，將埋入柵極電極120的溝渠寬度及該溝渠間間距均設定為0.25μm，且將該溝渠的深度設定為1.25μm。但是，各實施例的溝渠MOS為適合于微細結構的溝渠，也可以通過將溝渠寬度及溝渠間間距均設定為0.3μm或0.3μm以下，且使溝渠深度為0.9μm或0.9μm以上，來將溝渠的縱橫尺寸比設定為3或3以上。最好通過象這樣使溝渠寬度等微細化，來將溝渠數(shù)設定為400個或400個以上。圖14(a)、圖14(b)為示出了縮短了溝渠間間距的縱型柵極半導體裝置的結構的剖面圖。圖14(a)示出了在溝渠間間距較短的縱型柵極半導體裝置中，沿對應于圖3的a-a’線的線的第1區(qū)域11的剖面，圖14(b)示出了沿對應于圖3的b-b’線的線的第2區(qū)域12的剖面。在圖14(a)、圖14(b)所示的結構中，例如使溝渠間間距細微到0.2μm。在此結構中，由于溝渠間間距較窄，因此被兩個溝渠夾著的半導體層(源極區(qū)域113A、113B)的上部成為在整體上帶圓弧狀的形狀。
并且，在第1及第2實施例中，如圖15(a)所示，也可以在由形成了多個各實施例的N溝道縱型柵極DOMS晶體管的溝渠構成的晶體管部的周邊，設置在硅外延生長襯底100的上側由氧化硅膜210絕緣分離形成的例如由多晶硅構成的N/P/N結構的齊納二極管200。這里，圖15(a)為縱型柵極半導體裝置的剖面圖，在示出了例如圖3所示的晶體管部分之外，還示出了其橫向(與柵極延伸的方向正交的方向)的部分。并且，將齊納二極管200作為保護用二極管連接在N溝道縱型柵極DMOS晶體管的柵極電極·源極電極之間，如圖15(b)所示。這樣一來，能夠提高晶體管的靜電破壞強度。
另外，實際上將埋入柵極電極120的溝渠設置有1500個左右。并且，如圖15(a)所示，在晶體管部分之上形成有作為共通電極170的鋁膜(準確地說，阻擋金屬膜160及鋁膜150的疊層膜)。共通電極170連接在為由N型多晶硅構成的半導體層的源極區(qū)域113上。并且，源極區(qū)域113連在為由P型多晶硅構成的半導體層的體區(qū)域112上。并且，體區(qū)域112連在為由N型多晶硅構成的半導體層的漏極區(qū)域111上。而且，漏極區(qū)域111電連接在漏極電極上。而齊納二極管200的各N型半導體區(qū)域通過設置在齊納二極管200上的層間絕緣膜中的接觸孔與共通電極170電連接。
并且，由多晶硅構成的齊納二極管200，能夠通過在形成柵極電極120的同時，形成非摻雜多晶硅，向該多晶硅的規(guī)定區(qū)域注入雜質制成。
(實用性)
本發(fā)明涉及縱型柵極半導體裝置，特別是將其適用于DC-DC變換器等電子機械器具等時，能夠獲得在不增大源極區(qū)域的接觸電阻的情況下，謀求裝置的小型化的效果，實用價值相當高。
權利要求
1.一種縱型柵極半導體裝置，其特征在于包括漏極區(qū)域，第1體區(qū)域，形成在上述漏極區(qū)域的上側，第2體區(qū)域，形成在上述第1體區(qū)域中的一部分的上側，第1源極區(qū)域，形成在上述第1體區(qū)域中的其它部分的上側，第2源極區(qū)域，形成在上述第2體區(qū)域的上側、與上述第1源極區(qū)域電連接，溝渠，形成在上述第1源極區(qū)域、上述第2源極區(qū)域、上述第1體區(qū)域及上述第2體區(qū)域中，以及柵極，形成在上述溝渠內；上述第2源極區(qū)域發(fā)揮上述第1源極區(qū)域的電觸點作用，上述第2體區(qū)域發(fā)揮上述第1體區(qū)域的電觸點作用；上述溝渠壁面中的上緣部呈圓弧狀。
2.根據(jù)權利要求1所述的縱型柵極半導體裝置，其特征在于上述第1源極區(qū)域及上述第2源極區(qū)域露出上述溝渠壁面中的上緣部，露出上述溝渠壁面中的上緣部的上述第1源極區(qū)域及上述第2源極區(qū)域呈圓弧狀。
3.根據(jù)權利要求1所述的縱型柵極半導體裝置，其特征在于上述溝渠壁面中的從上緣部跨越到上述第1源極區(qū)域及上述第2源極區(qū)域上面的部分的整個部分呈圓弧狀。
4.根據(jù)權利要求1所述的縱型柵極半導體裝置，其特征在于上述第2源極區(qū)域的厚度，小于上述第1源極區(qū)域的厚度。
5.根據(jù)權利要求1所述的縱型柵極半導體裝置，其特征在于上述第2源極區(qū)域遮蓋整個上述第2體區(qū)域。
6.根據(jù)權利要求1所述的縱型柵極半導體裝置，其特征在于上述第2體區(qū)域上部的雜質濃度，高于上述第2體區(qū)域下部的雜質濃度。
7.根據(jù)權利要求1所述的縱型柵極半導體裝置，其特征在于柵極區(qū)域，形成為在上述溝渠的上部留有凹部；上述第2體區(qū)域露出上述凹部的壁面。
8.根據(jù)權利要求1所述的縱型柵極半導體裝置，其特征在于柵極區(qū)域，形成為在上述溝渠的上部留有凹部；上述第1源極區(qū)域及上述第2源極區(qū)域分別露出上述凹部的壁面，且在該各露出部分及上述各源極區(qū)域的上面電接觸。
9.根據(jù)權利要求7所述的縱型柵極半導體裝置，其特征在于上述第2體區(qū)域，在其上部具有雜質濃度相對較高的高濃度區(qū)域；上述高濃度區(qū)域露出上述凹部的壁面，且在該露出部分中電接觸。
10.根據(jù)權利要求7所述的縱型柵極半導體裝置，其特征在于上述第2源極區(qū)域及上述第2體區(qū)域分別露出上述凹部的壁面，且在該各露出部分中電接觸。
11.根據(jù)權利要求7所述的縱型柵極半導體裝置，其特征在于還包括從上述第2源極區(qū)域上側的區(qū)域夾著絕緣膜設置到上述柵極區(qū)域上側的區(qū)域為止的其它電極；上述其它電極，在上述凹部的壁面中與上述第2源極區(qū)域及上述第2體區(qū)域相接。
12.根據(jù)權利要求1所述的縱型柵極半導體裝置，其特征在于上述溝渠的寬度小于等于0.3μm；上述溝渠的縱橫尺寸比大于等于3。
13.根據(jù)權利要求12所述的縱型柵極半導體裝置，其特征在于上述溝渠數(shù)大于等于400。
14.一種縱型柵極半導體裝置，其特征在于包括漏極區(qū)域，第1體區(qū)域，形成在上述漏極區(qū)域的上側，第2體區(qū)域，形成在上述第1體區(qū)域中的一部分的上側，第1源極區(qū)域，形成在上述第1體區(qū)域中的其它部分的上側，第2源極區(qū)域，形成在上述第2體區(qū)域的上側、與上述第1源極區(qū)域電連接，溝渠，形成在上述第1源極區(qū)域及上述第1體區(qū)域中，以及柵極，形成在上述溝渠內；上述第2源極區(qū)域發(fā)揮上述第1源極區(qū)域的電觸點作用，上述第2體區(qū)域發(fā)揮上述第1體區(qū)域的電觸點作用；上述溝渠壁面中的上緣部呈圓弧狀；柵極區(qū)域，形成為在上述溝渠的上部留有凹部；上述第2體區(qū)域露出上述凹部的壁面，且在該露出部分中電接觸。
15.根據(jù)權利要求14所述的縱型柵極半導體裝置，其特征在于上述第1源極區(qū)域及上述第2源極區(qū)域露出上述溝渠壁面中的上緣部，且露出上述溝渠壁面中的上緣部的上述第1源極區(qū)域及上述第2源極區(qū)域呈圓弧狀。
16.根據(jù)權利要求14所述的縱型柵極半導體裝置，其特征在于上述溝渠壁面中的從上緣部跨越到上述第1源極區(qū)域及上述第2源極區(qū)域上面的部分的整個部分呈圓弧狀。
17.根據(jù)權利要求16所述的縱型柵極半導體裝置，其特征在于還包括從上述第1源極區(qū)域及上述第2源極區(qū)域上側的區(qū)域夾著絕緣膜設置到上述柵極區(qū)域上側的區(qū)域為止的其它電極；上述其它電極，在上述凹部的壁面中與上述第2源極區(qū)域及上述第2體區(qū)域相接。
18.根據(jù)權利要求17所述的縱型柵極半導體裝置，其特征在于上述其它電極，分別與上述第1源極區(qū)域及上述第2源極區(qū)域電連接。
19.根據(jù)權利要求14所述的縱型柵極半導體裝置，其特征在于上述第2源極區(qū)域，薄于上述第1源極區(qū)域。
20.根據(jù)權利要求14所述的縱型柵極半導體裝置，其特征在于上述第2體區(qū)域，具有下部、和雜質濃度高于上述下部的上部；上述上部露出上述凹部的壁面，且在該露出部分中電接觸。
21.根據(jù)權利要求20所述的縱型柵極半導體裝置，其特征在于在上述凹部中，與上述柵極之間夾著絕緣層形成有其它電極；上述其它電極，在上述凹部的壁面中與上述上部相接。
22.根據(jù)權利要求14所述的縱型柵極半導體裝置，其特征在于上述溝渠的寬度小于等于0.3μm；上述溝渠的縱橫尺寸比大于等于3。
23.根據(jù)權利要求22所述的縱型柵極半導體裝置，其特征在于上述溝渠數(shù)大于等于400。
24.一種縱型柵極半導體裝置的制造方法，該縱型柵極半導體裝置具有發(fā)揮晶體管作用的第1區(qū)域，和發(fā)揮與上述晶體管的體區(qū)域的電觸點作用且與上述第1區(qū)域鄰接設置的第2區(qū)域，其特征在于包括第1工序，在上述第1區(qū)域中形成第1漏極區(qū)域，在上述第2區(qū)域中形成第2漏極區(qū)域，在上述第1漏極區(qū)域的上側形成第1體區(qū)域，和在上述第2漏極區(qū)域的上側形成第2體區(qū)域，第2工序，在上述第1體區(qū)域及上述第2體區(qū)域中形成溝渠，第3工序，在上述第1體區(qū)域的上側形成第1源極區(qū)域，第4工序，在上述第2體區(qū)域的上側形成第2源極區(qū)域，第5工序，在上述第2工序后，在上述溝渠內形成在上述溝渠的上部留有凹部的柵極，第6工序，在上述第5工序后，形成埋入上述凹部的絕緣膜，以及第7工序，在上述第6工序后，除去上述絕緣膜中的上部，且將上述凹部壁面中的上緣部弄圓；將上述第1源極區(qū)域和上述第2源極區(qū)域形成為彼此電連接。
25.根據(jù)權利要求24所述的縱型柵極半導體裝置的制造方法，其特征在于在上述第7工序中，通過進行干蝕刻，來除去上述絕緣膜中的上部，且將上述凹部壁面中的上緣部弄圓。
26.根據(jù)權利要求25所述的縱型柵極半導體裝置的制造方法，其特征在于在上述第7工序中，在上述絕緣膜與露出上述凹部的壁面的物質的選擇比大于等于2小于等于5的條件下進行上述干蝕刻。
27.根據(jù)權利要求24所述的縱型柵極半導體裝置的制造方法，其特征在于上述第4工序，包括分別向上述第1區(qū)域中的成為上述第1源極區(qū)域及上述第2源極區(qū)域的部分同時導入雜質的工序。
28.根據(jù)權利要求24所述的縱型柵極半導體裝置的制造方法，其特征在于上述第2源極區(qū)域，形成為遮蓋整個上述第2體區(qū)域。
29.根據(jù)權利要求24所述的縱型柵極半導體裝置的制造方法，其特征在于還包括第8工序，在上述第2體區(qū)域的上部形成高濃度區(qū)域；在上述第8工序中，使上述第2體區(qū)域上部的雜質濃度高于上述第2體區(qū)域下部的雜質濃度。
30.根據(jù)權利要求24所述的縱型柵極半導體裝置的制造方法，其特征在于在上述第7工序后，包括在上述絕緣膜上形成與上述第2體區(qū)域電連接的其它電極的工序。
31.根據(jù)權利要求24所述的縱型柵極半導體裝置的制造方法，其特征在于在上述第7工序后，包括在上述絕緣膜上形成與上述第2源極區(qū)域電連接的其它電極的工序。
32.根據(jù)權利要求24所述的縱型柵極半導體裝置的制造方法，其特征在于在上述第5工序中，使上述第2體區(qū)域及上述第2源極區(qū)域露出上述凹部的壁面；在上述第7工序后，包括在上述絕緣膜上形成分別與上述第2體區(qū)域及上述第2源極區(qū)域電連接的其它電極的工序。
33.一種縱型柵極半導體裝置的制造方法，該縱型柵極半導體裝置具有發(fā)揮晶體管作用的第1區(qū)域，和發(fā)揮與上述晶體管的體區(qū)域的電觸點作用且與上述第1區(qū)域鄰接設置的第2區(qū)域，其特征在于包括第1工序，在上述第1區(qū)域中形成第1漏極區(qū)域，在上述第2區(qū)域中形成第2漏極區(qū)域，在上述第1漏極區(qū)域的上側形成第1體區(qū)域，和在上述第2漏極區(qū)域的上側形成第2體區(qū)域，第2工序，在上述第1體區(qū)域及上述第2體區(qū)域中形成溝渠，第3工序，以在上述溝渠的上部留有凹部且使上述第2體區(qū)域露出該凹部壁面的形式，在上述溝渠內形成柵極，第4工序，在上述凹部中形成與上述第2體區(qū)域電連接的其它電極，第5工序，在上述第2工序后，以在上述溝渠的上部留有凹部的形式，在上述溝渠內形成柵極，第6工序，在上述第5工序后，形成埋入上述凹部的絕緣膜，以及第7工序，在上述第6工序后，除去上述絕緣膜中的上部，且將上述凹部壁面中的上緣部弄圓。
34.根據(jù)權利要求33所述的縱型柵極半導體裝置的制造方法，其特征在于在上述第7工序中，通過進行干蝕刻，除去上述絕緣膜中的上部，且將上述凹部壁面中的上緣部弄圓。
35.根據(jù)權利要求34所述的縱型柵極半導體裝置的制造方法，其特征在于在上述第7工序中，在上述絕緣膜與露出上述凹部的壁面的物質的選擇比大于等于2小于等于5的條件下進行上述干蝕刻。
36.根據(jù)權利要求34所述的縱型柵極半導體裝置的制造方法，其特征在于還包括第8工序，在上述第2體區(qū)域的上部形成高濃度區(qū)域；在上述第8工序中，使上述第2體區(qū)域上部的雜質濃度高于上述第2體區(qū)域下部的雜質濃度。
37.根據(jù)權利要求36所述的縱型柵極半導體裝置的制造方法，其特征在于上述上部露出上述凹部的壁面。
38.一種縱型柵極半導體裝置，其特征在于包括第1導電型第1半導體層，成為漏極區(qū)域，第2導電型第2半導體層，形成在上述第1半導體層上，成為體區(qū)域，第1導電型第3半導體層，形成在上述第2半導體層上，成為源極區(qū)域，溝渠，形成在上述第2半導體層及上述第3半導體層中，柵極，形成在上述溝渠內，以及電極，形成在上述第3半導體層上；在沿著上述柵極延伸的方向設置的上述第3半導體層的一部分中，形成沒有到達上述第3半導體層的表面且露出上述溝渠壁面的第2導電型第4半導體層；上述第4半導體層，與上述柵極電隔離且在上述溝渠的上部與上述電極電連接；上述溝渠壁面中的上緣部呈圓弧狀。
39.一種縱型柵極半導體裝置，其特征在于包括第1導電型第1半導體層，成為漏極區(qū)域，第2導電型第2半導體層，為形成在上述第1半導體層上的體區(qū)域，第1導電型第3半導體層，為形成在上述第2半導體層上的源極區(qū)域，溝渠，形成在上述第2半導體層及上述第3半導體層中，柵極，形成在上述溝渠中，絕緣膜，形成在上述溝渠內的上述柵極上，以及電極，形成在上述第3半導體層上及上述絕緣膜上；在沿著上述柵極延伸的方向設置的上述第3半導體層的一部分中，形成沒有到達上述第3半導體層的表面且露出上述溝渠壁面的第2導電型第4半導體層；上述第4半導體層，在上述溝渠的上部與上述電極電連接；上述溝渠壁面中的上緣部呈圓弧狀。
40.根據(jù)權利要求38或39所述的縱型柵極半導體裝置，其特征在于上述第3半導體層露出上述溝渠壁面中的上緣部，且露出上述溝渠的上緣部的上述第3半導體層呈圓弧狀。
41.根據(jù)權利要求38或39所述的縱型柵極半導體裝置，其特征在于上述溝渠壁面中的從上緣部跨越到上述第3半導體層上面的部分，整個部分呈圓弧狀。
42.根據(jù)權利要求38或39所述的縱型柵極半導體裝置，其特征在于在上述第3半導體層中沿著上述溝渠延伸的方向周期地形成有上述第4半導體層。
43.根據(jù)權利要求38或39所述的縱型柵極半導體裝置，其特征在于上述溝渠形成有多個；上述各溝渠的寬度小于等于0.3μm；上述各溝渠間的間距小于等于0.3μm。
44.根據(jù)權利要求43所述的縱型柵極半導體裝置，其特征在于上述各溝渠的縱橫尺寸比大于等于3。
全文摘要
本發(fā)明公開了一種縱型柵極半導體裝置及其制造方法。目的在于提供一種在不增大源極區(qū)域的接觸電阻的情況下，可謀求小型化的縱型柵極半導體裝置及其制造方法。發(fā)揮晶體管作用的第1區(qū)域11，具有漏極區(qū)域111、形成在漏極區(qū)域111上側的體區(qū)域112、形成在體區(qū)域112上側的源極區(qū)域113A、和形成在體區(qū)域112中且被埋入了柵極電極120的溝渠。在延在于第2區(qū)域12的體區(qū)域112的上側形成有源極區(qū)域113B。構成溝渠的上緣部的源極區(qū)域113A、113B形成為帶圓弧狀的形狀。
文檔編號H01L21/336GK1812127SQ20051012953
公開日2006年8月2日 申請日期2005年12月6日 優(yōu)先權日2004年12月14日
發(fā)明者溝口修二, 角田一晃 申請人:松下電器產業(yè)株式會社