專利名稱：形成半導(dǎo)體裝置的方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于半導(dǎo)體裝置制造，且特別是有關(guān)于一種形成低介電常數(shù)介電層的方法。
背景技術(shù)：
集成電路尺寸的縮減已為當(dāng)今集成電路技術(shù)發(fā)展的重要課題之一。集成電路尺寸的縮減具有減少區(qū)域電容值以及增加集成電路表現(xiàn)的功效。再者，減少集成電路晶片于晶片上的占有區(qū)域有助于提升集成電路制造的產(chǎn)率。上述優(yōu)點(diǎn)使得業(yè)界無不積極于研究集成電路尺寸縮減的方法。
然而，隨著半導(dǎo)體裝置密度的增加，阻容延遲(RC delay)效應(yīng)也隨之增加，因而影響了電路的表現(xiàn)。為了減少阻容延遲效應(yīng)，較佳地為將傳統(tǒng)介電材料取代為具有低于傳統(tǒng)二氧化硅的介電常數(shù)(約為4)的低介電常數(shù)介電材料。低介電常數(shù)介電材料亦可包括通常稱之為極低介電常數(shù)(extreme low-k，ELK)介電材料的一類，其介電常數(shù)約低于2.5。低介電常數(shù)材料通常作為金屬層間介電層(IMD)以及層間介電層(ILD)。雖然低介電常數(shù)材料具有特定優(yōu)點(diǎn)，其亦形成了許多問題，如不容易整合于現(xiàn)有制程中。
基于制程整合考量，便需要能整合于如鑲嵌制程的導(dǎo)電內(nèi)連結(jié)構(gòu)制程的低介電常數(shù)介電材料。鑲嵌制程中通常包括高能量等離子蝕刻的使用。由于低介電常數(shù)介電材料的材質(zhì)較為松軟且較為不安定或較為多孔性，故易于等離子蝕刻中遭到毀損。等離子的傷害將使得于低介電常數(shù)材料內(nèi)產(chǎn)生高漏電流、低崩潰電壓以及介電常數(shù)的改變。受損的低介電常數(shù)介電材料于暴露濕式化學(xué)清洗程序中下因而分解，并造成其臨界尺寸的損失。
因此，基于上述低介電常數(shù)介電材料所可能遭遇的制程整合問題，便需要一種較佳的形成半導(dǎo)體裝置的方法。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的就是提供一種形成半導(dǎo)體裝置與內(nèi)連線結(jié)構(gòu)的方法。本發(fā)明的方法中可有效整合低介電常數(shù)(low-k)介電材料以及極低介電常數(shù)(extreme low-k)介電材料于形成半導(dǎo)體裝置與內(nèi)連線結(jié)構(gòu)的方法中。
為達(dá)上述目的，本發(fā)明提供一種形成半導(dǎo)體裝置的方法，適用于形成具有極低介電常數(shù)介電材質(zhì)(extreme low-kdielectric，ELK)的一半導(dǎo)體裝置，包括下列步驟依序施行一非等向性蝕刻以及一等向性蝕刻，大體移除形成于該半導(dǎo)體裝置內(nèi)相鄰的多個(gè)內(nèi)連物間的一第一介電層的全部，其中于施行該非等向性蝕刻時(shí)是利用該些內(nèi)連物作為蝕刻掩膜；以及于相鄰的該些內(nèi)連物間的一空間內(nèi)大體填入該極低介電常數(shù)介電材質(zhì)。
本發(fā)明所述的形成半導(dǎo)體裝置的方法，介于相鄰的該些內(nèi)連物間的該空間為位于一雙鑲嵌溝槽下方的一凹陷區(qū)。
本發(fā)明所述的形成半導(dǎo)體裝置的方法，該蝕刻掩膜為一雙鑲嵌溝槽。
本發(fā)明所述的形成半導(dǎo)體裝置的方法，該第一介電層包括一低介電常數(shù)介電材料(low-k dielectric)。
本發(fā)明另提供一種半導(dǎo)體裝置的方法，包括下列步驟形成通過一第一介電層的多個(gè)層間內(nèi)連導(dǎo)線結(jié)構(gòu)，其中該些層間內(nèi)連導(dǎo)線結(jié)構(gòu)各包括一導(dǎo)電構(gòu)件、位于該導(dǎo)電構(gòu)件之上的一上方導(dǎo)線以及連接該導(dǎo)電構(gòu)件與該上方導(dǎo)線的一導(dǎo)電介層物；使用各上方導(dǎo)線作為蝕刻掩膜，非等向性地蝕刻該第一介電層，大體移除所有的該第一介電層，并于各上方導(dǎo)電的下方存在有殘留的該第一介電層；施行等向性蝕刻，移除殘留的該第一介電層；以及形成一第二介電層，大體填滿介于該些內(nèi)連導(dǎo)線結(jié)構(gòu)間的所有空間。
本發(fā)明所述的形成半導(dǎo)體裝置的方法，該第一介電層包括介電常數(shù)高于2.5的材料。
本發(fā)明所述的形成半導(dǎo)體裝置的方法，該第二介電層包括介電常數(shù)低于2.5的材料。
本發(fā)明所述的形成半導(dǎo)體裝置的方法，該非等向性蝕刻為一反應(yīng)性離子蝕刻或一氫氟酸濕蝕刻。
本發(fā)明所述的形成半導(dǎo)體裝置的方法，形成大體填滿介于該些內(nèi)連導(dǎo)線結(jié)構(gòu)間的所有空間的一第二介電層的步驟是通過旋轉(zhuǎn)涂布法所達(dá)成。
本發(fā)明所述的形成半導(dǎo)體裝置的方法，形成大體填滿介于該些內(nèi)連導(dǎo)線結(jié)構(gòu)間的所有空間的一第二介電層的步驟是通過旋轉(zhuǎn)涂布法與化學(xué)氣相沉積法所達(dá)成。
本發(fā)明還提供一種形成內(nèi)連線結(jié)構(gòu)的方法，包括下列步驟形成一第一介電層于一基板上；形成穿過該第一介電層至該基板的一雙鑲嵌結(jié)構(gòu)，其中該雙鑲嵌結(jié)構(gòu)包括一溝槽導(dǎo)電物，該溝槽導(dǎo)電物位于一介層導(dǎo)電物以及至少部分的該第一介電層之上；以該溝槽導(dǎo)電物為一蝕刻掩膜，非等向性蝕刻該第一介電層，以形成一第一凹口；等向性蝕刻位于該溝槽導(dǎo)電物下方的該第一介電層，以形成一第二凹口；以及于該第一凹口與該第二凹口內(nèi)填入一第二介電材料，以形成一第二介電層。
本發(fā)明所述的形成半導(dǎo)體裝置的方法，不會(huì)對(duì)一溝槽側(cè)壁上的一孔洞性ELK材料產(chǎn)生因蝕刻/灰化/濕式蝕刻所造成的損害，因而可得到較低的介電常數(shù)。本發(fā)明的方法亦較方便地控制ELK介電材料內(nèi)孔洞尺寸以及其孔隙度。本發(fā)明的方法適用于現(xiàn)有的后段雙鑲嵌制程。此外，亦無須額外制程機(jī)臺(tái)的使用而可簡易地整合于CVD與CMP制程，且所應(yīng)用蝕刻程序極容易控制，適用現(xiàn)今的ELK沉積技術(shù)以及較淺的構(gòu)件(例如深寬比約大于4)的應(yīng)用。實(shí)具有降低阻容延遲并減少寄生電容值的功效。


圖1為一剖面圖，用以說明依據(jù)本發(fā)明一實(shí)施例的鑲嵌制程的一中間步驟時(shí)的一半導(dǎo)體裝置；圖2為一剖面圖，用以說明依據(jù)本發(fā)明一實(shí)施例的半導(dǎo)體裝置的中間結(jié)構(gòu)，其包括多個(gè)內(nèi)連物結(jié)構(gòu)以及一低介電常數(shù)介電材料；圖3為一剖面圖，用以說明依據(jù)本發(fā)明一實(shí)施例中，施行非等向性蝕刻圖2中的低介電常數(shù)介電材料的情形；圖4為一剖面圖，用以比較圖3所示的實(shí)施例與現(xiàn)有的極低介電常數(shù)介電材料(ELK)制程；圖5為一剖面圖，用以說明依據(jù)本發(fā)明的實(shí)施例，于ELK介電制程施行之前，對(duì)于圖3的中間結(jié)構(gòu)施行等向性蝕刻的情形；圖6為一剖面圖，用以說明依據(jù)本發(fā)明的實(shí)施例的ELK介電材料的形成。
具體實(shí)施例方式
為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖示，作詳細(xì)說明如下本發(fā)明有關(guān)于半導(dǎo)體裝置的制造方法，且特別是關(guān)于低介電常數(shù)(low-k)介電材料與極低介電常數(shù)(extreme low-k，ELK)介電材料的應(yīng)用。于下文中，本發(fā)明將透過較佳實(shí)施例以解說極低介電常數(shù)(extreme low-k，ELK)介電材料以及銅導(dǎo)線于鑲嵌制程中的應(yīng)用。本發(fā)明的方法有利于鑲嵌內(nèi)連線制程的施行，且特別是應(yīng)用于半導(dǎo)體后段線路(back end of line，BEOL)制程的應(yīng)用。本發(fā)明的方法亦適用于其他集成電路制程，借以解決制程中介電材料毀損的情形。
本發(fā)明的實(shí)施例將配合圖1至圖6作一詳細(xì)敘述如下。請(qǐng)參照?qǐng)D1，顯示了于半導(dǎo)體制造中間階段的一半導(dǎo)體裝置100。半導(dǎo)體裝置100包括一基底103，其材質(zhì)例如為硅、絕緣層上覆硅(siliconon insulator，SOI)、鍺、碳化硅、砷化鎵、砷鋁化鎵(GaAlAs)、磷化銦(InP)、氮化鎵(GaN)、鍺化硅。基底103內(nèi)可更包括如功能性裝置、邏輯裝置的一導(dǎo)電構(gòu)件、一場效應(yīng)晶體管(或如源極、漏極或柵電極等場效應(yīng)晶體管的元件)、導(dǎo)體、導(dǎo)線結(jié)構(gòu)、內(nèi)連膜層、主動(dòng)或被動(dòng)元件或其組成物。在此，基底103僅繪示為一介電材料，例如層間介電層的介電材料，及一導(dǎo)電內(nèi)連物107。此外，于圖1的基板103上更形成有介電層111。于介電層111內(nèi)形成有一第一開口，例如介層(via)開口115，其與導(dǎo)電內(nèi)連物107相接觸。于介層開口115與一部分的介電層111之上則形成有一第二開口，或?yàn)橐粶喜?trench)開口119。介層開口115與溝槽開口119可稱之為一鑲嵌內(nèi)連結(jié)構(gòu)或一雙鑲嵌內(nèi)連結(jié)構(gòu)。于介層開口115與溝槽開口119內(nèi)則填入有導(dǎo)電物123。一般而言，介電層111約具有3000-6000埃的厚度。
本領(lǐng)域技術(shù)人員應(yīng)能理解圖1并無顯示出如阻障層(barrierlayer)、附著層(adhesion layer)、蝕刻停止層(etch stop layer，ESL)等現(xiàn)有鑲嵌構(gòu)件。然而，上述構(gòu)件并不影響本發(fā)明，因此在此省略之而未繪示于圖1中。
如圖1所示，溝槽開口119覆蓋于介電層111的一部分上。此部分顯示為位于雙鑲嵌溝槽開口的下方的一凹陷區(qū)(recessedarea)，于圖1中以虛線表示。介電層的凹陷部111a或?yàn)榻殡妼?11位于溝槽開口119下方的突出部成為一特定構(gòu)件。如下文中所描述，此構(gòu)件將使得溝槽開口119可作為一圖案化掩膜之用，因而避免了光致抗蝕劑相關(guān)的污染問題。
圖1提供了用于描述本發(fā)明實(shí)施例的一簡便起點(diǎn)。簡單來說，較佳實(shí)施例包括了如圖1所示的內(nèi)連結(jié)構(gòu)，其中介電層111包括低介電常數(shù)介電材料。較佳實(shí)施例更包括以極低介電常數(shù)(ELK)介電材料取代低介電常數(shù)介電材料的情形，或者使用一第二介電材料取代第一介電材料的情形。取代過程將于以下的較佳實(shí)施例中詳細(xì)描述。
如前所述，第一介電材料較佳為低介電常數(shù)介電材料。于以下的較佳實(shí)施例中，低介電常數(shù)介電材料是指具有高于2.5的介電常數(shù)的材料。
低介電常數(shù)介電材料可通過多種現(xiàn)有方法而沉積形成，例如為射頻(RF)等離子硬化制程。低介電常數(shù)介電材料可利用氧化包含碳-氫鍵以及碳-硅鍵的一有機(jī)硅化合物而旋涂或化學(xué)氣相沉積而成。適當(dāng)?shù)挠袡C(jī)硅化合物包括甲基硅烷類，而氧化程序則可為任何應(yīng)用氧氣或二氧化碳的處理而無須后續(xù)的熱固化程序。較佳地，可使用低溫固化程序，其是于如低于300℃，且較佳地低于50℃，以及于低于2000瓦功率下施行。為了調(diào)整功率強(qiáng)度，固化程序的功率通過改變固化時(shí)間而主動(dòng)地控制。
較佳的低介電常數(shù)介電材料包括碳摻雜二氧化硅，亦稱之為有機(jī)硅玻璃(OSG)或碳-氧化物。較佳的有機(jī)低介電常數(shù)介電材料包括聚亞芳香醚(polyarylene ether)、HSQ(hydrogensilsesquioxane)、MSQ(methyl silsesquioxane)、聚倍半硅氧烷(polysilsequioxane)、聚亞酰胺、BCB(benzocyclbbutene)以及聚四氟乙烯(PTFE)。本發(fā)明的方法亦可使用于其他種類的低介電常數(shù)介電材料，例如含氟的硅玻璃(FSG)，例如摻雜氟的氧化物。
如前所述，第二介電材料較佳地為一極低介電常數(shù)介電材料(ELK)，其中介電常數(shù)低于2.5。較佳ELK包括孔洞型介電材料，包括結(jié)合碳摻雜以及旋涂玻璃的孔洞型介電材料。于大線寬(大于0.5微米)導(dǎo)線構(gòu)件應(yīng)用時(shí)，ELK膜層包括一旋涂層以及后續(xù)形成的一化學(xué)氣相沉積層，以避免其破裂。或者，ELK介電材料亦包括未反應(yīng)、孔洞產(chǎn)生材料，或成孔分子材料(porogen)的介電材料的一類。經(jīng)由加熱成孔分子材料至其分解溫度時(shí)，將于介電材料內(nèi)形成孔洞。ELK介電材料可通過利用化學(xué)氣相沉積法氧化一有機(jī)化合物于150-250℃下所形成。
舉例來說，由Dow Chemical公司產(chǎn)制的孔洞型SILK以及JSR公司產(chǎn)制的JSR5109等有機(jī)材料為較適合的應(yīng)用商用極低介電常數(shù)前驅(qū)物。于較佳實(shí)施例中，極低介電常數(shù)介電材料包括Shipley公司產(chǎn)制的商用ZIEKONTMLK ILD。ZIEKONTMLK ILD是由分散于一溶劑(例如PGMEA)內(nèi)的納米顆粒成孔分子、高分子基且含有丙烯酸的methylsilsesquioxane(MSQ)基材料。另一較佳的ELK材料為等離子加強(qiáng)型化學(xué)氣相沉積而成的SiwOxCyHz材料，無論存在有成孔分子與否，其介電常數(shù)可低于2。對(duì)于大線寬制程而言，較佳地應(yīng)用化學(xué)氣相沉積，以提供較佳的附著特性、較低的破裂可能、較佳的平坦度以及較佳的機(jī)械強(qiáng)度。
ZIEKONTMLK ILD較佳地通過一現(xiàn)有的旋轉(zhuǎn)涂布裝置所形成。于形成后，其較佳地于一垂直爐管中，于250-300℃下使之材料產(chǎn)生交聯(lián)。ZIEKONTMLK ILD內(nèi)的成孔分子則于約275℃時(shí)開始分解，并于約450℃左右完成分解。
ELK介電材料可應(yīng)用一遙控等離子程序使之固化，其并非直接轟炸沉積而成的材料，因而不會(huì)負(fù)面地影響所期望的化學(xué)反應(yīng)。硬化可通過具有一輻射熱源的快速熱制程所達(dá)成。硬化程序需于250-450℃下進(jìn)行約1-10分鐘，硬化程序例如為一電子束或紫外光硬化程序。
或者，可利用亦非為ELK材料的另一非低介電常數(shù)介電材料的一第二介電材料以取代第一介電材料，其中第二介電材料的介電常數(shù)不等于第一介電材料的介電常數(shù)。
請(qǐng)參照?qǐng)D2，圖示了依據(jù)本發(fā)明一實(shí)施例的一裝置其于制程中段時(shí)的剖面情形。圖2應(yīng)用了圖1的所圖式構(gòu)件，但是圖2更包括一對(duì)內(nèi)連結(jié)構(gòu)201以清楚地圖示較佳實(shí)施例。圖2內(nèi)的裝置包括基底導(dǎo)電物205的一基底103。于基底上則形成有低介電常數(shù)介電層209，其具有高于2.5的介電常數(shù)。內(nèi)連結(jié)構(gòu)201形成并穿過低介電常數(shù)介電層209。內(nèi)連結(jié)構(gòu)201則分別包括一介層導(dǎo)電物213以及溝槽導(dǎo)電物218。介層導(dǎo)電物213連接了溝槽導(dǎo)電物218與下方的基底導(dǎo)電物205。
于另一較佳實(shí)施例中，溝槽導(dǎo)電物218對(duì)稱地設(shè)置于圖2內(nèi)的介層導(dǎo)電物213上，或如圖1所示的非對(duì)稱地設(shè)置情形。于較佳實(shí)施例中，溝槽導(dǎo)電物218、介層導(dǎo)電物213以及基底導(dǎo)電物205可分別包括銅、鋁、金、銀、鎢、硅以及上述材料所組成的合金。
于圖2內(nèi)的內(nèi)連結(jié)構(gòu)201中包括通過介層導(dǎo)電物213形成連接的一下方的導(dǎo)線結(jié)構(gòu)(如基底導(dǎo)電物205)以及一上方導(dǎo)線結(jié)構(gòu)(如溝槽導(dǎo)電物218)。導(dǎo)線結(jié)構(gòu)占據(jù)了鄰近結(jié)構(gòu)或可為多重介電結(jié)構(gòu)所分隔開來。
請(qǐng)參照?qǐng)D3，顯示了圖2的裝置于施行后續(xù)制程后的情形。接著使用包含碳、氟、氮?dú)馀c氧氣的反應(yīng)性離子蝕刻，以部分移除介于相鄰內(nèi)連結(jié)構(gòu)201間的低介電常數(shù)介電層209，進(jìn)而于低介電常數(shù)介電層209的表面形成一開口或一凹口221。較佳地，凹口221完全穿過低介電常數(shù)介電層209而到達(dá)基底103。如圖3所示，非等向性蝕刻采用了溝槽導(dǎo)電物218作為一掩膜，以凹蝕211低介電常數(shù)介電層209并通過之而抵達(dá)基底103處。
圖4則比較了前述的實(shí)施例與之現(xiàn)有的ELK相關(guān)制程。于某些現(xiàn)有ELK制程方法中，接著于通過低介電常數(shù)介電層209的開口，例如凹口221(圖3)，內(nèi)填入ELK介電材料225。如此形成了如圖4所示的介電材料的結(jié)合情形。如此，于部分區(qū)域中，相鄰的內(nèi)連結(jié)構(gòu)201僅為一ELK介電材料225所分隔，而于其他區(qū)域中，其為低介電常數(shù)介電材料209與ELK介電材料225所分隔。后者為較佳的情形，由于相較于ELK材料，低介電常數(shù)介電材料具有優(yōu)異的機(jī)械或化學(xué)特性。此些優(yōu)異特性更包括高密度、對(duì)于分解的阻抗能力、對(duì)于制程化學(xué)品的較高忍受度以及對(duì)于化學(xué)擴(kuò)散的阻障能力。因此，于殘留有介電材料時(shí)，例如圖4所示的殘留有低介電常數(shù)介電材料209情形為較佳的情形。舉例來說，其可避免內(nèi)連結(jié)構(gòu)201的變形，或者其可避免介層導(dǎo)電物213內(nèi)物質(zhì)的擴(kuò)散至ELK介電材料225中。然而，于某些情況下，位于凹口內(nèi)的介電殘留物于非等向性蝕刻后卻會(huì)導(dǎo)致其他問題。
如前所述，等離子制程會(huì)造成低介電常數(shù)介電材料的損害。如此程序?qū)⑹沟玫徒殡姵?shù)介電材料與ELK介電材料225間介面粗糙化。如此無可避免地增加了最終元件的阻容延遲情形。因此，較佳實(shí)施例包括了一第二蝕刻步驟以移除殘留于凹口內(nèi)的介電材料。
請(qǐng)參照?qǐng)D5，顯示了圖3的結(jié)構(gòu)于本發(fā)明的制程結(jié)束后的剖面情形。特別地，接著通過非等向性蝕刻以移除殘留的低介電常數(shù)介電材料209，較佳地是通過等向性蝕刻所移除，例如為氫氟酸的濕蝕刻。如此將形成如圖5所示的位于制程中間階段的半導(dǎo)體裝置。換句話說，本實(shí)施例包括通過非等向性蝕刻蝕刻第一介電層，并使用溝槽導(dǎo)電物作為掩膜，以形成第一凹口。其更包括通過等向性蝕刻蝕刻位于溝槽導(dǎo)電物下方的第一介電層，以形成一第二凹口的步驟，如圖5所示。接著，請(qǐng)參照?qǐng)D6，通過于上述第一凹口與第二凹口填入一第二介電材料，以形成一第二介電層。
如圖6所示，于等向性蝕刻后，大體于相鄰內(nèi)連結(jié)構(gòu)的空間內(nèi)填入ELK介電材料223，并通過一化學(xué)機(jī)械研磨(CMP)制程以平坦化之。如此，可更通過后續(xù)現(xiàn)有制程方法以成半導(dǎo)體裝置制作制造。舉例來說，可利用PE CVD以沉積500埃的碳氧化硅蝕刻停止層于圖6的結(jié)構(gòu)上。
本發(fā)明的實(shí)施例提供了許多適用于具有低介電常數(shù)介電層與ELK介電材料的半導(dǎo)體裝置的制造方法。舉例來說，本發(fā)明的方法并不會(huì)對(duì)一溝槽側(cè)壁上的一孔洞性ELK材料產(chǎn)生因蝕刻/灰化/濕式蝕刻所造成的損害，因而可得到較低的介電常數(shù)。通過阻障/晶種層的形成，則可避免銅擴(kuò)散至孔洞型ELK材料內(nèi)。本發(fā)明的方法亦較方便地控制ELK介電材料內(nèi)孔洞尺寸以及其孔隙度。本發(fā)明的方法適用于現(xiàn)有的后段雙鑲嵌制程。此外，亦無須額外制程機(jī)臺(tái)的使用而可簡易地整合于CVD與CMP制程，且所應(yīng)用蝕刻程序極容易控制，適用現(xiàn)今的ELK沉積技術(shù)以及較淺的構(gòu)件(例如深寬比約大于4)的應(yīng)用。實(shí)具有降低阻容延遲并減少寄生電容值的功效。
雖然本發(fā)明已通過較佳實(shí)施例說明如上，但該較佳實(shí)施例并非用以限定本發(fā)明。本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)有能力對(duì)該較佳實(shí)施例做出各種更改和補(bǔ)充，因此本發(fā)明的保護(hù)范圍以權(quán)利要求書的范圍為準(zhǔn)。
附圖中符號(hào)的簡單說明如下100半導(dǎo)體裝置103基底107導(dǎo)電內(nèi)連物111介電層111a介電層的凹陷部115介層開口119溝槽開口
123導(dǎo)電物201內(nèi)連結(jié)構(gòu)205基底導(dǎo)電物209低介電常數(shù)介電層213介層導(dǎo)電物218溝槽導(dǎo)電物221凹225、233極低介電常數(shù)介電材料
權(quán)利要求
1.一種形成半導(dǎo)體裝置的方法，其特征在于，適用于形成具有極低介電常數(shù)介電材質(zhì)的一半導(dǎo)體裝置，所述形成半導(dǎo)體裝置的方法包括下列步驟依序施行一非等向性蝕刻以及一等向性蝕刻，移除形成于該半導(dǎo)體裝置內(nèi)相鄰的多個(gè)內(nèi)連物間的一第一介電層的全部，其中于施行該非等向性蝕刻時(shí)是利用該內(nèi)連物作為蝕刻掩膜；以及于相鄰的該內(nèi)連物間的一空間內(nèi)填入該極低介電常數(shù)介電材質(zhì)。
2.根據(jù)權(quán)利要求1所述的形成半導(dǎo)體裝置的方法，其特征在于，介于相鄰的該內(nèi)連物間的該空間為位于一雙鑲嵌溝槽下方的一凹陷區(qū)。
3.根據(jù)權(quán)利要求1所述的形成半導(dǎo)體裝置的方法，其特征在于，該蝕刻掩膜為一雙鑲嵌溝槽。
4.根據(jù)權(quán)利要求1所述的形成半導(dǎo)體裝置的方法，其特征在于，該第一介電層包括一低介電常數(shù)介電材料。
5.一種形成半導(dǎo)體裝置的方法，其特征在于，所述形成半導(dǎo)體裝置的方法包括下列步驟形成通過一第一介電層的多個(gè)層間內(nèi)連導(dǎo)線結(jié)構(gòu)，其中該層間內(nèi)連導(dǎo)線結(jié)構(gòu)各包括一導(dǎo)電構(gòu)件、位于該導(dǎo)電構(gòu)件之上的一上方導(dǎo)線以及連接該導(dǎo)電構(gòu)件與該上方導(dǎo)線的一導(dǎo)電介層物；使用各上方導(dǎo)線作為蝕刻掩膜，非等向性地蝕刻該第一介電層，大體移除所有的該第一介電層，并于各上方導(dǎo)電的下方存在有殘留的該第一介電層；施行等向性蝕刻，移除殘留的該第一介電層；以及形成一第二介電層，填滿介于該內(nèi)連導(dǎo)線結(jié)構(gòu)間的所有空間。
6.根據(jù)權(quán)利要求5所述的形成半導(dǎo)體裝置的方法，其特征在于，該第一介電層包括介電常數(shù)高于2.5的材料。
7.根據(jù)權(quán)利要求5所述的形成半導(dǎo)體裝置的方法，其特征在于，該第二介電層包括介電常數(shù)低于2.5的材料。
8.根據(jù)權(quán)利要求5所述的形成半導(dǎo)體裝置的方法，其特征在于，該非等向性蝕刻為一反應(yīng)性離子蝕刻或一氫氟酸濕蝕刻。
9.根據(jù)權(quán)利要求5所述的形成半導(dǎo)體裝置的方法，其特征在于，形成填滿介于該內(nèi)連導(dǎo)線結(jié)構(gòu)間的所有空間的一第二介電層的步驟是通過旋轉(zhuǎn)涂布法所達(dá)成。
10.根據(jù)權(quán)利要求5所述的形成半導(dǎo)體裝置的方法，其特征在于，形成填滿介于該內(nèi)連導(dǎo)線結(jié)構(gòu)間的所有空間的一第二介電層的步驟是通過旋轉(zhuǎn)涂布法與化學(xué)氣相沉積法所達(dá)成。
全文摘要
本發(fā)明是關(guān)于一種形成半導(dǎo)體裝置的方法，適用于形成具有極低介電常數(shù)介電材質(zhì)的一半導(dǎo)體裝置，包括下列步驟依序施行一非等向性蝕刻以及一等向性蝕刻，大體移除形成于該半導(dǎo)體裝置內(nèi)相鄰的多個(gè)內(nèi)連物間的一第一介電層的全部，其中于施行該非等向性蝕刻時(shí)是利用該些內(nèi)連物作為蝕刻掩膜；以及于相鄰的該些內(nèi)連物間的一空間內(nèi)大體填入該極低介電常數(shù)介電材質(zhì)。本發(fā)明所述的形成半導(dǎo)體裝置的方法，可降低阻容延遲并減少寄生電容值。
文檔編號(hào)H01L21/31GK1841699SQ200510115968
公開日2006年10月4日 申請(qǐng)日期2005年11月11日 優(yōu)先權(quán)日2005年3月28日
發(fā)明者吳振誠, 章勛明 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司