技術(shù)編號(hào)：6855627
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明是有關(guān)于半導(dǎo)體裝置制造，且特別是有關(guān)于一種形成低介電常數(shù)介電層的方法。背景技術(shù) 集成電路尺寸的縮減已為當(dāng)今集成電路技術(shù)發(fā)展的重要課題之一。集成電路尺寸的縮減具有減少區(qū)域電容值以及增加集成電路表現(xiàn)的功效。再者，減少集成電路晶片于晶片上的占有區(qū)域有助于提升集成電路制造的產(chǎn)率。上述優(yōu)點(diǎn)使得業(yè)界無不積極于研究集成電路尺寸縮減的方法。然而，隨著半導(dǎo)體裝置密度的增加，阻容延遲(RC delay)效應(yīng)也隨之增加，因而影響了電路的表現(xiàn)。為了減少阻容延遲效應(yīng)，較佳地為...
注意：該技術(shù)已申請(qǐng)專利，請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。