專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置及其制造方法，特別是涉及溝道層的雜質(zhì)濃度分布淺的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
絕緣柵型半導(dǎo)體裝置通過槽結(jié)構(gòu)實(shí)現(xiàn)精細(xì)化。圖10是現(xiàn)有的半導(dǎo)體裝置的剖面圖，作為一例，表示n溝道型槽結(jié)構(gòu)的MOSFET。
在n+型硅半導(dǎo)體襯底21之上層積n-型外延層等，設(shè)置漏極區(qū)域22，并在其表面設(shè)置p型溝道層24。
槽27貫通溝道層24并到達(dá)漏極區(qū)域22而設(shè)置，由柵極氧化膜31覆蓋槽27的內(nèi)壁，設(shè)置由填充于槽27的多晶硅構(gòu)成的柵極電極33。
在鄰接槽27的溝道層24表面設(shè)置n+型源極區(qū)域35，在相鄰的兩個(gè)單元的源極區(qū)域35間的溝道層24表面配置p+型體區(qū)34。另外，在施加于柵極電極33上時(shí)，從源極區(qū)域35沿槽27形成溝道區(qū)域(未圖示)。柵極電極33上由層間絕緣膜36覆蓋。在層間絕緣膜36間的接觸孔CH露出的源極區(qū)域35及體區(qū)34上接觸勢壘金屬層(未圖示)，設(shè)置鋁合金等構(gòu)成的金屬配線層(源極電極)38。
參照圖11～圖14說明現(xiàn)有的半導(dǎo)體裝置的制造方法。
圖11(A)中，在n+型硅半導(dǎo)體襯底21上層積n-型外延層，形成漏極區(qū)域22。在表面形成氧化膜(未圖示)后，蝕刻予定的溝道層24的部分氧化膜。以該氧化膜為掩模，在整個(gè)面上以劑量1.0×1012-13cm-2、注入能量30KeV程度注入例如硼(B)。然后，通過數(shù)小時(shí)的熱處理進(jìn)行擴(kuò)散，形成如圖11(B)所示的p型溝道層24。
圖12中，在整個(gè)面上設(shè)置采用NSG(Non-doped Silicate Glass)的CVD氧化膜構(gòu)成的掩模(未圖示)，利用CF系及HBr系氣體干式蝕刻硅半導(dǎo)體襯底，貫通溝道層24，形成到達(dá)溝道區(qū)域22的槽27。
圖13中，首先，進(jìn)行仿真氧化，在槽27內(nèi)壁和溝道層24表面形成仿真氧化膜，除去干式蝕刻時(shí)的蝕刻損傷。通過利用氟酸等氧化膜蝕刻劑除去由該仿真氧化形成的仿真氧化膜和CVD氧化膜，可形成穩(wěn)定的柵極氧化膜。另外，通過高溫?zé)嵫趸共?7的開口部形成圓角，還具有避免槽27開口部的電場集中的效果。然后，形成柵極氧化膜31。即，熱氧化整個(gè)面，根據(jù)閾值形成例如厚度數(shù)百的柵極氧化膜31。
然后，在整個(gè)面上堆積非摻雜的多晶硅層，高濃度地注入硼并使其擴(kuò)散，謀求高電導(dǎo)率化，無掩模干式蝕刻堆積于整個(gè)面的多晶硅層，留下埋設(shè)于槽27中的柵極電極33。
圖14中，形成用于襯底的電位穩(wěn)定化的體區(qū)34和源極區(qū)域35。首先，利用抗蝕膜構(gòu)成的掩模在體區(qū)34的予定形成區(qū)域選擇性地離子注入例如硼等p型雜質(zhì)，然后，除去抗蝕膜。然后，以新的抗蝕膜為掩模，使源極區(qū)域35予定形成區(qū)域及柵極電極33露出，離子注入例如砷(As)等n型雜質(zhì)，除去抗蝕膜。
然后，在整個(gè)面上使用CVD法等方法堆積構(gòu)成層間絕緣膜的BPSG(Boron Phosphorus Silicate Glass)等絕緣膜及多層膜，在溝道層24的表面擴(kuò)散注入的n型雜質(zhì)及p型雜質(zhì)，形成鄰接槽27的n+型源極區(qū)域35和源極區(qū)域35間的p+型體區(qū)34。
另外，以抗蝕膜為掩模，蝕刻層間絕緣膜，并至少在柵極電極33上留下層間絕緣膜36，同時(shí)，形成和金屬配線層38接觸的接觸孔CH。
然后，通過鈦系材料(例如Ti/TiN等)形成作為勢壘金屬層的高熔點(diǎn)金屬層(未圖示)，然后，在整個(gè)面上濺射構(gòu)成金屬配線層38的鋁合金，得到圖10所示的最終結(jié)構(gòu)(例如參照專利文獻(xiàn)1)。
專利文獻(xiàn)1特開2002-343805號(hào)公報(bào)現(xiàn)有的半導(dǎo)體裝置如上所述，通過離子注入及擴(kuò)散，從n-型外延層22表面以大致均勻的深度設(shè)置溝道層24。另外，在該制造方法中，在進(jìn)行一次雜質(zhì)的離子注入工序后，通過數(shù)小時(shí)的熱處理，進(jìn)行擴(kuò)散，形成溝道層24，然后，形成槽27、柵極氧化膜31。
參照圖15說明現(xiàn)有結(jié)構(gòu)的溝道層24。圖15(A)是現(xiàn)有的源極區(qū)域35、溝道層24、n-型外延層22、半導(dǎo)體襯底21的雜質(zhì)濃度分布圖，縱軸是雜質(zhì)濃度，橫軸是自n-型外延層22表面起的深度。另外，圖15(B)是MOSFET的放大剖面圖。
溝道層24的雜質(zhì)濃度分布為圖15(A)的形狀。在此，將源極區(qū)域35的下方作為溝道層。而且，將從和源極區(qū)域35的地界到溝道層24的雜質(zhì)濃度分布的平均投影射程(雜質(zhì)濃度的峰值)的深度作為第一區(qū)域24a。將第一區(qū)域24a下方直至和n-型外延層22的界面的雜質(zhì)濃度分布的濃度傾斜小的區(qū)域作為第二區(qū)域24b。圖15(B)示意性地表示各區(qū)域。
溝道層24需要的雜質(zhì)濃度為可抑止泄漏電流的雜質(zhì)濃度，為1×1017cm-3程度。而且，要以如現(xiàn)有的較低的注入能量(30KeV程度)將該雜質(zhì)濃度擴(kuò)散到規(guī)定的深度(根據(jù)特性，例如距表面0.8μm以下的區(qū)域)，需要進(jìn)行數(shù)小時(shí)的熱處理。通過該長時(shí)間的熱處理，雜質(zhì)的擴(kuò)散向襯底的深度方向前進(jìn)，如圖，形成具有平緩的濃度傾斜度的第二區(qū)域24b。
但是，在第二區(qū)域24b，特別是雜質(zhì)濃度低(1×1015～1×1016cm-3)的區(qū)域作為對實(shí)質(zhì)性特性幾乎沒有影響的溝道層24是不需要的區(qū)域。而且，第二區(qū)域24b由于雜質(zhì)濃度平緩地降低，故盡管對實(shí)質(zhì)性特性幾乎沒有影響，但對溝道層24的深度有影響。其結(jié)果是在圖15中，得到溝道層24所需要的雜質(zhì)濃度的深度盡管為1μm程度即可，但溝道層24具有距表面約2μm程度的深度。
當(dāng)溝道層24的深度過深時(shí)，槽27也需要較深地形成，會(huì)阻礙低電容化，另外，為確保規(guī)定的耐壓，必須在溝道層24的下方確保規(guī)定厚度(深度)的n-型外延層22，也構(gòu)成接通電阻不能降低的問題。
但是，第二區(qū)域2b是熱處理產(chǎn)生的副產(chǎn)物，在現(xiàn)有方法中，該區(qū)域不能控制。
另外，槽27形成后的仿真氧化工序或柵極氧化膜41的形成工序?yàn)?000℃以上的高溫?zé)嵫趸?。因此，在與槽27接觸的溝道層24上，雜質(zhì)硼因耗盡(ディプリ-ト)減少，由于槽27周圍的雜質(zhì)濃度降低，因而也存在雜質(zhì)濃度分布偏差大的問題。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述課題而產(chǎn)生的，本發(fā)明第一方面提供一種半導(dǎo)體裝置，其包括漏極區(qū)域，其在一導(dǎo)電型半導(dǎo)體襯底上層積一導(dǎo)電型半導(dǎo)體層而構(gòu)成；反向?qū)щ娦蜏系缹?，其從所述半?dǎo)體層表面以大致均勻的深度而設(shè)置；槽，其設(shè)于所述漏極區(qū)域；絕緣膜，其至少設(shè)于所述槽內(nèi)壁；柵極電極，其埋設(shè)于所述槽內(nèi)；一導(dǎo)電型源極區(qū)域，其設(shè)于與所述槽鄰接的所述半導(dǎo)體層表面，所述溝道層具有從和所述源極區(qū)域的邊界到雜質(zhì)濃度分布的平均投影射程的深度的第一區(qū)域、和在該第一區(qū)域下方雜質(zhì)濃度傾斜度大的第二區(qū)域，該第二區(qū)域的深度等于或小于0.5μm。
另外，所述溝道層是雜質(zhì)的離子注入層。
所述第一區(qū)域的雜質(zhì)濃度在所述槽的深度方向大致均勻。
本發(fā)明第二方面提供一種半導(dǎo)體裝置的制造方法，其包括在于一導(dǎo)電型半導(dǎo)體襯底上層積了一導(dǎo)電型半導(dǎo)體層的漏極區(qū)域形成槽的工序；至少在所述槽內(nèi)壁形成絕緣膜的工序；在所述槽內(nèi)形成柵極電極的工序；在形成所述柵極電極后，在所述襯底表面進(jìn)行多次反向?qū)щ娦碗s質(zhì)的離子注入，并形成距所述半導(dǎo)體層表面均勻深度的溝道層的工序；在鄰接所述槽的所述半導(dǎo)體層表面進(jìn)行一導(dǎo)電型雜質(zhì)的離子注入及擴(kuò)散，形成源極區(qū)域的工序。
另外，所述多次的離子注入以不同的注入能量進(jìn)行。
所述注入能量均大于或等于100Ke。
在進(jìn)行所述反向?qū)щ娦碗s質(zhì)的離子注入后，接著進(jìn)行所述一導(dǎo)電型雜質(zhì)的離子注入。
根據(jù)本發(fā)明，第一，可降低雜質(zhì)濃度的傾斜度大的第二區(qū)域的深度。在現(xiàn)有的方法中，當(dāng)在溝道層上形成所需要的雜質(zhì)濃度的區(qū)域時(shí)，第二區(qū)域的深度就被決定，不能進(jìn)行控制。另外，由于第二區(qū)域平緩地形成濃度傾斜度，故其深度深，構(gòu)成使溝道層過深的主要原因。但是，根據(jù)本實(shí)施例，由于形成必要的雜質(zhì)濃度的區(qū)域，可使第二區(qū)域較淺，故可控制溝道層的深度。
第二，由于溝道層是離子注入層，故與由外延層形成的情況相比，可降低成本。
第三，溝道層是在形成槽及柵極氧化膜后，通過多次的高加速離子注入形成。因此，在離子注入后不進(jìn)行長時(shí)間的熱處理工序，故可大幅縮小第二區(qū)域。另外，由于在離子注入后不進(jìn)行高溫(1000℃以上)的熱處理工序，故可抑止耗盡造成的雜質(zhì)濃度分布的不均。
第四，溝道層的離子注入由于是通過不同的注入能量進(jìn)行多次，以使平均投影射程的雜質(zhì)濃度為同程度，故可使溝道層必要的雜質(zhì)濃度區(qū)域形成所希望的深度。因此，可大幅降低第二區(qū)域。因此，可將所希望深度的溝道層形成所需最低限的深度。
第五，第一區(qū)域的雜質(zhì)濃度及深度可通過注入離子的電流、注入時(shí)間、注入能量等電氣量可靠地控制。因此，摻雜的精度、控制性、再現(xiàn)性極好，可通過改變注入能量得到所希望的溝道層深度。
例如，根據(jù)本發(fā)明，通過較淺地形成溝道層(的雜質(zhì)分布)，可使槽較淺。由此，謀求絕緣柵型半導(dǎo)體裝置的低電器化。由于溝道層較淺，故形成漏極區(qū)域的外延層充裕。即，在確保和現(xiàn)有同程度的耐壓時(shí)，可降低外延層的厚度(深度)，實(shí)現(xiàn)低導(dǎo)通電阻化。


圖1是說明本發(fā)明半導(dǎo)體裝置的剖面圖；圖2是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖3是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖4是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖5是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖6是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖7是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖8是說明現(xiàn)有及本發(fā)明的半導(dǎo)體裝置的特性圖；圖9是說明本發(fā)明半導(dǎo)體裝置的特性圖；圖10是說明現(xiàn)有半導(dǎo)體裝置的剖面圖；圖11是說明現(xiàn)有半導(dǎo)體裝置的制造方法的剖面圖；圖12是說明現(xiàn)有半導(dǎo)體裝置的制造方法的剖面圖；圖13是說明現(xiàn)有半導(dǎo)體裝置的制造方法的剖面圖；圖14是說明現(xiàn)有半導(dǎo)體裝置的制造方法的剖面圖；圖15(A)是說明現(xiàn)有半導(dǎo)體裝置的特性圖，(B)是其剖面圖。
符號(hào)說明1 n+型半導(dǎo)體襯底2 n-型外延層(漏極區(qū)域)4 溝道層4a 第一區(qū)域
4b 第二區(qū)域7 槽11 柵極氧化膜13 柵極電極14 體區(qū)15 源極區(qū)域16 層間絕緣膜18 金屬配線層21 n+型半導(dǎo)體襯底22 n-型外延層(漏極區(qū)域)24 溝道層24a 第一區(qū)域24b 第二區(qū)域27 槽31 柵極氧化膜33 柵極電極34 體區(qū)35 源極區(qū)域36 層間絕緣膜38 金屬配線層具體實(shí)施方式
參照圖1～圖9，以n溝道型槽結(jié)構(gòu)的MOSFET為例說明本發(fā)明的實(shí)施例。
圖1是表示MOSFET結(jié)構(gòu)的剖面圖。圖1(A)是多個(gè)單元的剖面圖，圖1(B)是圖1(A)的局部放大圖。
MOSFET具有半導(dǎo)體襯底1、半導(dǎo)體層2、槽7、溝道層4、柵極電極13、及源極區(qū)域15。
在n+型硅半導(dǎo)體襯底1上層積n-型外延層2等，設(shè)置漏極區(qū)域。在n-型外延層2表面設(shè)置p型溝道層4。
槽7貫通溝道層4并到達(dá)漏極區(qū)域2而設(shè)置，利用柵極氧化膜11覆蓋槽7的內(nèi)壁，設(shè)置由填充于槽7中的多晶硅構(gòu)成的柵極電極13。
在鄰接槽7的溝道層4表面設(shè)置n+型源極區(qū)域15，在相鄰的兩個(gè)源極區(qū)域15間的溝道層4表面配置p+型體區(qū)14。由此，在施加于柵極電極13上時(shí)，從源極區(qū)域15沿槽7形成溝道區(qū)域(未圖示)。柵極電極13上由層間絕緣膜16覆蓋。在層間絕緣膜16間形成和金屬配線層18接觸的接觸孔CH，在從接觸孔CH露出的源極區(qū)域15及體區(qū)14上介由勢壘金屬層(未圖示)電連接由鋁合金等構(gòu)成的金屬配線層(源極電極)18。
溝道層4是雜質(zhì)的離子注入層，從n-型外延層2表面以大致均勻的深度設(shè)置。溝道層4從n-型外延層2表面形成，在其表面上設(shè)置源極區(qū)域15。因此，在本實(shí)施例中，將源極區(qū)域15的下方作為溝道層4。溝道層4具有第一區(qū)域4a和第二區(qū)域4b。
第一區(qū)域4a是從和源極區(qū)域15的邊界到雜質(zhì)濃度分布的平均投影射程(雜質(zhì)濃度的峰值)的深度的區(qū)域。平均投影射程的雜質(zhì)濃度為抑止溝道層4的泄漏電流而動(dòng)作所必須的雜質(zhì)濃度，例如為1×1017cm-3程度。另外，在本實(shí)施例中，在平均投影射程沿槽7的深度方向平坦地形成時(shí)，直至平坦區(qū)域的下端作為第一區(qū)域4a。
第二區(qū)域4b是從第一區(qū)域4a下方起到n-型外延層2的深度且雜質(zhì)濃度傾斜度小的區(qū)域。其中，特別是1×1015cm-3～1×1016cm-3程度的區(qū)域是幾乎不對溝道層4的實(shí)質(zhì)特性產(chǎn)生影響的區(qū)域。
在本實(shí)施例中，作為一例，第二區(qū)域4b的深度等于或小于0.5μm。另外，溝道層4所需要的雜質(zhì)濃度(1×1016cm-3)的區(qū)域從表面起形成0.8μm程度，溝道層4的深度為從表面起約1μm程度。
目前，為形成溝道層24所需要的雜質(zhì)濃度的區(qū)域而不能避免深的第二區(qū)域24b的形成，溝道層24深到超過需要(圖15)。
但是，在本實(shí)施例中，通過由后述的高加速離子注入形成溝道層4，可大幅降低雜質(zhì)濃度傾斜度小的第二區(qū)域4b的深度。第二區(qū)域是包括對溝道層4的特性幾乎沒有影響的低濃度雜質(zhì)區(qū)域的區(qū)域。另外，由于雜質(zhì)濃度不變，僅深度降低，故作為溝道層4需要的雜質(zhì)濃度的區(qū)域可維持規(guī)定的深度。即，通過降低第二區(qū)域4b，可實(shí)現(xiàn)所需最小限深度的溝道層4。
溝道層4的深度根據(jù)MOSFET的性能而不同，但根據(jù)本實(shí)施例，即使適當(dāng)選擇溝道層4的深度，也可以分別形成所需最小限。這將后述。
通過將溝道層4形成所需最小限度的深度，可不必更深地形成槽7，可謀求MOSFET的低電容化。另外，在只要確保和如現(xiàn)有結(jié)構(gòu)那樣第二區(qū)域深的情況相同程度的耐壓即可時(shí)，可以以溝道層4變淺的量減薄外延層4的厚度。由于外延層的厚度形成MOSFET的電阻成分，故可通過將其減薄實(shí)現(xiàn)MOSFET的低導(dǎo)通電阻化。
圖2～圖6表示上述的MOSFET的制造方法。本發(fā)明的槽型功率MOSFET的制造方法包括在一導(dǎo)電型半導(dǎo)體襯底上層積有一導(dǎo)電型半導(dǎo)體層的漏極區(qū)域形成槽的工序；至少在槽內(nèi)壁形成絕緣膜的工序；在槽內(nèi)形成柵極電極的工序；在形成柵極電極后，在上述半導(dǎo)體層表面多次離子注入反向?qū)щ娦碗s質(zhì)，從半導(dǎo)體層表面形成大致均勻深度的溝道層的工序；在鄰接槽的襯底表面進(jìn)行一導(dǎo)電型雜質(zhì)的離子注入及擴(kuò)散，形成源極區(qū)域的工序。
第一工序(參照圖2)在于一導(dǎo)電型半導(dǎo)體襯底上層積有一導(dǎo)電型半導(dǎo)體層的漏極區(qū)域形成槽的工序。
首先，在n+型硅半導(dǎo)體襯底1上層積n-型外延層等，形成漏極區(qū)域2。
其次，形成槽。在整個(gè)面上通過CVD法生成NSG(Non-doped SilicateGlass)的CVD氧化膜(未圖示)，除去形成槽開口部的部分外設(shè)置抗蝕膜構(gòu)成的掩模，干式蝕刻CVD氧化膜，將其部分地除去，形成露出n-型外延層2的槽開口部(未圖示)。
然后，以CVD氧化膜為掩模，利用CF系及HBr系氣體干式蝕刻槽開口部的硅半導(dǎo)體襯底，形成槽7。槽7的深度適當(dāng)?shù)剡x擇貫通后工序形成的溝道層4的深度。
第二工序(參照圖3)至少在槽內(nèi)壁形成絕緣膜的工序。
進(jìn)行仿真氧化，在槽7內(nèi)壁和溝道層4表面形成仿真氧化膜(未圖示)，除去干式蝕刻時(shí)的蝕刻損傷。通過氟酸等氧化膜蝕刻劑同時(shí)除去由該仿真氧化形成的仿真氧化膜和作為掩模的CVD氧化膜。由此，可形成穩(wěn)定的柵極氧化膜。另外，通過高溫?zé)嵫趸?，使?的開口部形成圓角，也具有避免在槽7的開口部的電場集中的效果。然后，形成柵極氧化膜11。即，熱氧化(1000℃程度)整個(gè)面，對應(yīng)閾值形成例如厚度約數(shù)百的柵極氧化膜11。
第三工序(參照圖4)在槽內(nèi)形成柵極電極的工序。
然后，在整個(gè)面上堆積非摻雜的多晶硅層，例如高濃度注入磷(P)并使其擴(kuò)散，謀求高電導(dǎo)率化。無掩模干式蝕刻在整個(gè)面上堆積的多晶硅層，形成埋設(shè)于槽7的柵極電極13。另外，也可以在整個(gè)面上堆積摻雜雜質(zhì)的多晶硅后，進(jìn)行反復(fù)蝕刻，在槽7中埋設(shè)柵極電極13。
第四工序(參照圖5)在形成柵極電極后，在上述半導(dǎo)體層表面多次離子注入反向?qū)щ娦碗s質(zhì)，形成規(guī)定深度的溝道層的工序。
在溝道層的予定形成區(qū)域使用抗蝕劑掩模，在整個(gè)面上離子注入p型雜質(zhì)(例如硼)。
此時(shí)的劑量為1.2×1013cm-2程度，首先，以100KeV的注入能量進(jìn)行高加速離子注入(圖5(A))。然后，使注入能量為200KeV，接著離子注入同劑量(圖5(B))。再使注入能量為300KeV，離子注入同劑量，形成作為雜質(zhì)離子注入層的溝道層4(圖5(C))。但是，注入能量與大小無關(guān)而順序不同。
這樣，在本實(shí)施例中，以不同的注入能量進(jìn)行多次的高加速離子注入。此時(shí)，平均投影射程的雜質(zhì)濃度以大致一定的條件進(jìn)行離子注入。由此，以離子注入的次數(shù)量使平均投影射程沿槽側(cè)壁變動(dòng)，在規(guī)定的深度(例如從外延層表面起1μm程度或其以下)形成溝道層4所需要的雜質(zhì)濃度(1×1017cm-3)的區(qū)域。另外，這里的深度是一例，規(guī)定的深度可根據(jù)注入條件適宜地選擇。
另外，在本實(shí)施例中，不需要由熱處理進(jìn)行的擴(kuò)散工序，僅以高加速離子注入形成溝道層4。因此，第二區(qū)域4b的雜質(zhì)濃度分布維持注入時(shí)的濃度分布(高斯分布)。即，不會(huì)形成作為現(xiàn)有的熱擴(kuò)散的副產(chǎn)物形成的雜質(zhì)濃度傾斜度平緩的區(qū)域，而可以形成淺的第二區(qū)域4b。
由此，本實(shí)施例的溝道層4可確保必要的雜質(zhì)濃度(1×1017cm-3程度)的區(qū)域，形成所需最小限度的深度。
另外，在本實(shí)施例中，通過改變離子注入的注入能量，可平坦地形成平均投影射程。因此，溝道層需要的雜質(zhì)濃度區(qū)域在槽7的深度方向大致均勻。另外，通過控制注入能量，可增減平均投影射程平坦的區(qū)域。關(guān)于以上的雜質(zhì)濃度分布將參照圖8、圖9后述。
另外，如為不改變第二區(qū)域4b的雜質(zhì)濃度分布的程度，則也可以在本工序之后進(jìn)行熱處理(小于1000℃，60分鐘程度)。
第五工序(參照圖6)在鄰接槽的襯底表面進(jìn)行一導(dǎo)電型雜質(zhì)的離子注入及擴(kuò)散，形成源極區(qū)域的工序。
在進(jìn)行溝道層4的高加速離子注入后，接著形成用于襯底的電位穩(wěn)定化的體區(qū)14和源極區(qū)域15。即，利用抗蝕膜構(gòu)成的掩模在體區(qū)14的予定形成區(qū)域以注入能量50eV、劑量1015cm-2程度性選擇地離子注入硼等p型雜質(zhì)，在形成p+型雜質(zhì)區(qū)域14’后，除去抗蝕膜(圖6(A))。
然后，以新的抗蝕膜為掩模，使源極區(qū)域15予定形成區(qū)域及柵極電極13露出，以注入能量50eV、劑量5×1015cm-2程度離子注入砷等n型雜質(zhì)，形成n+型雜質(zhì)區(qū)域15’(圖6(B))。
然后，如圖6(C)，在整個(gè)面上利用CVD法堆積構(gòu)成層間絕緣膜的BPSG(Boron Phosphorus Silicate Glass)等絕緣膜及多層膜16’。通過該成膜時(shí)的熱處理(低于1000℃，60分鐘程度)，擴(kuò)散p+型雜質(zhì)區(qū)域14’及n+型雜質(zhì)區(qū)域15’，形成鄰接槽7的溝道層4表面的源極區(qū)域15和位于源極區(qū)域15間的體區(qū)14。
此時(shí)的熱處理比現(xiàn)有的溝道層形成的熱處理時(shí)間(數(shù)小時(shí))短得多，另外，與槽形成工序及柵極氧化膜形成工序的熱處理(1000℃以上)相比，為低溫。另外，溝道層4的高加速離子注入條件不限于上述例，選擇不受本工序的熱處理影響的適宜的注入條件。
即，在本工序的加熱條件下，注入溝道層4的雜質(zhì)的擴(kuò)散幾乎沒有進(jìn)行，不會(huì)溝道層4的雜質(zhì)濃度分布產(chǎn)生影響。因此，第二區(qū)域4b足夠淺，可實(shí)現(xiàn)避免了耗盡造成的雜質(zhì)濃度分布誤差的淺的溝道層4。
另外，在本實(shí)施例中，在形成p+型雜質(zhì)區(qū)域14’后，形成n+型雜質(zhì)區(qū)域15’。但也可以在形成n+型雜質(zhì)區(qū)域15’后，形成p+型雜質(zhì)區(qū)域14’。
第七工序(參照圖7)形成與源極區(qū)域15接觸的金屬配線層的工序。
以抗蝕膜為掩模，蝕刻絕緣膜及多層膜16’，至少在柵極電極13上留下層間絕緣膜16，同時(shí)，形成露出源極區(qū)域15及體區(qū)14的接觸孔CH。
然后，為抑止硅粒并防止過沖(金屬和硅襯底的相互擴(kuò)散)，而在形成金屬配線層(源極電極)18前，形成鈦系材料構(gòu)成的勢壘金屬層(未圖示)。
然后，在整個(gè)面上噴濺5000程度膜厚的例如鋁合金。然后，為穩(wěn)定金屬和硅表面，進(jìn)行合金化熱處理。該熱處理在含有氫的氣體中以300～500℃(例如400℃左右)的溫度進(jìn)行30分鐘左右，除去金屬膜內(nèi)的結(jié)晶應(yīng)變，使界面穩(wěn)定化。源極區(qū)域15及體區(qū)14介由接觸孔CH和金屬配線層18電連接。金屬配線層18被構(gòu)圖為規(guī)定的形狀。
另外，圖中未圖示，但設(shè)置作為鈍化膜的SiN等。然后，為除去損傷，再以300～500℃(例如400℃)進(jìn)行30分鐘程度的熱處理。
圖8表示作為溝道層的雜質(zhì)的硼的濃度分布。圖8(A)是使用高加速度離子注入機(jī)離子注入硼并擴(kuò)散后，進(jìn)行形成槽、柵極氧化膜的熱處理后的雜質(zhì)濃度分布。另一方面，圖8(B)是使用高加速度離子注入機(jī)如本實(shí)施例那樣形成柵極氧化膜后，進(jìn)行硼的離子注入后的雜質(zhì)濃度分布。分別改變注入能量，進(jìn)行了模擬。
圖8(A)中，當(dāng)在離子注入后，進(jìn)行形成槽、形成柵極氧化膜等的高溫(1000℃以上)的熱處理時(shí)，即使為通過高加速離子注入機(jī)進(jìn)行的離子注入，也可以在平均投影射程的下方使雜質(zhì)濃度分布平緩地?cái)U(kuò)展。
另一方面，如圖8(B)，在離子注入后，如不進(jìn)行基于熱處理的擴(kuò)散，則平均投影射程下方的雜質(zhì)濃度分布維持高斯分布。本實(shí)施例是在高加速離子注入后，不進(jìn)行高溫?zé)崽幚淼膶?shí)施例，由此，實(shí)現(xiàn)淺的第二區(qū)域4b。
另外，如圖，在高加速離子注入中通過將注入能量改變，可使平均投影射程的雜質(zhì)濃度維持大致一定而在深度方向進(jìn)行離子注入。即，由于平均投影射程可增減平坦的區(qū)域F，故可將溝道層4形成所希望的深度，且可使第二區(qū)域4b的深度較淺。
本實(shí)施例不僅不需要溝道層的擴(kuò)散工程，而且在形成槽及柵極氧化膜后進(jìn)行溝道層的離子注入，因此，可不受高溫?zé)崽幚淼挠绊?，可避免耗盡造成的雜質(zhì)濃度分布偏差。
在此，考慮假設(shè)利用在現(xiàn)有的離子注入裝置中進(jìn)行離子注入(30KeV)的方法在柵極電極形成后形成溝道層的情況。在采用該離子注入裝置的情況下，注入能量低，如圖8(A)，不能加深平均投影射程。即，為將溝道層所需要的雜質(zhì)濃度區(qū)域形成規(guī)定深度，必須進(jìn)行基于熱處理的擴(kuò)散工序。因此，即使在柵極電極形成后形成溝道層，也不能使其雜質(zhì)濃度分布變淺。
圖9表示本實(shí)施例的源極區(qū)域15、溝道層4、n-型外延層2、半導(dǎo)體襯底1的雜質(zhì)濃度分布。圖中，縱軸是雜質(zhì)濃度，橫軸是距n-型外延層的表面的深度。圖9(A)是進(jìn)行了100KeV、200KeV、300KeV三次離子注入的情況，圖9(B)是進(jìn)行了100KeV、200KeV兩次離子注入的情況。另外，為進(jìn)行比較，分別由虛線表示圖15(B)的現(xiàn)有的雜質(zhì)濃度分布。
由該圖可知，根據(jù)本實(shí)施例，根據(jù)本實(shí)施例，可大幅降低含有不會(huì)給予溝道層的特性實(shí)質(zhì)影響的低濃度雜質(zhì)區(qū)域的第二區(qū)域4b。而且，通過離子注入的次數(shù)及注入能量，可增減溝道層4需要的雜質(zhì)濃度的區(qū)域(平均投影射程平坦的區(qū)域F)，因此，可控制溝道層4的深度。
即，可以以所需最小限度的深度實(shí)現(xiàn)所希望的深度的溝道層4。由此，也可以將貫通溝道層4的槽7形成為所需最小限度的深度，可降低各種情況下MOSFET的電容。
例如，在圖9的注入條件下，與現(xiàn)有的圖15的情況相比，可較淺地形成溝道層4。具體地說，第二區(qū)域4b在注入三次時(shí)約為0.29μm，在注入兩次時(shí)約為0.25μm。而且，溝道層4的深度在注入三次時(shí)為約1.0μm，在注入兩次時(shí)為約0.8μm。
較淺地形成溝道層4是指，若是和現(xiàn)有技術(shù)相同的n-型外延層2及n+型半導(dǎo)體襯底1，則從溝道層4界面到n+型半導(dǎo)體襯底1界面的n-型外延層2的深度(厚度)增加。即，在只要確保和現(xiàn)有相同程度的耐壓即可時(shí)，可降低n-型外延層2的厚度。由于n-型外延層2為MOSFET的電阻成分，故可通過降低其厚度降低MOSFET的導(dǎo)通電阻。
另外，雜質(zhì)濃度及深度可通過注入離子的電流、注入時(shí)間、注入能量等電量準(zhǔn)確地控制。因此，摻雜的精度、控制性、再現(xiàn)性極好，可通過改變加速電壓得到所希望的溝道層深度。
以上，在本發(fā)明的實(shí)施例中，以n溝道型MOSFET為例進(jìn)行了說明，但即使是導(dǎo)電型相反的p溝道型MOSFET，也可以同樣實(shí)施。另外，不限于此，包括IGBT只要是絕緣柵型半導(dǎo)體元件，則可同樣實(shí)施，得到相同的效果。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，包括漏極區(qū)域，其在一導(dǎo)電型半導(dǎo)體襯底上層積一導(dǎo)電型半導(dǎo)體層而構(gòu)成；反向?qū)щ娦蜏系缹?，其從所述半?dǎo)體層表面設(shè)置大致均勻的深度；槽，其設(shè)于所述漏極區(qū)域；絕緣膜，其至少設(shè)于所述槽內(nèi)壁；柵極電極，其埋設(shè)于所述槽內(nèi)；一導(dǎo)電型源極區(qū)域，其設(shè)于與所述槽鄰接的所述半導(dǎo)體層表面，所述溝道層具有從和所述源極區(qū)域的邊界到雜質(zhì)濃度分布的平均投影射程的深度的第一區(qū)域、和在該第一區(qū)域下方雜質(zhì)濃度分布的濃度傾斜度小的第二區(qū)域，該第二區(qū)域的深度等于或小于0.5μm。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述溝道層是雜質(zhì)的離子注入層。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第一區(qū)域的雜質(zhì)濃度在所述槽的深度方向大致均勻。
4.一種半導(dǎo)體裝置的制造方法，其特征在于，包括在于一導(dǎo)電型半導(dǎo)體襯底上層積一導(dǎo)電型半導(dǎo)體層構(gòu)成的漏極區(qū)域形成槽的工序；至少在所述槽內(nèi)壁形成絕緣膜的工序；在所述槽內(nèi)形成柵極電極的工序；在形成所述柵極電極后，在所述襯底表面進(jìn)行多次反向?qū)щ娦碗s質(zhì)的離子注入，從所述半導(dǎo)體層表面形成大致均勻深度的溝道層的工序；在鄰接所述槽的所述半導(dǎo)體層表面進(jìn)行一導(dǎo)電型雜質(zhì)的離子注入及擴(kuò)散并形成源極區(qū)域的工序。
5.如權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其特征在于，所述多次離子注入由不同的注入能量進(jìn)行。
6.如權(quán)利要求5所述的半導(dǎo)體裝置的制造方法，其特征在于，所述注入能量均等于或大于100Ke。
7.如權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其特征在于，在進(jìn)行所述反向?qū)щ娦碗s質(zhì)的離子注入后，接著進(jìn)行所述一導(dǎo)電型雜質(zhì)的離子注入。
全文摘要
一種半導(dǎo)體裝置及其制造方法，溝道層通過進(jìn)行雜質(zhì)的離子注入及擴(kuò)散形成，在形成溝道層后，進(jìn)行柵極氧化膜形成等高溫的熱處理工序，故產(chǎn)生了雜質(zhì)濃度分布深，且由于硼的耗盡使雜質(zhì)濃度分布產(chǎn)生偏差的問題。本發(fā)明中，在形成槽、柵極氧化膜及柵極電極后，通過進(jìn)行加速電壓不同的高加速離子注入，形成溝道層。溝道層是不進(jìn)行基于熱處理的擴(kuò)散的雜質(zhì)注入層，通過由高加速離子注入機(jī)進(jìn)行多次的離子注入，可使槽深度方向的雜質(zhì)濃度大致均勻?？山档蛯μ匦詻]有影響的第二區(qū)域，因此，得到所需最小限度的深度的溝道層。由此，可使槽較淺，謀求低電容化，可通過減薄外延層，實(shí)現(xiàn)低導(dǎo)通電阻化。
文檔編號(hào)H01L21/336GK1773724SQ20051009814
公開日2006年5月17日 申請日期2005年9月8日 優(yōu)先權(quán)日2004年9月8日
發(fā)明者柳田正道, 久保博稔, 東條潤一郎, 齋藤洋明, 恩田全人 申請人:三洋電機(jī)株式會(huì)社