專利名稱：靜態(tài)隨機(jī)存取記憶體的記憶胞的結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體元件，且特別是有關(guān)于一種靜態(tài)隨機(jī)存取記憶體(static random access memory；SRAM)的記憶胞結(jié)構(gòu)的系統(tǒng)。
背景技術(shù)：
互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)技術(shù)是現(xiàn)今用于制造超大型集成(ULSI)電路的主要半導(dǎo)體技術(shù)。半導(dǎo)體結(jié)構(gòu)尺寸的縮小在過去數(shù)十年間已在速度、性能、電路密度以及半導(dǎo)體芯片的每記憶胞功能的成本上有顯著的進(jìn)步，然而，當(dāng)CMOS元件的尺寸持續(xù)縮小，則面臨了重大的挑戰(zhàn)。
挑戰(zhàn)之一就是軟錯誤(soft error)。軟錯誤是因為過多電荷載子而造成電路的邏輯狀態(tài)發(fā)生錯誤，典型的是由阿法粒子和宇宙射線中子所引起。當(dāng)過多的電荷載子在電路中產(chǎn)生，邏輯值可能會被改變。舉例而言，電容器或線的邏輯值可從邏輯“0”變?yōu)檫壿嫛?”，晶體管閘極會被關(guān)閉或開啟，或類似者。發(fā)生在SRAM元件或其他記憶體元件中的軟錯誤可造成儲存的數(shù)據(jù)受到毀損。
減少過多電荷載子及軟錯誤對集成電路的影響的嘗試已在進(jìn)行，其中一項嘗試涉及增加錯誤修正電路(error-correctig circuity；ECC)。另一項嘗試涉及增加記憶胞的尺寸以增加電荷節(jié)點的電容量，因而減少過多電荷載子的影響。再另一項嘗試則需要增加額外的電容量(諸如MIM結(jié)構(gòu)、溝槽式電容器、堆疊式電容器、或類似者)至電荷節(jié)點。再另一項嘗試涉及增加電荷節(jié)點源極/汲極區(qū)域和電荷節(jié)點閘極之間的電阻。又一個其他嘗試涉及減少井電阻及/或增加井束縛頻率(wells trapping frequency)。
然而，這些嘗試通常需要額外的電路、額外的制程、較高的電力需求及/或加大的記憶胞尺寸，因而會不利于較小與較省電的集成電路的設(shè)計和制造。因此，需要一個對軟錯誤和過多電荷載子更具恢復(fù)力(resilient)的集成電路。
由此可見，上述現(xiàn)有的記憶胞的結(jié)構(gòu)在結(jié)構(gòu)與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決記憶胞的結(jié)構(gòu)存在的問題，相關(guān)廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計被發(fā)展完成，而一般產(chǎn)品又沒有適切的結(jié)構(gòu)能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)一種新型結(jié)構(gòu)的記憶胞的結(jié)構(gòu)，便成了當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。
有鑒于上述現(xiàn)有的記憶胞的結(jié)構(gòu)存在的缺陷，本發(fā)明人基于從事此類產(chǎn)品設(shè)計制造多年豐富的實務(wù)經(jīng)驗及專業(yè)知識，并配合學(xué)理的運(yùn)用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新型結(jié)構(gòu)的靜態(tài)隨機(jī)存取記憶體的記憶胞的結(jié)構(gòu)，能夠改進(jìn)一般現(xiàn)有的記憶胞的結(jié)構(gòu)，使其更具有實用性。經(jīng)過不斷的研究、設(shè)計，并經(jīng)反復(fù)試作樣品及改進(jìn)后，終于創(chuàng)設(shè)出確具實用價值的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的記憶胞的結(jié)構(gòu)存在的缺陷，而提供一種新型結(jié)構(gòu)的靜態(tài)隨機(jī)存取記憶體的記憶胞的結(jié)構(gòu)，所要解決的技術(shù)問題是使其提供的記憶胞結(jié)構(gòu)的系統(tǒng)而減少、解決或避免發(fā)生在SRAM元件或其他記憶體元件中的軟錯誤可造成儲存的數(shù)據(jù)受到毀損減少過多電荷載子及軟錯誤對集成電路的影響。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種半導(dǎo)體元件，其包括一基板；一SRAM元件在該基板中；一SRAM記憶胞在該SRAM元件中，其中該SRAM記憶胞包括一記憶胞區(qū)域，其包括沿著該記憶胞區(qū)域較長邊排列的一第一記憶胞間距；以及該記憶胞區(qū)域較短邊排列的一第二記憶胞間距，其中該第一記憶胞間距對該第二記憶胞間距的比值是大于約2；以及復(fù)數(shù)個金屬層間介電層覆蓋在該基板上，該些金屬層間介電層中的至少一層的介電常數(shù)少于約3，且該些金屬層間介電層含有金屬導(dǎo)線于其中。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)措施來進(jìn)一步實現(xiàn)。
前述的半導(dǎo)體元件，更包括一深N井區(qū)，其中該深N井區(qū)圍繞該SRAM元件。
前述的半導(dǎo)體元件，其中在介于該基板和該金屬層間介電層之間更包括實質(zhì)上無硼的一層間介電層。
前述的半導(dǎo)體元件，更包括一深N井區(qū)，其中該深N井區(qū)圍繞著該SRAM元件，在介于該基板和該金屬層間介電層之間更包括一實質(zhì)上無硼的層間介電層。
前述的半導(dǎo)體元件，其中SRAM記憶胞更包括一第一反相器和一第二反相器，該第一反相器和該第二反相器各包括一輸入端和一輸出端，其中該第一反相器的輸出端電性耦接到該第二反相器的該輸入端，其中該第二反相器的該輸出端電性耦接到該第一反相器的該輸入端；一下拉晶體管，為該些N一型金屬氧化物半晶體管之一；以及一拉升晶體管，為該些P-型金屬氧化物半晶體管之一，其中該拉升晶體管的通道寬度對該下拉晶體管的通道寬度的比是大于約0.8。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種半導(dǎo)體元件，其包括一基板；一SRAM元件于該基板中；一SRAM記憶胞于該SRAM元件中，其中該SRAM記憶胞包括一記憶胞區(qū)域，其包括一N井區(qū)和一P井區(qū)，其中該P(yáng)井區(qū)占據(jù)少于約65％的該記憶胞區(qū)域；復(fù)數(shù)個n-型金屬氧化物半晶體管于該P(yáng)井區(qū)中，該n-型金屬氧化物半晶體管的主動區(qū)的總面積少于約25％的該記憶胞區(qū)域；復(fù)數(shù)個p-型金屬氧化物半晶體管于該N井區(qū)中；及復(fù)數(shù)個金屬層間介電層覆蓋在該基板上，該些金屬層間介電層中至少一層的介電常數(shù)少于約3，且該些金屬層間介電層含有金屬導(dǎo)線于其中。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)措施來進(jìn)一步實現(xiàn)。
前述的半導(dǎo)體元件，其中所述的SRAM記憶胞更包括一第一反相器和一第二反相器，該第一反相器和該第二反相器各包括一輸入端和一輸出端，其中該第一反相器的該輸出端電性耦接到該第二反相器的該輸入端，其中該第二反相器的該輸出端電性耦接到該第一反相器的該輸入端；一下拉晶體管，為該些N-型金屬氧化物半晶體管之一；以及一拉升晶體管，為該些P-型金屬氧化物半晶體管之一，其中該拉升晶體管的通道寬度對該下拉晶體管的通道寬度的比是大于約0.8。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種半導(dǎo)體元件，包括一基板；一SRAM元件于該基板中；八晶體管(8T)雙埠的一SRAM記憶胞在該SRAM元件中，其中該SRAM記憶胞包括一記憶胞區(qū)域，其包括沿著該記憶胞區(qū)域較長軸排列的一第一記憶胞間距；以及沿著該記憶胞區(qū)域較短軸排列的一第二記憶胞間距，其中該第一記憶胞間距對該第二記憶胞間距的比值是大于約3；以及復(fù)數(shù)個覆蓋在該基板上的金屬層間介電層，該些金屬層間介電層中的至少一層的介電常數(shù)少于約3，且該些金屬層間介電層含有金屬導(dǎo)線于其中。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)措施來進(jìn)一步實現(xiàn)。
前述的半導(dǎo)體元件，其中所述的SRAM記憶胞更包括一第一通閘元件、一第二通閘元件、一第三通閘元件、和一第四通閘元件；一第一埠和一第二埠，該第一埠和該第二埠分別包括一位元線和一互補(bǔ)位元線，其中該第一埠的位元線電性連接到該第一通閘元件，其中該第一埠的互補(bǔ)位元線電性連接到該第二通閘元件，其中該第二埠的位元線電性連接到該第一通閘元件，及其中該第二埠的互補(bǔ)位元線是電性連接到該第二通閘元件；以及一Vss導(dǎo)線和一Vcc導(dǎo)線，其中該Vss導(dǎo)線屏蔽了各位元線分別與該第一埠和該第二埠中的互補(bǔ)位元線之間的耦接，以及該第一埠中的該位元線和該第二埠中的該位元線被該Vcc導(dǎo)線所屏蔽。
前述的半導(dǎo)體元件，其中所述的SRAM記憶胞更包括一第一通閘元件、一第二通閘元件、一第三通閘元件、和一第四通閘元件；一讀取部，其包括一讀取部位元線；一第一讀取晶體管；一第二讀取晶體管，其中該第一讀取晶體管和該第二讀取晶體管形成串聯(lián)晶體管；以及一讀取部字元線，其中該第一讀取晶體管的閘極電性連接到該讀取部字元線；一寫入部，其包括一第一反相器，其中該第二讀取晶體管的一閘極電性連接到該第一反相器的一輸入端閘極；一寫入部位元線；以及一寫入部互補(bǔ)位元線；以及一Vss導(dǎo)線和一Vcc導(dǎo)線，其中藉由該Vcc導(dǎo)線來屏蔽該寫入部位元線與該寫入部互補(bǔ)位元線之間的耦接，以及藉由該Vss導(dǎo)線來屏蔽該讀取部位元線和該寫入部位元線之間的耦接。
本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點和有益效果。由以上技術(shù)方案可知，本發(fā)明的主要技術(shù)內(nèi)容如下根據(jù)本發(fā)明的一方面，提供一種SRAM元件。此SRAM元件包括基板、位于基板中的深N井區(qū)、位于深N井區(qū)中的SRAM元件、位在SRAM元件中的SRAM陣列、以及位在SRAM陣列中的SRAM記憶胞。SRAM陣列包括至少8行SRAM記憶胞，每一行SRAM記憶胞包括至少8列SRAM記憶胞，及SRAM記憶胞包括位在深N井區(qū)的N井區(qū)和P井區(qū)。N井區(qū)介于P井區(qū)的兩部分之間。SRAM的記憶胞區(qū)域包括N井區(qū)和P井區(qū)，P井區(qū)占據(jù)少于約65％的SRAM的記憶胞區(qū)域。第一記憶胞間距(cell pitch)是沿著記憶胞區(qū)域的較長邊排列，第二記憶胞間距是沿著記憶胞區(qū)域的較短邊排列。P井區(qū)的縱軸是實質(zhì)上與記憶胞區(qū)域的較短邊排列在一起，且第一記憶胞間距對第二記憶胞間距的記憶胞高寬比(aspect ratio)大于約1.8。SRAM記憶胞進(jìn)一步包括多條位元線，位元線的縱軸實質(zhì)上是與記憶胞區(qū)域的較短邊排列在一起。SRAM記憶胞進(jìn)一步包括多個n-型金屬氧化物半(NMOS)晶體管于P井區(qū)內(nèi)及多個p-型金屬氧化物半(PMOS)晶體管于N井區(qū)內(nèi)。每一個NMOS和PMOS晶體管包括主動區(qū)，每一個主動區(qū)包括通道區(qū)，且通道區(qū)具有通道寬度。閘極結(jié)構(gòu)包括覆蓋在主動區(qū)上的閘介電層，以及覆蓋在閘介電層上的由多個導(dǎo)電層組成的閘極層。多數(shù)NMOS晶體管中的主動區(qū)總面積占據(jù)了少于約25％的記憶胞區(qū)域。SRAM記憶胞也包括第一反相器和第二反相器，第一反相器和第二反相器包括輸入端和輸出端，第一反相器的輸出端是與第二反相器的輸入端電性耦接的，且第二反相器的輸出端是與第一反相器的輸入端耦接的。每個反相器也包括下拉晶體管和拉升晶體管，下拉晶體管是多個NMOS晶體管之一，拉升晶體管是多個PMOS晶體管之一。下拉晶體管的閘極與拉升晶體管的閘極是電性連接的，以形成反相器的輸入端。下拉晶體管主動區(qū)中的汲極區(qū)是與拉升晶體管的汲極區(qū)電性連接的，以形成輸出端。拉升晶體管通道寬度對下拉晶體管通道寬度的比例是在約0.8和約1.5范圍之間。SRAM記憶胞再更包括第一儲存節(jié)點(storage node)與第一反相器輸出端電性連接，及第二儲存節(jié)點與第二反相器輸出端電性連接。SRAM記憶胞包括無硼的層間介電(ILD)層，無硼的ILD包括多個無硼的介電層且其覆蓋在第一及第二反相器上。SRAM記憶胞包括金屬層間介電(IMD)層，其包括圍繞著多條金屬線的多個介電層且覆蓋在ILD層上。上述的介電層的介電常數(shù)少于約3。SRAM記憶胞包括覆蓋在SRAM元件上的聚亞酰胺層，聚亞酰胺層的厚度少于約20微米。
根據(jù)本發(fā)明的另一方面，提供一種位在一基板上的半導(dǎo)體元件。此半導(dǎo)體元件包括位在基板中的SRAM元件及位在其中的SRAM記憶胞。SRAM記憶胞包括一記憶胞區(qū)域、沿著記憶胞區(qū)域較長邊排列的第一記憶胞間距、及沿著記憶胞區(qū)域較短邊排列的第二記憶胞間距。第一記憶胞間距對第二記憶胞間距的記憶胞間距比(cell pitch ratio)大于約2。SRAM記憶胞也包括覆蓋在基板上的多個內(nèi)金屬介電(IMD)層，上述的IMD層的介電常數(shù)少于約3，而金屬線位于IMD層之中。
根據(jù)本發(fā)明再另一方面，提供位于在基板上的一種半導(dǎo)體元件。此半導(dǎo)體元件包括位在基板中的SRAM元件及位在其中的SRAM記憶胞。SRAM記憶胞包括記憶胞區(qū)域，記憶胞區(qū)域包括N井區(qū)和P井區(qū)，N井區(qū)是介于P井區(qū)的兩部分之間，P井區(qū)占據(jù)了少于約65％的記憶胞區(qū)域。多個n-型金屬氧化物半(NMOS)晶體管在P井區(qū)內(nèi)，多個p-型金屬氧化物半(PMOS)晶體管在N井區(qū)內(nèi)。NMOS晶體管的主動區(qū)總面積少于約25％的記憶胞區(qū)域。多個內(nèi)金屬介電(IMD)層覆蓋在基板上，且IMD層的介電常數(shù)少于約3，IMD層也包括金屬線于其中。
根據(jù)本發(fā)明的再另一方面，提供位在一基板上的一種半導(dǎo)體元件。此半導(dǎo)體元件包括位在基板中的深N井區(qū)、位在其中的SRAM元件、位在SRAM元件中的SRAM記憶胞。SRAM記憶胞包括位在深N井區(qū)中的N井區(qū)和P井區(qū)。N井區(qū)是介于P井區(qū)的兩部分之間。記憶胞區(qū)域包括N井區(qū)和P井區(qū)。P井區(qū)總面積占據(jù)少于約65％的記憶胞區(qū)域。記憶胞區(qū)域包括沿著記憶胞區(qū)域較長邊排列的第一記憶胞間距，及沿著記憶胞區(qū)域較短邊排列的第二記憶胞間距。第一記憶胞間距對第二記憶胞間距的比值大于約2。多個n-型金屬氧化物半(NMOS)晶體管是在P井區(qū)中，及多個p-型金屬氧化物半(PMOS)晶體管在N井區(qū)中。晶體管包括主動區(qū)，主動區(qū)包括通道區(qū)，通道區(qū)包括通道寬度。NMOS晶體管主動區(qū)的總面積占據(jù)少于約25％的記憶胞區(qū)域。多個內(nèi)金屬介電(IMD)層覆蓋在基板上，多個IMD層的介電常數(shù)少于約3，并包括金屬線于其中。聚亞酰胺層覆蓋在IMD層上，聚亞酰胺層的厚度少于約20微米。
根據(jù)本發(fā)明的再另一方面，提供位在一基板上的一種半導(dǎo)體元件。此半導(dǎo)體元件包括位在基板中的SRAM元件及位在SRAM元件中的SRAM記憶胞。SRAM記憶胞包括位于基板中的N井區(qū)和P井區(qū)。N井區(qū)介于P井區(qū)的兩部分之間。記憶胞區(qū)域包括N井區(qū)和P井區(qū)。多個n-型金屬氧化物半(NMOS)晶體管在P井區(qū)中，且多個p-型金屬氧化物半(PMOS)晶體管在N井區(qū)中。晶體管包括通道區(qū)，其具有通道寬度。SRAM記憶胞也包括第一和第二反相器。第一反相器的輸出端與第二反相器的輸入端電性耦接，第二反相器的輸出端與第一反相器的輸入端電性耦接。第一反相器和第二反相器包括一輸入端和一輸出端，各反相器也包括下拉晶體管和拉升晶體管。下拉晶體管是多個NMOS晶體管之一，及拉升晶體管是多個PMOS晶體管之一。拉升晶體管的通道寬度對下拉晶體管的通道寬度的比是大于約0.8。SRAM記憶胞也包括金屬層間介電(IMD)層，IMD層包括多個介電層并覆蓋在基板上，多個介電層的介電常數(shù)少于約3并包括金屬線于其中。
根據(jù)本發(fā)明的另一方面，提供位在一基板上的一種半導(dǎo)體元件。此半導(dǎo)體元件包括位在基板中的SRAM元件及位在SRAM元件中的SRAM記憶胞。SRAM記憶胞包括N井區(qū)和P井區(qū)，N井區(qū)是介于P井區(qū)的兩部分之間。SRAM記憶胞更包括記憶胞區(qū)域、沿著記憶胞區(qū)域的較長軸排列的第一記憶胞間距及沿著記憶胞區(qū)域較短軸排列的第二記憶胞間距。第一記憶胞間距對第二記憶胞間距的比值大于約2。多個n-型金屬氧化物半(NMOS)晶體管在P井區(qū)中，及多個p-型金屬氧化物半(PMOS)晶體管在N井區(qū)中。晶體管包括通道區(qū)，通道區(qū)具通道寬度。SRAM記憶胞也包括第一反相器和第二反相器，第一反相器和第二反相器具有輸入端和輸出端，第一反相器的輸出端與第二反相器的輸入端電性耦接，第二反相器的輸出端與第一反相器的輸入端電性耦接。第一反相器和第二反相器也包括下拉晶體管和拉升晶體管，下拉晶體管是多個NMOS晶體管之一，且拉升晶體管是多個PMOS晶體管之一。拉升晶體管的通道寬度對下拉晶體管的通道寬度的比值為大于約0.8。
根據(jù)本發(fā)明的又另一方面，提供位在一基板上的一種半導(dǎo)體元件。此半導(dǎo)體元件包括位在基板中的SRAM元件及位在SRAM元件中的SRAM記憶胞。SRAM記憶胞包括N井區(qū)和P井區(qū)，N井區(qū)是介于P井區(qū)的兩部分之間。記憶胞區(qū)域包括沿著記憶胞區(qū)域較長軸排列的第一記憶胞間距，及沿著記憶胞區(qū)域較短軸排列的第二記憶胞間距。第一記憶胞間距對第二記憶胞間距的比值大于約2.5。多個金屬層間介電(IMD)層覆蓋在基板上，多個IMD層的介電常數(shù)少于約3并包括金屬線于其中。
根據(jù)本發(fā)明的又另一方面，提供位在一基板上的一種半導(dǎo)體元件。此半導(dǎo)體元件包括位在基板中的深N井區(qū)、位在其中的SRAM元件、位在SRAM元件中的SRAM記憶胞。SRAM記憶胞包括N井區(qū)和P井區(qū)，N井區(qū)介于P井區(qū)的兩部分之間，SRAM記憶胞具記憶胞區(qū)域，記憶胞區(qū)域包括N井區(qū)和P井區(qū)，P井區(qū)占據(jù)少于約65％的記憶胞區(qū)域。多個n-型金屬氧化物半(NMOS)晶體管在P井區(qū)中，及多個p-型金屬氧化物半(PMOS)晶體管在N井區(qū)。晶體管包括主動區(qū)，且主動區(qū)具通道區(qū)，通道區(qū)具通道寬度。SRAM記憶胞也包括閘極結(jié)構(gòu)，且閘極結(jié)構(gòu)具覆蓋在主動區(qū)上的閘介電層，閘極結(jié)構(gòu)也具閘極層，閘極層具有多個覆蓋在閘介電層上的導(dǎo)電閘極層。NMOS晶體管的主動區(qū)占據(jù)少于約25％的記憶胞區(qū)域。記憶胞區(qū)域的第一記憶胞間距是沿著記憶胞區(qū)域的較長軸排列，且第二記憶胞間距是沿著記憶胞區(qū)域的較短軸排列。第一記憶胞間距對第二記憶胞間距的記憶胞間距的比值大于約1.8。多個內(nèi)金屬介電(IMD)層覆蓋在基板上，多個IMD層的介電常數(shù)少于約3并包括金屬線于其中。
根據(jù)本發(fā)明的另一方面，提供位在一基板上的一種半導(dǎo)體元件。此半導(dǎo)體元件包括位在基板中的SRAM元件及位在SRAM元件中的記憶胞。記憶胞包括N井區(qū)和P井區(qū)，N井區(qū)介于P井區(qū)的兩部分之間。SRAM元件包括記憶胞區(qū)域，記憶胞區(qū)域包括沿著記憶胞區(qū)域較長軸排列的第一記憶胞間距，SRAM元件也包括沿著記憶胞區(qū)域較短軸排列的第二記憶胞間距。第一記憶胞間距對第二記憶胞間距的記憶胞間距比大于約2。記憶胞包括多個n-型金屬氧化物半(NMOS)晶體管在P井區(qū)中和多個p-型金屬氧化物半(PMOS)晶體管在N井區(qū)中。晶體管包括主動區(qū)，主動區(qū)包括通道區(qū)，通道區(qū)包括通道寬度，晶體管更包括閘極結(jié)構(gòu)，閘極結(jié)構(gòu)包括閘介電層覆蓋在主動區(qū)上。晶體管也包括具有多個導(dǎo)電閘層并覆蓋在閘介電層上的閘極層，記憶胞也包括第一和第二反相器，第一反相器和第二反相器包括一輸入端和一輸出端。第一反相器的輸出端與第二反相器的輸入端電性耦接，第二反相器的輸出端與第一反相器的輸入端電性耦接。第一反相器和第二反相器包括一下拉晶體管和一拉升晶體管，下拉晶體管是多個NMOS晶體管之一，且拉升晶體管是多個PMOS晶體管之一。拉升晶體管的通道寬度對下拉晶體管的通道寬度的比為大于約0.8。
根據(jù)本發(fā)明的另一方面，提供位在一基板上的一種半導(dǎo)體元件。此半導(dǎo)體元件包括位在基板中的SRAM元件及位在SRAM元件中的記憶胞。記憶胞包括N井區(qū)和P井區(qū)，記憶胞也包括記憶胞區(qū)域，記憶胞區(qū)域包括沿著記憶胞區(qū)域橫軸排列的第一記憶胞間距和沿著記憶胞區(qū)域縱軸排列的第二記憶胞間距。第一記憶胞間距對第二記憶胞間距的記憶胞間距的比大于約2.5。多個內(nèi)金屬介電(IMD)層覆蓋在基板上，多個IMD層的介電常數(shù)少于約3，IMD層包括金屬線于其中。
經(jīng)由上述可知，本發(fā)明的一種靜態(tài)隨機(jī)存取記憶體的記憶胞的結(jié)構(gòu)，SRAM元件，其包括位于基板的深N井區(qū)中的SRAM記憶胞。SRAM記憶胞中的P井區(qū)占據(jù)少于約65％的SRAM記憶胞的面積。SRAM記憶胞區(qū)域的較長邊對SRAM記憶胞較短邊的比大于約1.8。SRAM記憶胞中的多個NMOS晶體管的主動區(qū)總面積占據(jù)少于約25％的SRAM記憶胞面積。SRAM記憶胞中的拉升晶體管通道寬度對SRAM記憶胞中的下拉晶體管通道寬度的比是大于約0.8。SRAM記憶胞進(jìn)一步包括無硼的層間介電層、介電常數(shù)少于約3的金屬層間介電層和厚度少于約20微米的聚亞酰胺層。
借由上述技術(shù)方案，本發(fā)明靜態(tài)隨機(jī)存取記憶體的記憶胞的結(jié)構(gòu)至少具有下列優(yōu)點本發(fā)明的記憶胞結(jié)構(gòu)的系統(tǒng)從而減少、解決或避免發(fā)生在SRAM元件或其他記憶體元件中的軟錯誤可造成儲存的數(shù)據(jù)受到毀損減少過多電荷載子及軟錯誤對集成電路的影響。
綜上所述，本發(fā)明特殊結(jié)構(gòu)的靜態(tài)隨機(jī)存取記憶體的記憶胞的結(jié)構(gòu)，其具有上述諸多的優(yōu)點及實用價值，并在同類產(chǎn)品中未見有類似的結(jié)構(gòu)設(shè)計公開發(fā)表或使用而確屬創(chuàng)新，其不論在產(chǎn)品結(jié)構(gòu)或功能上皆有較大的改進(jìn)，在技術(shù)上有較大的進(jìn)步，并產(chǎn)生了好用及實用的效果，且較現(xiàn)有的記憶胞的結(jié)構(gòu)具有增進(jìn)的多項功效，從而更加適于實用，而具有產(chǎn)業(yè)的廣泛利用價值，誠為一新穎、進(jìn)步、實用的新設(shè)計。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細(xì)說明如下。


圖1是6T-SRAM記憶胞的概圖，其是依照本發(fā)明第一實施例；圖2是6T-SRAM晶體管結(jié)構(gòu)和M1層的平面圖，其是依照本發(fā)明第一實施例；圖3是依照本發(fā)明第一實施例的M1、M2和M3層的平面圖；圖4是依照本發(fā)明第二實施例的M1、M2和M3層的平面圖；圖5a是本發(fā)明第三實施例的截面圖；圖5b是依照第三實施例的晶體管平面圖；圖6是SRAM記憶胞陣列的一部分平面圖，其是依照本發(fā)明的一實施例；圖7是依照第四實施例的平面圖；圖8是依照第五實施例的概圖；圖9是依照第五實施例的平面圖；圖10是依照第六實施例的第一平面圖；圖11是依照第六實施例的第二平面圖。
210接觸線 214插塞220記憶胞內(nèi)連線 222插塞
224記憶胞內(nèi)連線 226插塞228接觸線 230Vss接觸線232位元線接觸線 234字元線接觸線236互補(bǔ)位元線接觸線 238字元線接觸線260記憶胞、單位記憶胞 310第一Vss線314接觸線 320位元線324接觸線 326中介窗330Vcc接觸線 340補(bǔ)位元線344接觸線 350第二Vss線354接觸線 360字元線364、412、416、422、426、432、436、453、462中介窗434接觸線 440位元線450Vcc線 502基板506P井區(qū) 510N井區(qū)514淺溝槽隔離結(jié)構(gòu) 518NMOS晶體管主動區(qū)522源極區(qū) 526閘極結(jié)構(gòu)530閘極層 534金屬層間介電層540聚亞酰胺層 542SRAM陣列546擴(kuò)散區(qū) 550單位記憶胞區(qū)域554第二間距 558P井區(qū)572主動區(qū) 576P井區(qū)580多晶硅層 584X軸610電壓源Vcc接觸線614插塞620記憶胞內(nèi)連線 630Vss接觸線624、626、628、622、632、634插塞636BLA接觸線 638WL-A接觸線640BLAB接觸線 642BLBB接觸線644WL-B接觸線 646BLB接觸線650N井660雙埠8T-SRAM記憶胞700雙埠8T-SRAM記憶胞 704P井區(qū)708n-型主動區(qū) 711閘極713接觸 716寫入部720NMOS晶體管 730閘極802閘極 212接觸線216、221、223、225、227、229、231、233、235、237、239插塞270N井325接觸線
312、316、322、327、333、342、346、352、356、362中介窗410第一Vss線414接觸線420第二Vss線424接觸線430字元線 433第二中介窗435接觸線 460互補(bǔ)位元線437、442、452中介窗5006T-SRAM記憶胞504下拉晶體管508拉升晶體管 512深N井區(qū)516基板表面 520通道區(qū)524汲極區(qū) 528閘介電層532層間介電層 536金屬導(dǎo)線541細(xì)實線 544擴(kuò)散區(qū)548閘極 552第一間距556N井區(qū)570SRAM記憶胞574N井區(qū)578單位記憶胞邊界582插塞層 586Y軸612電壓源Vcc接觸線 616插塞625記憶胞內(nèi)連線 633Vss接觸線621、623、627、629、631、635、637、639、641、643、645、647插塞651基板 661單位記憶胞邊界702N井區(qū)706p-型主動區(qū)710閘極 712接觸714單位記憶胞邊界 718讀取部722PMOS晶體管 800主動區(qū)具體實施方式
為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實施例，對依據(jù)本發(fā)明提出的靜態(tài)隨機(jī)存取記憶體的記憶胞的結(jié)構(gòu)其具體實施方式
、結(jié)構(gòu)、特征及其功效，詳細(xì)說明如后。
特定而言，本發(fā)明的方法在形成六晶體管靜態(tài)隨機(jī)存取記憶體(6T-SRAM)和八晶體管(8T-SRAM)的下文中描述。然而，熟習(xí)此項技藝者會了解本文所描述的本發(fā)明特征可以用來形成其他形式的元件，諸如其他的SRAM結(jié)構(gòu)和SRAM以外的記憶體元件。因此，本文所討論的特定實施例只是制作及使用本發(fā)明的特定方式的描述，并非用以限制本發(fā)明的范疇。
本發(fā)明的一個實施例較佳為提供具有低SER的一個高速SRAM元件，六個實施例詳述如下，其描述高速、低軟錯誤率(SER)SRAM的各種觀察角度和結(jié)構(gòu)。圖1至圖3是繪示根據(jù)本發(fā)明第一實施例的高速、低SER的6T-SRAM記憶胞的各種觀察角度。
請參閱圖1，其顯示了第一實施例的6T-SRAM記憶胞的概圖。通常，6T-SRAM記憶胞包括第一通閘(pass-gate)晶體管PG-1、第二通閘晶體管PG-2、第一拉升晶體管PU-1、第二拉升晶體管PU-2、第一下拉晶體管PD-1和第二下拉晶體管PD-2。
實施時，第一實施例的記憶胞形成兩個互補(bǔ)的節(jié)點(complementarynode)，如圖1的NODE-1和NODE-2。因為NODE-1連結(jié)在第二拉升晶體管PU-2的閘極，且NODE-2連結(jié)在第一拉升晶體管PU-1的閘極，所以儲存在各節(jié)點的值會維持互補(bǔ)。例如，當(dāng)NODE-1高時，第二拉升晶體管PU-2的PMOS會防止來自電流源的Vcc的電流流到NODE-2。相同的，NMOS第二下拉晶體管PD-2的閘極被活化，使得任何可能在NODE-2中的電荷接地。此外，當(dāng)NODE-2低時，PMOS第一拉升晶體管PU-1允許電流從Vcc流到NODE-1，且NMOS第一下拉晶體管PD-1的閘極是去活化的，防止了NODE-1中的電荷接地。第一通閘晶體管PG-1和第二通閘晶體管PG-2的閘極是與字元線WL電性耦接的，以控制從記憶胞讀取數(shù)據(jù)和寫入數(shù)據(jù)至記憶胞中。以位元線BL和互補(bǔ)位元線BLB分別讀取儲存在NODE-1和NODE-2的值，位元線BL和互補(bǔ)位元線BLB是與感應(yīng)放大器(未顯示)電性耦接。
請參閱圖2和圖3是根據(jù)本發(fā)明一實施例的6T-SRAM記憶胞的配置平面圖。特定地，圖2顯示第一實施例的經(jīng)選擇的半導(dǎo)體層以及第一金屬層(M1)。然后，會轉(zhuǎn)移到討論覆蓋在第一個實施例的半導(dǎo)體層上的金屬層。覆蓋在半導(dǎo)體層上的金屬層顯示在圖3。
現(xiàn)在請參閱顯示于圖2的第一實施例的6T-SRAM記憶胞，熟習(xí)此項技藝者可識別出由覆蓋在主動區(qū)800的通道區(qū)上的閘極802所形成的晶體管。晶體管的源極和汲極區(qū)也在主動區(qū)800內(nèi)，在通道區(qū)的相對相鄰側(cè)邊上。圖2中的晶體管包括形成在基板上的第一通閘晶體管PG-1、第二通閘晶體管PG-2、第一拉升晶體管PU-1、第二拉升晶體管PU-2、第一下拉晶體管PD-1、和第二下拉晶體管PD-2?；謇缈捎芍黧wSi、SiGe、應(yīng)變-Si、SOI、非主體Si或類似物形成。第一實施例的閘極包括多種導(dǎo)電材料。閘極層的厚度少于約2000，較佳為少于約1000。閘介電層是介于閘極和主動區(qū)之間，閘介電層的厚度少于約50，較佳為少于約20。閘介電層可以是單層結(jié)構(gòu)或是包括多種介電材料的多層結(jié)構(gòu)。閘介電層中至少一層的材料較佳為SiO2、氮化氧化物、含氮氧化物、SiON、金屬氧化物、高介電常數(shù)的介電材料或上述材料的組合。
請參閱如圖2所示，第一拉升晶體管PU-1和第二拉升晶體管PU-2各自為形成在N井270的PMOS晶體管。PMOS晶體管PU-1和PU-2也可以在其他N井中形成，諸如深N井。
熟習(xí)此項技藝者可辨識出圖2所示的電性連接。圖2中的第一實施例顯示了第一拉升晶體管PU-1和第二拉升晶體管PU-2的源極分別經(jīng)由位于M1的接觸線210和212，再藉由插塞214和216與電壓源Vcc電性耦接。第一拉升晶體管PU-1的汲極、第一下拉晶體管PD-1的汲極、第一通閘晶體管PG-1的汲極、和第二拉升晶體管PU-2及第二下拉晶體管PD-2的閘極是藉由位于M1的記憶胞內(nèi)連線220和插塞221、222及223電性耦接的。相似的，第二拉升晶體管PU-2的汲極、下拉晶體管PD-2的汲極、第二通閘晶體管PG-2的汲極、和第一拉升晶體管PU-1和第一下拉晶體管PD-1的閘極是藉由位于M1的記憶胞內(nèi)連線224和插塞225、226及227電性耦接的。
請繼續(xù)參閱圖2所示的第一實施例的電性連接，第一下拉晶體管PD-1的源極是藉由Vss接觸線228和插塞229與地線Vss電性耦接。第二下拉晶體管PD-2的源極是藉由Vss接觸線230和插塞231與地線Vss電性耦接。第一通閘晶體管PG-1的源極是藉由位元線接觸線232和插塞233與位元線BL電性耦接。第一通閘晶體管PG-1將位元線BL電性耦接至第一拉升晶體管PU-1汲極和第一下拉晶體管PD-1汲極。第一通閘晶體管PG-1的閘極是藉由M1上的WL接觸線234和插塞235與字元線電性耦接。
進(jìn)一步參閱顯示于圖2的第一實施例的電性連接，第二通閘晶體管PG-2的源極是藉由互補(bǔ)位元線BLB接觸線236和插塞237與互補(bǔ)位元線BLB電性耦接。相似的，第二通閘晶體管PG-2將位元線BLB電性耦接至第二拉升晶體管PU-2的汲極和第二下拉晶體管PD-2的汲極。第二通閘晶體管PG-2的閘極是藉由M1上的WL接觸線238和插塞239與字元線電性耦接。
請參閱圖2的點線代表記憶胞260表面區(qū)域的邊界，記憶胞260也可以稱為單位記憶胞260(unit cell 260)。應(yīng)了解邊界在完成的成品中可能并不明顯。單位記憶胞260定義了用于設(shè)計記憶體陣列的基本建構(gòu)區(qū)塊。記憶體元件典型地具或更多個記憶體陣列。單位記憶胞260可以被重復(fù)任何次數(shù)(例如數(shù)千次、數(shù)百萬次、數(shù)十億、或數(shù)兆次)以產(chǎn)生能夠儲存多量數(shù)據(jù)的記憶體。
請參閱如圖2所示，第一實施例的單位記憶胞260的邊界具有矩形形狀，邊界具有兩個成比例等長的較長邊和兩個成比例等長的較短邊。較佳的，單位記憶胞260的較長邊長度大于單位記憶胞260較短邊長度約1.8倍。單位記憶胞260的較長邊長度也可以是單位記憶胞260較短邊長度約2倍或更大。較長邊對較短邊的長度比也可以稱為記憶胞間距比(cell pitchratio)或記憶胞高寬比(cell aspect ratio)。應(yīng)注意第一實施例中的閘極是沿著邊界較長邊軸排列的，也注意第一實施例中的主動區(qū)是沿著單位記憶胞260的較短邊軸排列。
在第一實施例中，N井270是在單位記憶胞260中形成的，如圖2所示。N井270例如可以是深N井?；遢^佳是p-型基板，因而提供實質(zhì)上環(huán)繞N井270的大型p-井，在p-型基板上可以形成NMOS元件。N井270是藉由在基板上進(jìn)行習(xí)知的n-型離子植入而形成的，使得PMOS元件可以在N井270中形成，諸如第一拉升晶體管PU-1和第二拉升晶體管PU-2。
請參閱如圖2所示，第一實施例中的NMOS主動區(qū)包括第一通閘晶體管PG-1、第一下拉晶體管PD-1、第二通閘晶體管PG-2、和第二下拉晶體管PD-2的源極/汲極區(qū)域。在第一實施例中，NMOS主動區(qū)包括少于約25％的單位記憶胞260的面積，且p-井區(qū)域包括少于約65％的單位記憶胞260的面積。
請參閱圖3是第一實施例的金屬層M1、M2、和M3的平面圖，第一實施例的金屬層覆蓋在圖2所示的各層上。M3層包括第一Vss線310、位元線BL 320、Vcc線330、互補(bǔ)位元線BLB 340和第二Vss線350。在這實施例中，M3金屬層所包括的導(dǎo)線的縱軸較佳為平行于單位記憶胞260的較短邊。關(guān)于第一Vss線310，中介窗312將M3上的Vss線310電性耦接到M2上的接觸線314，接觸線314藉由中介窗316電性耦接到M1上的接觸線228(如圖2所示)。M1上的接觸線228是電性耦接到第一下拉晶體管PD-1源極的，如上述關(guān)于圖2的描述。
關(guān)于位元線BL 320，中介窗322將M3上的位元線BL 320電性耦接到M2上的接觸線324，其再藉由中介窗326電性耦接到M1上的接觸線232(如圖2所示)。M1上的接觸線232是電性耦接到第一通閘晶體管PG-1源極的，如上述關(guān)于圖2的描述。
關(guān)于Vcc線330，中介窗332將M3上的Vcc線330電性耦接到M2上的接觸線324，其再藉由中介窗326電性耦接到M1上的接觸線210(如圖2所示)。M1上的接觸線210是電性耦接到第一拉升晶體管PU-1源極，如圖2所示。此外，中介窗333將M3上的Vcc接觸線330電性耦接到M2上的接觸線325，其再藉由中介窗327電性耦接到M1上的接觸線212。M1上的接觸線212是電性耦接到第二拉升晶體管PU-2的源極，如上述關(guān)于圖2的描述。
關(guān)于互補(bǔ)位元線BLB 340，中介窗342將M3上的互補(bǔ)位元線BLB 340電性耦接到M2上的接觸線344，其再藉由中介窗346電性耦接到M1上的接觸線236。M1上的接觸線236是電性耦接到第二通閘晶體管PG-2的源極，如上述關(guān)于圖2的描述。
關(guān)于第二Vss線350，中介窗352將M3上的第二Vss線350電性耦接到M2上的接觸線354，其再藉由中介窗356電性耦接到M1上的接觸線230，M1上的接觸線230是電性耦接到第二下拉晶體管PD-2的源極，如上述關(guān)于圖2的描述。
字元線360位于M2上，且較佳的方向為字元線縱軸平行于單位記憶胞260的較長邊。中介窗362將字元線360電性耦接到M1上的接觸線234。接觸線234是電性耦接到第一通閘晶體管PG-1的閘極，如上述關(guān)于圖2的描述。第二中介窗364將字元線360電性耦接到M1上的接觸線238。M1上的接觸線238是電性耦接到第二通閘晶體管PG-2的閘極，如上述關(guān)于圖2的描述。
請參閱圖2，應(yīng)注意記憶胞內(nèi)連線220和224是顯示在M1上，但是從M2或M3上的任何其他組成或結(jié)構(gòu)沒有連結(jié)是接到記憶胞內(nèi)連線220和224的。承上所述，記憶胞內(nèi)連線220和224是用以電性耦接各種半導(dǎo)體元件的。
在所描述的第二實施例中，圖2和圖4所示的平面俯視圖可以組合起來形成具有低SER的高速SRAM記憶胞。圖2顯示第一實施例的經(jīng)選擇的半導(dǎo)體層和第一金屬層(M1)。圖4是根據(jù)本發(fā)明的第二實施例結(jié)合M1、M2和M3的平面圖，可與圖2的記憶胞配置相關(guān)聯(lián)。請參閱圖4，M3層包括第一Vss線410、第二Vss線420、和字元線WL 430。在這個實施例中，位于M3上導(dǎo)線的縱軸較佳為平行于單位記憶胞260的較長邊。關(guān)于第一Vss線410，中介窗412將M3上的Vss線410電性耦接到M2上的接觸線414，其再藉由中介窗416電性耦接到M1上的接觸線230，如上述關(guān)于圖2的描述。M1上的接觸線230是電性耦接到第二下拉晶體管PD-2的源極，如上述關(guān)于圖2的描述。應(yīng)注意，在圖4的平面圖中，中介窗412和中介窗416實質(zhì)上是重迭的，因此只顯示出一個中介窗。
關(guān)于第二Vss線420，中介窗422將M3上的Vss線420電性耦接到M2上的接觸線424，其再藉由中介窗426電性耦接到M1上的接觸線228(如圖2所示)。M1上的接觸線228電性連接到第一下拉晶體管PD-1的源極，如上述關(guān)于圖2的描述。應(yīng)注意在這個平面圖上，中介窗422和中介窗426是實質(zhì)上重迭的，所以只顯示出一個中介窗。
關(guān)于字元線WL 430，中介窗432將字元線430電性耦接到M2的接觸線434，其再藉由中介窗436電性耦接到M1上的接觸線234。接觸線234是電性耦接到第一通閘晶體管PG-1閘極，如上述關(guān)于圖2的描述。第二中介窗433將字元線430電性耦接到M2上的接觸線435，其再藉由中介窗437電性耦接到M1上的接觸線238。接觸線238是電性耦接到第二通閘晶體管PG-2的閘極，如上述關(guān)于圖2的描述。
M2層包括位元線BL 440、Vcc線450和互補(bǔ)位元線BLB 460。在這個實施例中，M2上的導(dǎo)線較佳的方向是其縱軸平行于單位記憶胞260較短邊。關(guān)于位元線BL 440，中介窗442將M2上的位元線BL 440電性耦接到M1上的接觸線232，其再電性耦接到第一通閘晶體管PG-1的源極，如上述關(guān)于圖2的描述。
關(guān)于Vcc線450，中介窗452將M2上的Vcc線450電性耦接到M1上的接觸線210，其再電性耦接到第一拉升晶體管PU-1的源極。此外，中介窗453將Vcc線450電性耦接到M1上的接觸線212，其電性耦接到第二拉升晶體管PU-2的源極，如上述關(guān)于圖2的描述。
關(guān)于互補(bǔ)位元線BLB 460，中介窗462將M2上的互補(bǔ)位元線BLB 460電性耦接到M1上的接觸線236。M1上的接觸線236電性耦接到第二通閘晶體管PG-2的源極，如上述關(guān)于圖2的描述。
請參閱圖2，應(yīng)注意記憶胞內(nèi)連線220和224是顯示在M1上，但是M2或M3上的任何其他元件或結(jié)構(gòu)沒有連接到記憶胞內(nèi)連線220和224的。承上所述，記憶胞內(nèi)連線220和224是用以電性耦接各種半導(dǎo)體元件的。
請參閱圖5a和圖5b顯示一根據(jù)本發(fā)明第三實施例的6T-SRAM記憶胞。圖5a顯示第三實施例的6T-SRAM記憶胞500的截面圖。第三實施例的討論也包括圖5b，其顯示了第三實施例的下拉晶體管508的平面圖。
請參閱圖5a，顯示了第三實施例的SRAM記憶胞500?；?02較佳為主體硅基板，也可以使用其他基板，包括絕緣硅(SOI)基板以及米勒指數(shù)為<100>或<110>的單晶硅基板。
第三實施例的n-型金屬氧化物半(NMOS)晶體管504顯示在圖5a，在P井區(qū)506中。NMOS晶體管504位在N井區(qū)510的p-型金屬氧化物半(PMOS)晶體管508旁邊。P井區(qū)506占據(jù)少于約65％的SRAM記憶胞500的記憶胞面積。NMOS晶體管504是下拉晶體管，而PMOS晶體管508是拉升晶體管，下拉晶體管504和拉升晶體管508是SRAM記憶胞中交叉耦接反相器的一部分。N井區(qū)510和P井區(qū)506是在基板502的深N井區(qū)512中，深N井區(qū)512包圍著位在各自的P井區(qū)506和N井區(qū)510中的拉升晶體管508和下拉晶體管504。位在鄰近基板表面516的區(qū)隔的淺溝槽隔離結(jié)構(gòu)514隔離了晶體管508和504。在各晶體管508和504中的主動區(qū)518包括通道區(qū)520(位于源極區(qū)522和汲極區(qū)524之間)。在SRAM記憶胞500中，NMOS晶體管的主動區(qū)518占據(jù)少于約25％的記憶胞區(qū)域。
請參閱圖5b，顯示了圖5a中PMOS晶體管508的平面圖，其是根據(jù)第三實施例。如圖5b所示，PMOS晶體管508(也稱做拉升晶體管508)具有通道長度LPU和通道寬度WPU。NMOS晶體管504(也在本文稱為下拉晶體管504)也具有相似的通道長度LPD和通道寬度WPD。拉升晶體管508的通道寬度WPU對下拉晶體管504的通道寬度WPD的比較佳的是在介于約0.8和約1.5之間的范圍，通道寬度比例如也可以大于約1.5。
請參閱圖5a，第三實施例的晶體管504和508各自具有閘極結(jié)構(gòu)526，各閘極結(jié)構(gòu)526具有覆蓋在主動區(qū)518的通道區(qū)520部分上的閘介電層528，在拉升晶體管508和下拉晶體管504中的閘介電層528的厚度Td少于約20埃(angstrom)。閘極結(jié)構(gòu)526也具有包括多層導(dǎo)電閘極層的閘極層530，閘極層530是覆蓋在閘介電層528上。
請參閱在圖5a中，實質(zhì)上無硼的層間介電層(ILD)532覆蓋在拉升晶體管508和下拉晶體管504上，實質(zhì)上無硼的ILD層532例如可具有多層實質(zhì)上無硼的介電層。多層內(nèi)金屬介電(IMD)層534覆蓋在基板上，多層IMD層534中的至少一層，其介電常數(shù)少于約3。IMD層534中的介電層包圍住金屬導(dǎo)線536，金屬導(dǎo)線536和閘極530中的導(dǎo)電層可具有金屬材料，其包括但不限于(例如)W、Al、AlCu、Cu、Cu含量、硅化物、Ti、TiSi2、Co、CoSi2、Ni、NiSi、TiN、TiW、TaN和上述材料的組合。在其他實施例中，金屬導(dǎo)線536和閘極530的導(dǎo)電層可包括硅。
聚亞酰胺層540覆蓋在整個SRAM記憶胞500所在的SRAM芯片上?；蛘?，聚亞酰胺層540可覆蓋至少一部分的SRAM芯片或大部分的SRAM芯片。聚亞酰胺層540的厚度Tp少于約20微米。
閘介電層528中的介電物質(zhì)例如包括但不限于SiON、Si3N4、Ta2O5、Al2O3、PEOX、TEOS、含氮的氧化物、氮化氧化物、含鉿的氧化物、含鉭的氧化物、含鋁的氧化物、介電常數(shù)大于約5的介電物質(zhì)及上述材料的組合。
SRAM記憶胞500是在90奈米半導(dǎo)體技術(shù)世代制造的SRAM芯片中。或者，SRAM芯片可以是90奈米世代之前或之后世代所制造的，例如包括65奈米世代和45奈米世代。
請參閱圖6顯示根據(jù)本發(fā)明一實施例的SRAM元件一部分的平面圖。特定而言，圖6顯示SRAM元件中SRAM陣列542一部分平面圖。SRAM陣列542包括復(fù)數(shù)個在行和列中重復(fù)且實質(zhì)上相似的SRAM記憶胞550。細(xì)實線541顯示SRAM陣列542中其他SRAM記憶胞550的單位記憶胞邊界。圖6顯示由八個SRAM記憶胞550所組成的陣列(四列和兩行)?？梢灾貜?fù)陣列542以產(chǎn)生具有任何數(shù)目的列和行的陣列。實施例較佳包括具有至少8行和至少8列SRAM記憶胞的SRAM陣列。作為說明的目的，圖6右上角的SRAM記憶胞550具有以虛線表示的單位記憶胞邊界，單位記憶胞邊界內(nèi)的區(qū)域是SRAM記憶胞550的記憶胞區(qū)域。單位記憶胞邊界具有第一間距552和第二間距554，第一間距552比第二間距554具有較大的長度。SRAM記憶胞550的高寬比是較長間距552對較短間距554的比，SRAM記憶胞550的高寬比是約1.8。在一描述的實施例中，SRAM陣列中的SRAM記憶胞可具有高寬比(例如)2、2.5、和3。
請參閱圖6中的SRAM陣列542包括N井區(qū)556內(nèi)的p-擴(kuò)散區(qū)546和P井區(qū)558內(nèi)的n-擴(kuò)散區(qū)544。閘極548覆蓋在擴(kuò)散區(qū)544和546上。在SRAM記憶胞550的單位記憶胞邊界內(nèi)，n-擴(kuò)散區(qū)544占據(jù)少于約25％的記憶胞區(qū)域，此外，P井區(qū)558在單位記憶胞區(qū)域550內(nèi)占據(jù)少于約65％的區(qū)域。
請參閱圖7，其顯示根據(jù)本發(fā)明第四實施例的SRAM記憶胞570的平面圖。圖7是第四實施例的平面圖，其包括高速6T-SRAM記憶胞570。運(yùn)作時，高速6T-SRAM記憶胞570實質(zhì)上與上述6T-SRAM記憶胞一樣運(yùn)作。圖7顯示了主動區(qū)572、介于N井區(qū)574兩部分之間的P井區(qū)576、單位記憶胞邊界578、多晶硅層580、插塞層582和第一金屬層M1。單位記憶胞邊界578是沿著X軸584和Y軸586繪制的，單位記憶胞邊界578沿著X軸584的長度比沿著Y軸586的長度長，單位記憶胞邊界578沿著X軸584的長度對記憶胞邊界578沿著Y軸586的長度的記憶胞高寬比至少是約2.5。
一些實施例可以藉由結(jié)合圖7平面圖和其他上述的圖來描述。圖3所顯示的平面圖(如上述結(jié)合了M1、M2、和M3)可依據(jù)本發(fā)明的一實施例用來與圖7所述的記憶胞配置相關(guān)聯(lián)。上述圖4所顯示的平面圖也依據(jù)本發(fā)明一實施例用來與圖7所述的記憶胞配置相關(guān)聯(lián)。
請參閱圖8和圖9顯示依據(jù)本發(fā)明第五實施例的6T-SRAM記憶胞。圖8是第五實施例的雙埠8T-SRAM記憶胞660的概圖。圖9是第五實施例的雙埠8T-SRAM記憶胞660的記憶胞配置圖。
根據(jù)第五實施例，雙埠八晶體管(8T)SRAM記憶胞660顯示在圖8。運(yùn)作時，8T-SRAM 660實質(zhì)上與6T-SRAM一樣運(yùn)作。然而，相較于6T-SRAM，第五實施例的雙埠8T SRAM記憶胞660包括兩個埠，PORT-A和PORT-B。PORT-A包括NMOS通閘晶體管PG-1、NMOS通閘晶體管PG-2、位元線BLA、互補(bǔ)位元線BLB和字元線WL-A。PORT-B包括NMOS通閘晶體管PG-3、NMOS通閘晶體管PG-4、位元線BLB、互補(bǔ)位元線BLBB和字元線WL-B。兩位元線(即位元線A(BLA)和位元線B(BLB))和兩互補(bǔ)位元線(即互補(bǔ)位元線A(BLAB)和互補(bǔ)位元線B(BLBB))作為資料線從8T-SRAM 660讀取數(shù)據(jù)和寫入數(shù)據(jù)到8T-SRAM 660。兩字元線(即字元線A(WL-A)和字元線B(WL-B))控制通閘晶體管以控制讀取和寫入。
請參閱如圖8所示，位元線BLA是電性連接到通閘元件PG-1的源極，以及位元線BLAB是電性連接到通閘元件PG-2的源極。在B埠，位元線BLB是電性連接到通閘元件PG-3的源極，且位元線BLBB的源極是電性連接到通閘元件PG-4的源極。數(shù)據(jù)位元線BLA、BLAB、BLB、和BLBB是用于數(shù)據(jù)輸入端和輸出端，在本文總稱為8T雙埠位元線。
請參閱圖9描述根據(jù)本發(fā)明第五實施例的雙埠8T-SRAM記憶胞660的記憶胞配置。雙埠8T-SRAM記憶胞660包括形成在基板上的第一通閘晶體管PG-1、第二通閘晶體管PG-2、第三通閘晶體管PG-3、第四通閘晶體管PG-4、第一拉升晶體管PU-1、第二拉升晶體管PU-2、第一下拉晶體管PD-1和第二下拉晶體管PD-2?；謇缈梢允侵黧wSi、SiGe、應(yīng)變Si、SOI、非主體Si或類似物所形成者。閘極層的厚度少于約2000，較佳是少于約1000且可以是各種寬度。晶體管的閘介電層可以是單層或多層，其中至少一層較佳為包括SiO2、氮化氧化物、含氮氧化物、SiON、金屬氧化物、高介電常數(shù)的介電材料或上述材料的組合。
請參閱圖9中的第一拉升晶體管PU-1和第二拉升晶體管PU-2較佳是形成在N井650或深N井中的PMOS晶體管，且其他晶體管是NMOS晶體管。第一拉升晶體管PU-1和第二拉升晶體管PU-2的源極藉由插塞614和616分別電性耦接到位于M1上的電壓源Vcc接觸線610和612。
請參閱圖9，其中第一拉升晶體管PU-1的汲極、第一下拉晶體管PD-1的汲極、第一通閘晶體管PG-1的汲極、第三通閘晶體管PG-3的汲極、第二拉升晶體管PU-2和第二下拉晶體管PD-2的閘極是藉由位于M1上的記憶胞內(nèi)連線620(也稱為NODE-1)和插塞621、622、623和624電性耦接。相似的，第二拉升晶體管PU-2的汲極、第二下拉晶體管PD-2的汲極、第二通閘晶體管PG-2的汲極、第四通閘晶體管PG-4的汲極、第一拉升晶體管PU-1以及第一下拉晶體管PD-1的閘極是藉由位于M1的記憶胞內(nèi)連線625和插塞626、627、628和629電性耦接。
第一下拉晶體管PD-1的源極是藉由Vss接觸線630和插塞631和632電性耦接到地線Vss；以及第二下拉晶體管PD-2的源極是藉由Vss接觸線633和插塞634和635電性耦接到地線Vss。第一通閘晶體管PG-1的源極是藉由BLA接觸線636和插塞637電性耦接到位元線BLA。第一通閘晶體管PG-1將位元線BLA電性耦接到第一拉升晶體管PU-1的汲極和第一下拉晶體管PD-1的汲極。第一通閘晶體管PG-1和第二通閘晶體管PG-2的閘極是藉由M1上的WL-A接觸線638和插塞639電性耦接到字元線WL-A。第二通閘晶體管PG-2的源極是藉由BLAB接觸線640和插塞641電性耦接到互補(bǔ)位元線BLAB。
請參閱如圖9所示，第五實施例的第四通閘晶體管PG-4的源極是藉由BLBB接觸線642和插塞643電性耦接到互補(bǔ)位元線BLBB。第四通閘晶體管PG-4將位元線BLBB電性耦接到第二拉升晶體管PU-2的汲極和第二下拉晶體管PD-2的汲極。第四通閘晶體管PG-4和第三通閘晶體管PG-3的閘極是藉由M1上的WL-B接觸線644和插塞645電性耦接到字元線WL-B。第三通閘晶體管PG-3的源極是藉由BLB接觸線646和插塞647電性耦接到位元線BLB。如上所述，第三通閘晶體管PG-3的汲極是電性耦接到第二拉升晶體管PU-2和第二下拉晶體管PD-2的閘極、第一拉升晶體管PU-1的汲極、第一下拉晶體管PD-1的汲極、第一通閘晶體管PG-1的汲極。
拉升晶體管PU-2閘極寬度對下拉晶體管PD-2閘極寬度的閘極寬度比是介于約0.8和約1.5的范圍之間。拉升晶體管PU-1閘極寬度對下拉晶體管PD-1閘極寬度的閘極寬度比也是介于約0.8和約1.5之間的范圍。
請參閱圖9所顯示的8T SRAM記憶胞660是在實質(zhì)上無硼的層間介電層下。實質(zhì)上無硼的ILD層較佳為包括具有一種或多種實質(zhì)上無硼介電材料的一層或多層實質(zhì)上無硼的介電層。實質(zhì)上無硼的ILD層中的底層較佳是包括PSG材料。
在第五實施例中，IMD層覆蓋在ILD層上。多層內(nèi)金屬介電(IMD)層534覆蓋在基板上，多層IMD層中至少一層含有多種介電材料，且其中至少一種介電材料的介電常數(shù)低于約3。IMD層也包括8T雙埠位元線、Vss線、和Vcc線。8T雙埠位元線、Vss線和Vcc線較佳是在同一個金屬層(例如M1、M2)上，且覆蓋在8T雙埠SRAM單位記憶胞邊界上。8T雙埠位元線被Vss線及/或Vcc線屏蔽。更特定而言，介于位元線BLA和互補(bǔ)位元線BLAB之間的第一Vss線屏蔽了位元線BLA與互補(bǔ)位元線BLAB之間的耦接。一介于位元線BLB和互補(bǔ)位元線BLBB之間的第二Vss線屏蔽了位元線BLB與互補(bǔ)位元線BLBB之間的耦接。介于BLB線和BLA線之間的Vcc線對BLB和BLA線提供了電性屏蔽。聚亞酰胺層覆蓋在整個8T SRAM記憶胞660所在的SRAM芯片上，或者聚亞酰胺層可覆蓋至少一部份SRAM芯片或大部分SRAM芯片，聚亞酰胺層的厚度少于約20微米。
單位記憶胞邊界661圍住了圖9所示的第五實施例的8T雙埠SRAM記憶胞660。單位記憶胞660具有被單位記憶胞邊界661所圍住的記憶胞區(qū)域。單位記憶胞邊界定義了用于設(shè)計具有雙埠SRAM記憶胞660的記憶胞陣列的基本建構(gòu)區(qū)塊，可以重復(fù)雙埠SRAM記憶胞660(例如數(shù)千次、數(shù)百萬次和數(shù)十億次)以產(chǎn)生更大的記憶體。圖9中的單位記憶胞邊界661具有兩個較長邊和兩個較短邊的矩形形狀，較佳為單位記憶胞邊界661的較長邊長度是單位記憶胞邊界661較短邊長度的約3倍或更大。在第五實施例中，晶體管的排列是使N井650的縱軸和8T雙埠位元線平行于單位記憶胞邊界661的較短邊。
請參閱圖9中的N井650也可以是深N井，且是形成在單位記憶胞邊界661內(nèi)。基板651較佳為p-型基板，因此可提供實質(zhì)上圍繞N并650的大p-井，NMOS元件可以形成于p-井中。N井650是在基板650中藉由進(jìn)行習(xí)知的n-型離子植入而形成的，因此使PMOS元件于其中形成，諸如第一拉升晶體管PU-1和第二拉升晶體管PU-2。
NMOS主動區(qū)(例如第一通閘晶體管PG-1、第一下拉晶體管PD-1、第二通閘晶體管PG-2、和第二下拉晶體管PD-2的源極/汲極區(qū)域)較佳為包括少于約25％的單位記憶胞邊界660之中的區(qū)域，且單位記憶胞邊界660內(nèi)的p-井區(qū)域(例如圍繞N井650的p-型基板651)包括少于單位記憶胞邊界660內(nèi)總區(qū)域的約65％。
請參閱圖10和圖11顯示根據(jù)本發(fā)明第六實施例的6T-SRAM記憶胞。圖10是第六個實施例的雙埠8T-SRAM記憶胞700的平面圖，圖11是第五實施例的雙埠8T-SRAM記憶胞700中金屬層M1、M2、和M3的平面圖。
請參閱圖10，顯示第六實施例的平面圖，其包括8T雙埠SRAM記憶胞700。圖10顯示N井區(qū)702、P井區(qū)704、p-型主動區(qū)706、n-型主動區(qū)708、閘極710、接觸712、和M1金屬線的平面圖，也顯示了單位記憶胞邊界714。對8T雙埠SRAM記憶胞700而言，單位記憶胞邊界714的記憶胞高寬比大于約3。特定而言，單位記憶胞邊界714的較長邊比單位記憶胞邊界714的較短邊長約3倍。
為了描述的目的，顯示于圖10的第六實施例被分為寫入部716和讀取部718。寫入部716中的元件主要是負(fù)責(zé)將數(shù)據(jù)寫入8T雙埠SRAM記憶胞700，而讀取部718中的元件則主要是負(fù)責(zé)從8T雙埠SRAM記憶胞700讀取數(shù)據(jù)。
第六實施例的8T雙埠SRAM記憶胞700包括在寫入部716的兩個NMOS通閘晶體管PG-1和PG-2，和在讀取部718的兩個NMOS讀取晶體管RT1和RT2。晶體管RT1和RT2是以串聯(lián)電性連接的。寫入部716也包括兩個NMOS晶體管720和兩個PMOS晶體管722，其互相連接以形成兩個交叉耦接反相器INV1和INV2。各反相器包括拉升PMOS晶體管和下拉NMOS晶體管，其是以習(xí)知的方法相連。讀取晶體管RT2的閘極730也是反相器INV2的閘極。讀取晶體管RT2的閘極711是藉由接觸713電性連接到讀取部字元線RWL。
請參閱圖11是顯示第六實施例的8T雙埠SRAM記憶胞700中的金屬線的平面圖。圖11顯示M1金屬層、M2金屬層、和M3金屬層和中介層712。讀取部718包括讀取部位元線RBL和一讀取部字元線RWL，兩線都是在M2金屬層中。M2金屬層中的兩條位元線是讀取部位元線WBL和寫入部互補(bǔ)位元線WBLB。地線Vss和電源供應(yīng)導(dǎo)線Vcc是用來屏蔽位元線RBL、WBL和WBLB。寫入部位元線WBL是藉由電源供應(yīng)導(dǎo)線Vcc的屏蔽而與寫入部互補(bǔ)位元線WBLB線隔開。讀取部位元線RBL是藉由地線Vss的屏蔽而與互補(bǔ)位元線WBLB隔開。
雖然本發(fā)明的特定實施例已參閱明確的實施例而詳細(xì)的被描述，應(yīng)了解本發(fā)明的范圍并不因此受限，但包括本文所附的申請專利范圍的精神和用語的所有改變、修飾、和均等物，舉例而言，可以使用不同排列的金屬層。因此，應(yīng)了解本發(fā)明可以延伸至其他結(jié)構(gòu)和材料，所以，說明書和圖式是被視為用于描述的目的而非用于限制的目的。
此外，本中請案的范圍并不意欲被限制到說明書中所描述的制程、機(jī)構(gòu)、制造、物質(zhì)組成、方式、方法、和步驟的特定實施例。熟習(xí)此項技藝者可以從本發(fā)明的揭露中容易的理解現(xiàn)今存在的或的后發(fā)展出的制程、機(jī)構(gòu)、制造、物質(zhì)組成、方式、方法、或步驟，與本文所述的相應(yīng)實施例產(chǎn)生實質(zhì)上相同功能或得到實質(zhì)上相同結(jié)果者可以根據(jù)本發(fā)明而被使用，因此，所附的申請專利范圍意欲包括這些制程、機(jī)構(gòu)、制造、物質(zhì)組成、方式、方法、或步驟。
權(quán)利要求
1.一種半導(dǎo)體元件，其特征在于其包括一基板；一SRAM元件在該基板中；一SRAM記憶胞在該SRAM元件中，其中該SRAM記憶胞包括一記憶胞區(qū)域，其包括沿著該記憶胞區(qū)域較長邊排列的一第一記憶胞間距；以及該記憶胞區(qū)域較短邊排列的一第二記憶胞間距，其中該第一記憶胞間距對該第二記憶胞間距的比值是大于約2；以及復(fù)數(shù)個金屬層間介電層覆蓋在該基板上，該些金屬層間介電層中的至少一層的介電常數(shù)少于約3，且該些金屬層間介電層含有金屬導(dǎo)線于其中。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于其更包括一深N井區(qū)，其中該深N井區(qū)圍繞該SRAM元件。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于其中在介于該基板和該金屬層間介電層之間更包括實質(zhì)上無硼的一層間介電層。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于其中更包括一深N井區(qū)，其中該深N井區(qū)圍繞著該SRAM元件，在介于該基板和該金屬層間介電層之間更包括一實質(zhì)上無硼的層間介電層。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于其中所述的SRAM記憶胞更包括一第一反相器和一第二反相器，該第一反相器和該第二反相器各包括一輸入端和一輸出端，其中該第一反相器的輸出端電性耦接到該第二反相器的該輸入端，其中該第二反相器的該輸出端電性耦接到該第一反相器的該輸入端；一下拉晶體管，為該些N-型金屬氧化物半晶體管之一；以及一拉升晶體管，為該些P-型金屬氧化物半晶體管之一，其中該拉升晶體管的通道寬度對該下拉晶體管的通道寬度的比是大于約0.8。
6.一種半導(dǎo)體元件，其特征在于其包括一基板；一SRAM元件于該基板中；一SRAM記憶胞于該SRAM元件中，其中該SRAM記憶胞包括一記憶胞區(qū)域，其包括一N井區(qū)和一P井區(qū)，其中該P(yáng)井區(qū)占據(jù)少于約65％的該記憶胞區(qū)域；復(fù)數(shù)個n-型金屬氧化物半晶體管于該P(yáng)井區(qū)中，該n-型金屬氧化物半晶體管的主動區(qū)的總面積少于約25％的該記憶胞區(qū)域；復(fù)數(shù)個p-型金屬氧化物半晶體管于該N井區(qū)中；及復(fù)數(shù)個金屬層間介電層覆蓋在該基板上，該些金屬層間介電層中至少一層的介電常數(shù)少于約3，且該些金屬層間介電層含有金屬導(dǎo)線于其中。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體元件，其特征在于其中所述的SRAM記憶胞更包括一第一反相器和一第二反相器，該第一反相器和該第二反相器各包括一輸入端和一輸出端，其中該第一反相器的該輸出端電性耦接到該第二反相器的該輸入端，其中該第二反相器的該輸出端電性耦接到該第一反相器的該輸入端；一下拉晶體管，為該些N-型金屬氧化物半晶體管之一；以及一拉升晶體管，為該些P-型金屬氧化物半晶體管之一，其中該拉升晶體管的通道寬度對該下拉晶體管的通道寬度的比是大于約0.8。
8.一種半導(dǎo)體元件，其特征在于其包括一基板；一SRAM元件于該基板中；八晶體管(8T)雙埠的一SRAM記憶胞在該SRAM元件中，其中該SRAM記憶胞包括一記憶胞區(qū)域，其包括沿著該記憶胞區(qū)域較長軸排列的一第一記憶胞間距；以及沿著該記憶胞區(qū)域較短軸排列的一第二記憶胞間距，其中該第一記憶胞間距對該第二記憶胞間距的比值是大于約3；以及復(fù)數(shù)個覆蓋在該基板上的金屬層間介電層，該些金屬層間介電層中的至少一層的介電常數(shù)少于約3，且該些金屬層間介電層含有金屬導(dǎo)線于其中。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體元件，其特征在于其中所述的SRAM記憶胞更包括一第一通閘元件、一第二通閘元件、一第三通閘元件、和一第四通閘元件；一第一埠和一第二埠，該第一埠和該第二埠分別包括一位元線和一互補(bǔ)位元線，其中該第一埠的位元線電性連接到該第一通閘元件，其中該第一埠的互補(bǔ)位元線電性連接到該第二通閘元件，其中該第二埠的位元線電性連接到該第一通閘元件，及其中該第二埠的互補(bǔ)位元線是電性連接到該第二通閘元件；以及一Vss導(dǎo)線和一Vcc導(dǎo)線，其中該Vss導(dǎo)線屏蔽了各位元線分別與該第一埠和該第二埠中的互補(bǔ)位元線之間的耦接，以及該第一埠中的該位元線和該第二埠中的該位元線被該Vcc導(dǎo)線所屏蔽。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體元件，其特征在于其中所述的SRAM記憶胞更包括一第一通閘元件、一第二通閘元件、一第三通閘元件、和一第四通閘元件；一讀取部，其包括一讀取部位元線；一第一讀取晶體管；一第二讀取晶體管，其中該第一讀取晶體管和該第二讀取晶體管形成串聯(lián)晶體管；以及一讀取部字元線，其中該第一讀取晶體管的閘極電性連接到該讀取部字元線；一寫入部，其包括一第一反相器，其中該第二讀取晶體管的一閘極電性連接到該第一反相器的一輸入端閘極；一寫入部位元線；以及一寫入部互補(bǔ)位元線；以及一Vss導(dǎo)線和一Vcc導(dǎo)線，其中藉由該Vcc導(dǎo)線來屏蔽該寫入部位元線與該寫入部互補(bǔ)位元線之間的耦接，以及藉由該Vss導(dǎo)線來屏蔽該讀取部位元線和該寫入部位元線之間的耦接。
全文摘要
一種靜態(tài)隨機(jī)存取記憶體的記憶胞的結(jié)構(gòu)，SRAM元件，其包括位于基板的深N井區(qū)中的SRAM記憶胞。SRAM記憶胞中的P井區(qū)占據(jù)少于約65％的SRAM記憶胞的面積。SRAM記憶胞區(qū)域的較長邊對SRAM記憶胞較短邊的比大于約1.8。SRAM記憶胞中的多個NMOS晶體管的主動區(qū)總面積占據(jù)少于約25％的SRAM記憶胞面積。SRAM記憶胞中的拉升晶體管通道寬度對SRAM記憶胞中的下拉晶體管通道寬度的比是大于約0.8。SRAM記憶胞進(jìn)一步包括無硼的層間介電層、介電常數(shù)少于約3的金屬層間介電層和厚度少于約20微米的聚亞酰胺層。本發(fā)明提供的記憶胞結(jié)構(gòu)的系統(tǒng)減少、解決或避免發(fā)生在SRAM元件或其他記憶體元件中的軟錯誤造成儲存的數(shù)據(jù)受到毀損。
文檔編號H01L27/11GK1753102SQ20051009339
公開日2006年3月29日 申請日期2005年8月23日 優(yōu)先權(quán)日2004年8月23日
發(fā)明者廖忠志 申請人:臺灣積體電路制造股份有限公司