專利名稱：元件接面結構的制作方法
技術領域：
本發(fā)明涉及一種集成電路與半導體元件的裝置，且特別涉及一種制造具有納米尺寸的半導體元件的改良式工藝與其元件接面結構。
背景技術：
尺寸縮小的集成電路(integrated circuit，IC)芯片設計已被采用以增加集成電路中的元件密度，因而能增加效能與降低IC成本。近代IC的內存芯片，例如動態(tài)隨機存儲器(dynamic random access memory，DRAM)、靜態(tài)隨機存儲器(static random access memory，SRAM)與只讀存儲器(readonly memory，ROM)等芯片具有較高的密度與低成本。主要通過等比例縮小尺寸增加芯片密度，同時能增進效能。亦即是通過形成較小結構的元件與減少元件間的間隔或元件所組成的結構間的間隔來增加芯片密度。
一般而言，互補型金屬氧化物半導體晶體管(complementary metaloxide semiconductor，CMOS)已成為集成電路中可減少功率損耗并提高效能的較佳選擇。縮減CMOS晶體管尺寸已成為驅使微處理器功效增進的主要因素。商業(yè)上可用的半導體元件，例如金屬氧化物半導體場效應晶體管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)，已將源極到漏極的通道長度縮短至低于40nm。
圖1顯示出部分已有技術中形成于基板110上的晶體管100。形成于基板110上的晶體管元件100包含主動區(qū)域105(例如P阱或N阱)與隔離用的場氧化層107。柵極120結構包含于柵極介電層區(qū)114上的硅化金屬層122與覆蓋層124。某些柵極結構中可能也會包含多晶硅層(圖中未示)。較厚的間隙壁126用以隔離，且使大量植入的摻質不直接接觸柵極120。隨后，于基板110表面植入高濃度摻質，使得源極與漏極(分別是130與140)能自對準于對應且鄰近柵極結構120處形成。
當縮短通道125的長度時，通道區(qū)域的電場則會增加，因而導致較高的基板電流，同時增加熱載流子問題。其中上述熱載流子問題主要是因電子陷于柵極介電層區(qū)域的趨勢所造成。一種用來解決部分問題與增加元件的可靠性或操作效能的已知方法，是在通道125區(qū)域與每個源極130與漏極140區(qū)域之間再增加一組輕摻雜漏極(lightly doped drain，LDD)區(qū)150與152。LDD區(qū)150與152則是用以使熱載流子效應減到最低，因為在漏極140與通道125之間較少的摻雜程度會使鄰近漏極140處的通道125中的電場強度降低。請參照圖1，于柵極120與間隙壁26的邊緣下方的LDD區(qū)150與152以及深源極/漏極(source/drain，S/D)130與140，其具有不平滑的接面輪廓170。LDD區(qū)150與152的長度通常是由較厚的間隙壁126的寬度所決定。
不平滑的接面輪廓170以雙層深度區(qū)域而形成，其中源極/漏極130與140與LDD區(qū)150分別包含高雜質濃度與低雜質濃度。LDD區(qū)150與152的主要目的在于抵消漏極140附近高濃度的電場。
納米元件的時代中，晶體管柵極的寬度是持續(xù)在縮短。對于更小的空間需求與較短的通道長度一般而言是需要薄的間隙壁與淺的源極/漏極接面深度。然而，使用傳統的微縮技術以得到更小元件是很困難的，因為這會增加短通道效應且降低元件的操作效能。當間隙壁126的厚度低于250埃與通道長度短于40nm時，形成LDD區(qū)150與152則成為一項困難技術。
因此，需要一種改良的工藝與接面結構元件，用以制造納米半導體元件，同時能減小短通道效用。并且，需要制造一種具有縮小的尺寸、增進操作效能、降低成本以及更多可靠性的改良式半導體元件。此外，也需要一種具有較佳的熱載流子生命周期與較高接面擊穿電壓的改良元件。
發(fā)明內容
因此本發(fā)明的目的就是提供一種改良式工藝與元件接面結構，用以制造納米半導體元件，進而減少短通道效應。根據本發(fā)明的一較佳實施例，半導體元件包含具有多個柵極層的柵極結構，且柵極層位于柵極介電層之上。成對的薄間隙壁形成于相對應的柵極結構的側壁上。每個薄間隙壁最多25nm寬。柵極結構的長度最多40nm。源極與漏極區(qū)自對準，并位于鄰近每個薄間隙壁之下與相對應柵極結構的邊緣處。源極與漏極區(qū)包含選擇性類型的雜質濃度，以于每個薄間隙壁與相對應的柵極結構之下形成平滑的接面輪廓。
依照本發(fā)明一較佳實施例，一種形成于基板上的第一與第二元件結構包含具有第一柵極結構的第一元件。其中上述第一元件包含多個位于第一柵極介電層上的第一柵極層。多個第一薄間隙壁形成于相對應的第一柵極結構的側壁上。第一元件中的第一源極與第一漏極區(qū)是自對準，且位于鄰近每個第一薄間隙壁與相對應的第一柵極結構邊緣之下。第二元件包含第二柵極結構。其中，第二柵極結構包含多個位于第二柵極介電層上的第二柵極層。多個第二厚間隙壁形成于相對應的第二柵極結構的側壁上。每個第一薄間隙壁與每個第二厚間隙壁的不同處在于，可選擇性地超出預定的寬度。第二源極與第二漏極區(qū)是自對準，且位于鄰近每個第二厚間隙壁與相對應的第二柵極結構邊緣之下。
其它與本發(fā)明的目的與優(yōu)點相同的形式，皆能通過閱讀以下詳細的描述與附圖更加清楚明了。
為讓本發(fā)明的上述和其它目的、特征、優(yōu)點與實施例能更明顯易懂，附圖的詳細說明如下圖1為已有技術中形成于基板110上的晶體管100的示意圖。
圖2為依照本發(fā)明一較佳實施例的一種具有改良式元件接面結構的半導體元件200的示意圖。
圖3A表示根據本發(fā)明的一較佳實施例的第一元件310與第二元件320，其中于基板上形成的第一元件310與第二元件320分別具改良式元件接面結構。
圖3B表示根據本發(fā)明的一較佳實施例的第一元件310與第二元件320，其中形成于半導體晶片上的第一元件310與第二元件320分別具有一改良元件接面結構。
圖4A為根據本發(fā)明的一較佳實施例的形成CMOS元件的方法流程圖。
圖4B為根據本發(fā)明的一較佳實施例的步驟440中的額外詳細流程圖。主要元件標記說明100晶體管105主動區(qū)域107場氧化層 110基板114柵極介電層區(qū) 120柵極結構122硅化金屬層124覆蓋層125通道 126間隙壁130源極 140漏極150、152LDD區(qū)170不平滑的接面輪廓200元件 205主動區(qū)域207場氧化層 210基板214柵極介電層區(qū) 220柵極結構222硅化金屬層224覆蓋層225通道 226薄間隙壁230源極 240漏極270平滑的接面輪廓232、234深度300元件 301基板305、306主動區(qū)域 307、308場氧化層310第一元件 312第一柵極結構
314第一柵極層316第一柵極介電層326薄間隙壁 330、350源極333第一平滑接面輪廓 340、360漏極320第二元件 363第二平滑接面輪廓382第二柵極結構 366厚間隙壁384第二柵極層386第二柵極介電層410～460步驟 4402～4408步驟具體實施方式
以下將以附圖及詳細說明闡述本發(fā)明的精神，如所屬技術領域的技術人員在了解本發(fā)明的較佳實施例后，當可由本發(fā)明所揭示的技術，加以改變及修飾，其并不脫離本發(fā)明的精神與范圍。然而，應了解的是，附圖與詳細的說明并非用以限定本發(fā)明，相反地，任何所屬技術領域的技術人員，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與潤飾，因此本發(fā)明的保護范圍當視權利要求所界定者為準。
在不同附圖中，多于一個附圖出現的元件是以相似的編排方式編號。本發(fā)明描述一種改良式工藝與元件接面結構，用以制造納米半導體元件。根據本發(fā)明的一較佳實施例，半導體元件包含具有多個柵極層的柵極結構。其中上述柵極層位于柵極介電層之上。成對的薄間隙壁形成于相對應的柵極結構的側壁上。每個薄間隙壁最多為25nm寬。柵極結構的長度最多為40nm。元件中的源極與漏極區(qū)會自對準，并位于鄰近每個薄間隙壁與相對應的柵極結構邊緣之下。源極與漏極區(qū)包含選擇性種類的雜質濃度，以于每個薄間隙壁與相對應的柵極結構之下形成平滑的接面輪廓。
請參照圖2，其為依照本發(fā)明一較佳實施例的一種具有改良式元件接面結構的半導體元件200的示意圖。在一較佳實施例中，元件200是一個CMOS元件。在一較佳實施例中，改良式元件結構包含一個具有較薄柵極介電層的核心元件。形成于基板210上的元件200包含主動區(qū)域205(例如p阱或n阱)，以及隔離用的場氧化區(qū)域207。柵極結構220包含位于柵極介電層區(qū)214上的硅化金屬層222與覆蓋層224。在一較佳實施例中，柵極介電層214具有小于16埃的厚度。某些柵極結構中可能也會包含多晶硅層(圖中未示)。在本較佳實施例中，柵極結構220的長度小于40nm，且柵極結構220的厚度小于1000埃。成對的薄間隙壁226用以作電性隔離，并使植入的重摻雜不直接與柵極結構220的接觸。
接著，源極與漏極區(qū)(分別為230與240)會自對準地形成于鄰近柵極結構220處，且以LDD或S/D工藝而形成。亦即是，用下列步驟所形成步驟A植入高濃度雜質于基板210的表面至深度232之間。
步驟B植入低濃度雜質于基板210的表面到深度234，其中深度234較深度232深一個預定的深度。在一較佳實施例中，深度234小于35nm。
在一較佳實施例中，用以制造元件200的S/D接面植入工藝使用多個工序，來改善短通道效應與接面漏電的問題。為了減緩短通道效應(例如電擊穿)，則如步驟A所述植入淺接面輪廓的高濃度雜質。為了減低接面漏電與柵極重疊(overlay)的問題，則使用如步驟B所述具較深的接面輪廓的低濃度雜質。因此，元件200表示出更大的熱載流子生命周期與較高的接面擊穿電壓。
在一較佳實施例中，元件200較佳以在無LDD工藝下制造，因而能簡化納米元件的制造程序。與傳統技術上需四個光刻步驟(NMOS S/D、PMOS S/D、NMOS LDD與PMOS LDD)相比，元件200的新S/D接面結構需要兩個光刻步驟，即NMOS S/D與PMOS S/D。
上述較佳實施例中，源極/漏極(S/D)區(qū)230與240具有平滑的接面輪廓270，且接面輪廓270位于柵極結構220邊緣與薄間隙壁226之下，如圖所示。在一較佳實施例中，薄間隙壁226的寬度小于25nm。與輪廓170相比，輪廓270是平滑的，因為輪廓270沒有包含任何具有高雜質濃度與低雜質濃度的雙層深度區(qū)域。
在一較佳實施例中，在多個薄間隙壁226中每個薄間隙壁以氮氧化硅(SiON)、氮化硅(Si3N4)、低壓四乙基硅酸鹽(low pressure tetra-ethoxysilane，LPTEOS)、高溫氧化物(hihg temperature oxide，HTO)、熱爐管式氧化物、含鉿氧化物、含鉭氧化物、含鋁氧化物、介電常數高于5的高介電常數的介電材質、含氧介電材質、含氮介電材質等材質或是上述組合物所形成。
請參照圖3A，其為根據本發(fā)明的一較佳實施例的第一元件310與第二元件320，其中于基板上形成的第一元件310與第二元件320分別具改良式元件接面結構。在一較佳實施例中，第一元件310與第二元件320為形成于單芯片上的CMOS元件。在一較佳實施例中，第一元件310為具有較薄柵極介電層316(小于16埃)的核心元件。在一較佳實施例中，第二元件320為具有較厚柵極介電層386(大于20埃)的輸入/輸出元件。在一較佳實施例中，第一元件310的操作電壓小于1.5伏特，且第二元件320的操作電壓至少1.5伏特。
形成于基板301上的元件310與320皆包含一個相對應的主動區(qū)域305與306(例如p阱或n阱)，以及隔離用的場氧化區(qū)域307與308。形成于基板301上的第一與第二元件310與320的改良式元件接面結構，包含具第一柵極結構312的第一元件310。其中上述柵極結構包含形成于第一柵極介電層316上的多個第一柵極層314。在一較佳實施例中，第一柵極介電層316的厚度小于16埃。某些柵極結構中可能也會包含多晶硅層(圖中未示)。在一較佳實施例中，第一柵極結構312的長度小于40nm。在一較佳實施例中，柵極結構312的厚度小于1000埃。
成對的薄間隙壁326形成于相對應的第一柵極結構312的側壁上。接著，第一源極與第一漏極區(qū)330與340自對準地形成于鄰近且低于第一薄間隙壁與相對應第一柵極結構312的邊緣處。在一較佳實施例中，第一源極與第一漏極區(qū)330與340包含選擇性種類的雜質濃度，以于第一薄間隙壁與相對應的第一柵極結構312邊緣之下形成第一平滑接面輪廓333。
第二元件320包含具多個柵極層384的第二柵極結構382，其中多個柵極層位于第二柵極介電層386之上。在一較佳實施例中，第二柵極介電層386的厚度大于20埃。某些柵極結構中可能也會包含多晶硅層(圖中未示)。在一較佳實施例中，第二柵極結構382的長度大于100nm。
成對的第二厚間隙壁366形成于相對應的第二柵極結構382的側壁上。在一較佳實施例中，第一薄間隙壁與第二厚間隙壁之間的差別在于，可選擇性地超出預定的寬度。在一較佳實施例中，預定的寬度至少為100埃。隨后，第二源極與第二漏極區(qū)350與360自對準地形成于鄰近第二厚間隙壁與相對應第二柵極結構382邊緣之下。在一較佳實施例中，第二源極與第二漏極區(qū)350與360包含選擇性種類的雜質濃度，以于第二厚間隙壁與相對應第二柵極結構382邊緣處之下形成第二平滑接面輪廓363。
請參照圖3B，其為根據本發(fā)明的一較佳實施例的第一元件310與第二元件320，其中形成于半導體晶片上的第一元件310與第二元件320分別具有一改良元件接面結構。在一較佳實施例中，第一元件310為核心元件(邏輯位置)，且第二元件320為SRAM。上述較佳實施例中，元件的設置實質上是相似于圖3A，除了第一元件310包含成對的厚間隙壁366與第二元件包含成對的薄間隙壁326。SRAM包含CMOS反相器(未表示)與過柵極元件(pass gate device)(未表示)。CMOS反相器包含推降(NMOS)元件與拉升(PMOS)元件。在本較佳實施例中，成對的第二厚間隙壁366形成于第一柵極結構312的側壁上，且成對的第一薄間隙壁326形成于第二柵極結構382的側壁上。在本較佳實施例中，每個第一薄間隙壁的厚度皆小于25nm，且間隙壁的寬度不同，此表示預定的寬度至少為50埃。
請參照圖4A，為根據本發(fā)明的一較佳實施例的形成CMOS元件的方法流程圖。其中上述CMOS形成于具改良式元件接面結構的半導體晶片之上。步驟410中，例如P阱或N阱的主動區(qū)域形成于基板上。步驟420中，形成具各種柵極層與MOSFET內連線的柵極結構。步驟430中，形成間隙壁結構于柵極結構的側壁上。步驟440，形成具有平滑輪廓接面的核心CMOS S/D區(qū)域。步驟450，將CMOS元件進行回火工藝。步驟460，形成硅化金屬層以覆蓋CMOS元件。
請參照圖4B，其為根據本發(fā)明的一較佳實施例的步驟440中的額外詳細流程圖。步驟440包含次步驟4402、4404、4406與4408。步驟4402包含NMOS光刻步驟。步驟4404包含NMOS元件植入步驟。更特別的是，植入NMOS元件的步驟4404包含(a)高濃度(大于1E15/cm2)，但是以低能量(小于5Kev)植入，(b)低濃度(小于5E14/cm2)，但是高能(介于30至120Kev)，與(c)反摻質植入步驟。高濃度與低濃度的摻質種類包含砷、磷31(P31)、銻或其組合物。反摻質植入步驟包含雜質硼11(B11)、氟化硼(BF2)、銦或其組合物；摻質濃度為1E13/cm2到3E14/cm2之間；以及植入能量B11(500ev到5Kev)、BF2(5Kev到40Kev)、銦(30Kev到120Kev)。步驟4406包含PMOS光刻步驟，相似于上述步驟4402，且步驟4408包含PMOS元件植入步驟，相似于上述步驟4404。
圖4A與4B的各種步驟皆可以增加、省略、合并、改變或在不同順序下操作。
雖然本發(fā)明已以一較佳實施例披露如上，然其并非用以限定本發(fā)明，任何所屬技術領域的技術人員，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與改進，因此本發(fā)明的保護范圍當視權利要求所界定者為準。
權利要求
1.一種半導體元件，其特征是包含柵極結構，該柵極結構具有多個柵極層，其中這些柵極層成層于柵極介電層之上；多個薄間隙壁，其中每一上述這些薄間隙壁形成于相對應的該柵極結構的側壁上，且每一上述這些薄間隙壁最多為25nm寬；以及多個源極與漏極區(qū)，其中每一上述這些源極與漏極區(qū)自對準，且位于鄰近每一上述這些薄間隙壁與相對應的該柵極結構的邊緣處之下，其中上述這些源極與漏極區(qū)包含選擇性種類的雜質濃度，以于每一上述這些薄間隙壁與該相對應的該柵極結構的邊緣之下形成平滑接面輪廓。
2.根據權利要求1所述的元件，其特征是該柵極結構的長度最多為40納米。
3.根據權利要求1所述的元件，其特征是每一薄間隙壁包含上述這些薄間隙壁，其由氮氧化硅(SiON)、氮化硅(Si3N4)、低壓四乙基硅酸鹽(LPTEOS)、高溫氧化物(HTO)、熱爐管式氧化物、含鉿氧化物、含鉭氧化物、含鋁氧化物、介電常數高于5的高介電常數介電材質、含氧介電材質、含氮介電材質等材質或是上述組合物所形成。
4.根據權利要求1所述的元件，其特征是上述這些薄間隙壁以沉積薄層的介電材質與非等向地沿著相對應該柵極的該側壁蝕刻該介電材質而形成。
5.一種元件結構，形成于基板上的第一與第二元件，其特征是該元件結構包含第一元件，包含第一柵極結構，該第一柵極結構具有多個第一柵極層，上述這些第一柵極層成層地形成于第一柵極介電層之上；多個第一薄間隙壁，其中每一上述這些第一薄間隙壁形成于相對應的該第一柵極結構的側壁上；以及第一源極與第一漏極區(qū)，其中每一該第一源極與該第一漏極區(qū)自對準，并位于鄰近每一上述這些第一薄間隙壁與相對應的該第一柵極結構的邊緣處之下；以及第二元件，包含第二柵極結構，該第二柵極結構具有多個第二柵極層，上述這些第二柵極層成層地形成于第二柵極介電層之上；多個第二厚間隙壁，其中每一上述這些第二厚間隙壁形成于相對應的該第二柵極結構的側壁上，其中每一上述這些第一薄間隙壁與每一上述這些第二厚間隙壁的不同處在于，可選擇性的超出預定寬度；以及第二源極與第二漏極區(qū)，其中每一該第二源極與該第二漏極區(qū)自對準，并位于鄰近每一上述這些第二厚間隙壁與相對應的該第二柵極結構的邊緣處之下。
6.根據權利要求5所述的元件，其特征是該第一元件的第一操作電壓小于1.5伏特，且該第二元件的第二操作電壓不小于1.5伏特。
7.根據權利要求5所述的元件，其特征是該第一元件為核心元件，且該第二元件為輸入/輸出元件。
8.一種元件結構，形成于基板上的第一與第二元件，其特征是該元件結構包含第一元件，包含第一柵極結構，該第一柵極結構具有多個第一柵極層，上述這些第一柵極層成層于第一柵極介電層之上；多個第一厚間隙壁，其中每一上述這些第一厚間隙壁形成于相對應的該第一柵極結構的側壁上；以及第一源極與第一漏極區(qū)，其中每一該第一源極與該第一漏極自對準，并位于鄰近每一上述這些第一厚間隙壁與相對應的該第一柵極結構的邊緣處之下；以及第二元件，包含第二柵極結構，該第二柵極結構具有多個第二柵極層，上述這些第二柵極層成層于第二柵極介電層之上；多個第二薄間隙壁，其中每一上述這些第二薄間隙壁形成于相對應的該第二柵極結構的側壁上，其中每一上述這些第一厚間隙壁與每一上述這些第二薄間隙壁的不同處在于，可選擇性的超出預定寬度；以及第二元件與第二漏極區(qū)，其中每一該第二源極與該第二漏極區(qū)自對準，并位于鄰近每一上述這些第二薄間隙壁與相對應的該第二柵極結構的邊緣處之下。
9.根據權利要求8所述的元件，其特征是該第一元件為邏輯性的元件，且該第二元件為靜態(tài)隨機存儲器元件。
10.一種形成互補式金屬氧化物半導體元件的方法，其特征是形成于于具有改良式元件接面結構的半導體晶片上，該方法包含形成主動區(qū)域，該主動區(qū)域位于該晶片中的基板上；形成柵極結構，該柵極結構具有多個柵極層，其中上述這些柵極層成層地形成于柵極介電層之上；形成多個薄間隙壁，其中每一上述這些薄間隙壁形成于相對應該柵極結構的側壁上，每一上述這些薄間隙壁最多為25納米寬；形成多個源極與漏極區(qū)，其中每一該源極與該漏極區(qū)自對準，并位于鄰近每一上述這些薄間隙壁與相對應的該第二柵極結構的邊緣處之下，且上述這些源極與漏極區(qū)包含選擇性種類的雜質濃度，其于每一上述這些薄間隙壁與該相對應該柵極結構的邊緣處下形成平滑接面輪廓；回火該元件；以及形成硅化金屬物，用以覆蓋該元件。
全文摘要
一種半導體元件，包含具有多個柵極層的柵極結構，其中上述柵極層成層于柵極介電層之上。成對的薄間隙壁形成于相對應的柵極結構的側壁上。每一薄間隙壁最多為25納米寬。柵極結構的長度最多為40納米。元件中的源極與漏極區(qū)域自對準，并位于鄰近每一薄間隙壁與相對應的柵極結構邊緣處之下。源極與漏極區(qū)包含選擇性種類的雜質濃度，用以于每一薄間隙壁與該相對應柵極結構的邊緣處下形成平滑接面輪廓。
文檔編號H01L21/70GK1763949SQ20051009093
公開日2006年4月26日 申請日期2005年8月22日 優(yōu)先權日2004年10月22日
發(fā)明者廖忠志 申請人:臺灣積體電路制造股份有限公司