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制作半導體元件的方法和選擇性蝕刻氮化硅層的方法

文檔序號:6852761閱讀:325來源:國知局
專利名稱:制作半導體元件的方法和選擇性蝕刻氮化硅層的方法
技術領域
本發(fā)明涉及半導體工藝技術,特別是涉及在等離子體干蝕刻過程中使用溴化氫(HBr)及氯氣(Cl2)作為氣體等離子體源(plasma source gas),而能夠提高氮化硅對氧化硅的蝕刻選擇比的干蝕刻工藝及其應用。根據(jù)本發(fā)明的優(yōu)選實施例,等離子體干蝕刻過程中使用溴化氫及氯氣作為氣體等離子體源,可使氮化硅對氧化硅的蝕刻選擇比大于200以上。
背景技術
如該行業(yè)者所知,半導體集成電路元件的制造通常需要歷經(jīng)許多道繁復的工藝步驟,例如光刻、等離子體干蝕刻、濕蝕刻、清洗、離子注入以及熱處理工藝等等,才能在半導體基底中以及半導體基底上建構出多層精密的集成電路回路,而特別在某些應用中,介電層的蝕刻工藝的控制已扮演越來越為關鍵的角色,例如在蝕刻柵極氮化硅側壁子時,如何提高氮化硅膜對薄氧化硅膜的蝕刻選擇比,已經(jīng)成為目前業(yè)界研究的重點。
請參閱圖1及圖2,其繪示的是現(xiàn)有技藝在柵極側壁上形成氮化硅側壁子的剖面示意圖。如圖1所示,先在半導體基底10表面上形成柵極結構12,且在柵極結構12與半導體基底10之間為柵極氧化層14。接著,利用化學氣相沉積(chemical vapor deposition,CVD)方法在柵極結構12的頂部以及垂直側壁上依序沉積氧化硅膜16以及氮化硅膜18,其中氧化硅膜16的厚度約為80-200埃左右,其主要是作為襯墊層(liner),用以減少氮化硅膜18對半導體基底10的應力(stress)作用。
如圖2所示,接下來將已沉積氮化硅膜18的半導體基底10放置在蝕刻機器的密閉反應艙中,并在維持特定壓力,例如300-400mTorr的反應艙中通入氣體等離子體源,通常為氟烷氣體,例如四氟甲烷、三氟甲烷等等,以及氧氣,然后再將蝕刻機器的射頻(RF)產(chǎn)生器電源開啟以點燃等離子體,進行氮化硅膜18的干蝕刻,形成氮化硅側壁子20。
上述形成柵極側壁子的方法中,所使用的蝕刻氣體,主要為氟烷氣體,例如四氟甲烷、三氟甲烷等等,以及氧氣,其對氮化硅膜18與對氧化硅膜16的蝕刻速率比,也就是蝕刻選擇比偏低,其值通常小于二十,因此在對氮化硅膜18以各向異性蝕刻形成氮化硅側壁子20時,也會向下蝕穿氧化硅膜16,并且會蝕刻到半導體基底10(虛線表示原來的半導體基底10表面)。
由此可知,現(xiàn)有技藝形成柵極側壁子的方法使用氟烷氣體,例如四氟甲烷、三氟甲烷等等,以及氧氣為主要的蝕刻氣體,其氮化硅對氧化硅的蝕刻選擇比不足,造成現(xiàn)有等離子體干蝕刻工藝不易控制的缺點。

發(fā)明內(nèi)容
本發(fā)明的主要目的在提供一種改良的半導體工藝技術,特別是有關于在等離子體干蝕刻過程中使用溴化氫及氯氣作為氣體等離子體源,而能夠提高氮化硅對氧化硅的蝕刻選擇比的干蝕刻工藝及其應用。
根據(jù)本發(fā)明的優(yōu)選實施例,本發(fā)明提供一種制作半導體元件的方法,包括于一半導體基底上形成柵極,且該柵極與該半導體基底之間為一柵極氧化層;于該柵極上以及該半導體基底上沉積氧化硅襯墊層;于該氧化硅襯墊層上沉積氮化硅層;以及利用溴化氫/氯氣等離子體,各向異性干蝕刻該氮化硅層,直到暴露出該氧化硅襯墊層,以于該柵極的側壁上形成側壁子。
根據(jù)本發(fā)明的另一優(yōu)選實施例,本發(fā)明提供一種選擇性蝕刻氮化硅層的方法,包括提供一半導體基底,其上形成有氧化硅底層;于該氧化硅底層上形成氮化硅層;于該氮化硅層上形成一光致抗蝕劑層,該光致抗蝕劑層具有一開口,暴露出部分的該氮化硅層;以及進行一溴化氫/氯氣等離子體干蝕刻工藝,利用該光致抗蝕劑層作為蝕刻屏蔽,經(jīng)由該開口各向異性蝕刻該氮化硅層,直到該氧化硅底層被暴露出來。
為了進一步了解本發(fā)明的特征及技術內(nèi)容,請參閱以下有關本發(fā)明的詳細說明與附圖。然而附圖僅供參考與輔助說明用,并非用來對本發(fā)明加以限制。


圖1及圖2繪示的是現(xiàn)有技藝在柵極側壁上形成氮化硅側壁子的剖面示意圖。
圖3及圖4繪示的是本發(fā)明第一優(yōu)選實施例使用溴化氫及氯氣作為氣體等離子體源在柵極側壁上形成氮化硅側壁子的剖面示意圖。
圖5及圖6繪示的是本發(fā)明第二優(yōu)選實施例使用溴化氫及氯氣作為氣體等離子體源在柵極側壁上形成ONO側壁子的剖面示意圖。
圖7至圖10說明本發(fā)明氮化硅對氧化硅的高蝕刻選擇比的干蝕刻工藝在前段的接觸洞工藝上的應用。
圖11至圖15說明本發(fā)明氮化硅對氧化硅的高蝕刻選擇比的干蝕刻工藝在后段的雙鑲嵌金屬內(nèi)連線工藝上的應用。
簡單符號說明10 半導體基底12 柵極結構14 柵極氧化層16 氧化硅膜18 氮化硅膜 20 氮化硅側壁子24 氧化硅膜 30 ONO側壁子100 半導體基底102 P型井104 N型井 106 淺溝絕緣區(qū)域112 NMOS晶體管114 NMOS晶體管116 PMOS晶體管122 接觸洞蝕刻停止層124 USG介電層 126 PSG介電層128 硬屏蔽層 130 光致抗蝕劑層132 開口 134 開口136 接觸洞200 半導體底層202 下層金屬導線 204 氮化硅蓋層206 低介電常數(shù)介電層 208 氮化硅硬屏蔽層210 光致抗蝕劑層 212 開口224 開口 232 介電層252 凹陷區(qū)域340 光致抗蝕劑層 342 開口362 介層洞364 上層導線溝槽具體實施方式
本發(fā)明涉及一種改良的半導體工藝技術,特別是有關于在等離子體干蝕刻過程中使用溴化氫及氯氣作為氣體等離子體源,而能夠提高氮化硅對氧化硅的蝕刻選擇比的干蝕刻工藝及其應用。
以下的優(yōu)選實施例所描述的蝕刻工藝條件主要是在Lam Research公司所生產(chǎn)的型號為2300系列的蝕刻機器中進行者(Lam 2300系列的蝕刻機器可提供上功率(source power)以及下功率(bias power))。但本發(fā)明不應僅被局限于上述型號的蝕刻機器,而是在其它廠牌或同等的蝕刻機器中亦可以實施本發(fā)明。
下文中,將氮化硅對氧化硅的蝕刻選擇比定義為等離子體對氮化硅的蝕刻率與等離子體對氧化硅的蝕刻率的比值。
請參閱圖3及圖4,其繪示的是本發(fā)明第一優(yōu)選實施例使用溴化氫及氯氣作為氣體等離子體源在柵極側壁上形成氮化硅側壁子的剖面示意圖。如圖3所示,先在半導體基底10表面上形成柵極結構12,柵極長度L約為40-100納米(nanometer)左右,且在柵極結構12與半導體基底10之間為約5-30埃厚的柵極氧化層14。
接著,利用化學氣相沉積方法在柵極結構12的頂部以及垂直側壁上依序沉積氧化硅膜16以及氮化硅膜18,其中氧化硅膜16的厚度約為80-200埃左右。
如圖4所示,接下來將已沉積氮化硅膜18的半導體基底10放置在蝕刻機器中,例如Lam Research公司所生產(chǎn)的型號為2300系列或其它相似的蝕刻機器的密閉反應艙中,并在維持特定溫度及壓力下,例如溫度維持在70℃、壓力維持在5-200mTorr的反應艙中通入特定流量的氣體等離子體源,根據(jù)本發(fā)明的氣體等離子體源主要為溴化氫及氯氣氣體,可另外加上氧氣(不一定需要),然后再將蝕刻機器的射頻產(chǎn)生器電源開啟提供上功率以及下功率,以點燃等離子體,進行氮化硅膜18的干蝕刻,形成氮化硅側壁子20。
根據(jù)本發(fā)明的第一優(yōu)選實施例,前述的上功率大于800瓦特(Watt),而下功率則介于100-200瓦特。此外,前述的反應溫度可介于20-150℃,優(yōu)選為50-100℃,最佳為70℃。
附帶一提的是,由于本發(fā)明采用的氣體等離子體源,包括溴化氫及氯氣氣體,與現(xiàn)有技藝中所采用的氟烷氣體特性上完全不同,因此需要采用較高的上功率(大于800瓦特),才能達到所要的蝕刻效果。
此外,現(xiàn)有技藝中采用氟烷氣體的干蝕刻工藝并不需特別提供下功率條件,這是也因為由于本發(fā)明采用溴化氫及氯氣氣體與現(xiàn)有技藝中所采用的氟烷氣體不同所致。
此外,本發(fā)明的蝕刻反應適合在稍較高溫的狀態(tài)下進行,這是因為若反應溫度太低,例如低于20℃,或者在某些環(huán)境中低于30℃,較容易導致通入反應艙中的溴化氫氣體凝結,反而不利于蝕刻反應的進行。
根據(jù)本發(fā)明的第一優(yōu)選實施例,前述通入反應艙中的氣體等離子體源,其中溴化氫氣體的流量介于0-1200sccm(standard cubic centimeter perminute),氯氣的流量介于0-1200sccm,氧氣的流量介于0-1200sccm。其中氧氣的添加主要是幫助提升整體的蝕刻速率,包括對氮化硅膜18的蝕刻速率以及對氧化硅膜16的蝕刻速率都會提升,可視需要而添加。
本發(fā)明的主要優(yōu)點在于以溴化氫及氯氣代替現(xiàn)有的氟烷氣體作為干蝕刻工藝的氣體等離子體源,因此可以明顯提高氮化硅對氧化硅的蝕刻選擇比至200以上,如此,使得在蝕刻完氮化硅膜18后,利用氧化硅膜16抵擋蝕刻,不會蝕穿氧化硅膜16,直接造成半導體基底10表面的損害。
請參閱圖5及圖6,其繪示的是本發(fā)明第二優(yōu)選實施例使用溴化氫及氯氣作為氣體等離子體源在柵極側壁上形成ONO側壁子的剖面示意圖。如圖5所示,同樣先在半導體基底10表面上形成柵極結構12,柵極長度L約為40-100納米左右,且在柵極結構12與半導體基底10之間為約5-30埃厚的柵極氧化層14。
接著,利用化學氣相沉積等方法在柵極結構12的頂部以及垂直側壁上依序沉積氧化硅膜16、氮化硅膜18以及氧化硅膜24,其中氧化硅膜16的厚度約為80-200埃左右,氮化硅膜18的厚度約為100-500埃左右,氧化硅膜24的厚度約為80-500埃左右。
如圖6所示,接下來將半導體基底10放置在蝕刻機器中,例如LamResearch公司所生產(chǎn)的型號為2300系列或其它相似的蝕刻機器的密閉反應艙中,并在維持特定溫度及壓力下,例如溫度維持在70℃左右、壓力維持在5-200mTorr的反應艙中通入特定流量的氣體等離子體源,根據(jù)本發(fā)明的氣體等離子體源主要為溴化氫及氯氣氣體,可另外加上氧氣(不一定需要),然后再將蝕刻機器的射頻產(chǎn)生器電源開啟提供上功率以及下功率,以點燃等離子體,進行氮化硅膜18的干蝕刻,形成ONO側壁子30。
前述的上功率大于800瓦特,而下功率則介于100-200瓦特。前述通入反應艙中的氣體等離子體源,其中溴化氫氣體的流量介于0-1200sccm,氯氣的流量介于0-1200sccm,氧氣的流量介于0-1200sccm。在上述工藝條件下,蝕刻氮化硅時的蝕刻速率大致約為每分鐘40-60埃左右。
此外,本發(fā)明所揭露的特殊干蝕刻配方對于多晶硅以及氧化硅之間同樣亦有高蝕刻選擇比。
而本發(fā)明氮化硅對氧化硅的高蝕刻選擇比的干蝕刻工藝除了特別適合應用在柵極側壁子的工藝之外,亦可以結合應用在其它半導體工藝上,例如前段的接觸洞工藝以及后段的雙鑲嵌金屬內(nèi)連線工藝。
以下,即通過圖7至圖10說明本發(fā)明氮化硅對氧化硅的高蝕刻選擇比的干蝕刻工藝在前段的接觸洞工藝上的應用,并通過圖11至圖15說明本發(fā)明氮化硅對氧化硅的高蝕刻選擇比的干蝕刻工藝在后段的雙鑲嵌金屬內(nèi)連線工藝上的應用。
請參閱圖7至圖10,其繪示的是本發(fā)明氮化硅對氧化硅的高蝕刻選擇比的干蝕刻工藝在前段的接觸洞工藝上的應用。首先,如圖7所示,在半導體基底100內(nèi),例如P型硅基底,已形成有P型井102、N型井104及淺溝絕緣區(qū)域106。在半導體基底100上形成有NMOS晶體管112、NMOS晶體管114及PMOS晶體管116,并分別由淺溝絕緣區(qū)域106區(qū)隔開。
接著,進行化學氣相沉積工藝,在NMOS晶體管112、NMOS晶體管114及PMOS晶體管116上覆蓋接觸洞蝕刻停止層(contact etch stop layer,CESL)122,例如氮化硅層。然后在接觸洞蝕刻停止層122上沉積USG介電層124以及PSG介電層126,然后再于PSG介電層126上沉積硬屏蔽層128,例如多晶硅層或者氮化硅層。接著,在硬屏蔽層128上形成一光致抗蝕劑層130,隨即利用光刻工藝,在光致抗蝕劑層130中形成定義接觸洞位置的開口132。
如圖8所示,接著利用光致抗蝕劑層130作為蝕刻屏蔽,經(jīng)由開口132進行本發(fā)明前述的高蝕刻選擇比的干蝕刻工藝,包括在維持特定溫度及壓力下,例如溫度維持在70℃左右、壓力維持在5-200mTorr的反應艙中通入特定流量的氣體等離子體源,主要為溴化氫及氯氣氣體,可另外加上氧氣(不一定需要),然后將蝕刻機器的射頻產(chǎn)生器電源開啟提供上功率以及下功率,以點燃等離子體,進行硬屏蔽層128的干蝕刻,于硬屏蔽層128中形成開口134。前述的上功率大于800瓦特,而下功率則介于100-200瓦特。前述通入反應艙中的氣體等離子體源,其中溴化氫氣體的流量介于0-1200sccm,氯氣的流量介于0-1200sccm,氧氣的流量介于0-1200sccm。
如圖9所示,接著利用硬屏蔽層128作為蝕刻屏蔽,經(jīng)由開口134蝕刻PSG介電層126、USG介電層124以及接觸洞蝕刻停止層122,暴露出柵極或者漏極/源極,形成接觸洞136。此干蝕刻步驟可以使用現(xiàn)有的氟烷氣體作為干蝕刻工藝的氣體等離子體源。最后,如圖10所示,再將硬屏蔽層128去除。
請參閱圖11至圖15,其繪示的是本發(fā)明氮化硅對氧化硅的高蝕刻選擇比的干蝕刻工藝在后段雙鑲嵌金屬內(nèi)連線工藝上的應用。由于應用氮化硅對氧化硅的高蝕刻選擇比的干蝕刻,因此在進行后段雙鑲嵌金屬內(nèi)連線工藝時,不需要如傳統(tǒng)雙鑲嵌金屬內(nèi)連線工藝使用到金屬硬屏蔽。
首先,如圖11所示,在半導體底層200中,例如介電層,形成有下層金屬導線202,在下層金屬導線202以及半導體底層200上覆蓋有氮化硅蓋層204,在氮化硅蓋層204上沉積有低介電常數(shù)介電層206,在低介電常數(shù)介電層206上沉積有氮化硅硬屏蔽層208。然后在氮化硅硬屏蔽層208上形成光致抗蝕劑層210,接著利用光刻工藝在光致抗蝕劑層210中形成定義出上層金屬導線位置的開口212。
如圖12所示,接著利用光致抗蝕劑層210作為蝕刻屏蔽,經(jīng)由開口212進行本發(fā)明前述的高蝕刻選擇比的干蝕刻工藝,包括在維持特定溫度及壓力下,例如溫度維持在70℃左右、壓力維持在5-200mTorr的反應艙中通入特定流量的氣體等離子體源,主要為溴化氫及氯氣氣體,可另外加上氧氣(不一定需要),然后將蝕刻機器的射頻產(chǎn)生器電源開啟提供上功率以及下功率,以點燃等離子體,進行硬屏蔽層208的干蝕刻,于硬屏蔽層208中形成開口224。前述的上功率大于800瓦特,而下功率則介于100-200瓦特。前述通入反應艙中的氣體等離子體源,其中溴化氫氣體的流量介于0-1200sccm,氯氣的流量介于0-1200sccm,氧氣的流量介于0-1200sccm。
如圖13所示,接著沉積介電層232,填滿先前形成在硬屏蔽層208中的開口224。然后再一次于介電層232上形成光致抗蝕劑層340,隨后利用光刻工藝,在光致抗蝕劑層340中形成定義連結上層金屬導線以及下層金屬導線202的介層洞的位置的開口342。
如圖14所示,接著利用光致抗蝕劑層340作為蝕刻屏蔽,經(jīng)由開口342蝕刻介電層232以及部分厚度的低介電常數(shù)介電層206。然后去除光致抗蝕劑層340以及介電層232,在低介電常數(shù)介電層206中形成凹陷區(qū)域252。
最后,如圖15所示,利用氮化硅硬屏蔽層208最為蝕刻屏蔽,以各向異性干蝕刻方式經(jīng)由開口224以及凹陷區(qū)域252蝕刻低介電常數(shù)介電層206,一次形成介層洞362以及上層導線溝槽364。
以上所述僅為本發(fā)明的優(yōu)選實施例,凡依本發(fā)明權利要求所做的均等變化與修飾,皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種制作半導體元件的方法,包括于一半導體基底上形成一柵極,且該柵極與該半導體基底之間為一柵極氧化層;于該柵極上以及該半導體基底上沉積一氧化硅襯墊層;于該氧化硅襯墊層上沉積一氮化硅層;以及利用溴化氫/氯氣等離子體,各向異性干蝕刻該氮化硅層,直到暴露出該氧化硅襯墊層,以于該柵極的側壁上形成側壁子。
2.如權利要求1所述的制作半導體元件的方法,其中該溴化氫/氯氣等離子體在溫度50-150℃、壓力在5-200mTorr、上功率大于800瓦特,而下功率則介于100-200瓦特的條件下形成。
3.如權利要求1所述的制作半導體元件的方法,其中該溴化氫/氯氣等離子體中的溴化氫氣體的流量介于0-1200sccm,氯氣的流量介于0-1200sccm。
4.如權利要求1所述的制作半導體元件的方法,其中該溴化氫/氯氣等離子體的形成還包括導入氧氣。
5.如權利要求4所述的制作半導體元件的方法,其中該氧氣的流量介于0-1200sccm。
6.一種選擇性蝕刻氮化硅層的方法,包括提供一半導體基底,其上形成有一氧化硅底層;于該氧化硅底層上形成一氮化硅層;于該氮化硅層上形成一光致抗蝕劑層,該光致抗蝕劑層具有一開口,暴露出部分的該氮化硅層;以及進行一溴化氫/氯氣等離子體干蝕刻工藝,利用該光致抗蝕劑層作為蝕刻屏蔽,經(jīng)由該開口各向異性蝕刻該氮化硅層,直到該氧化硅底層被暴露出來。
7.如權利要求6所述的選擇性蝕刻氮化硅層的方法,其中該溴化氫/氯氣等離子體干蝕刻工藝在溫度50-150℃、壓力在5-200mTorr、上功率大于800瓦特,而下功率則介于100-200瓦特的條件下進行。
8.如權利要求6所述的選擇性蝕刻氮化硅層的方法,其中該溴化氫/氯氣等離子體干蝕刻工藝中的溴化氫氣體的流量介于0-1200sccm,氯氣的流量介于0-1200sccm。
9.如權利要求6所述的選擇性蝕刻氮化硅層的方法,其中該溴化氫/氯氣等離子體干蝕刻工藝還包括導入氧氣。
10.如權利要求9所述的選擇性蝕刻氮化硅層的方法,其中該氧氣的流量介于0-1200sccm。
全文摘要
一種制作半導體元件的方法,包括于一半導體基底上形成柵極,且該柵極與該半導體基底之間為一柵極氧化層;于該柵極上以及該半導體基底上沉積氧化硅襯墊層;于該氧化硅襯墊層上沉積氮化硅層;以及利用溴化氫/氯氣等離子體,各向異性干蝕刻該氮化硅層,直到暴露出該氧化硅襯墊層,以于該柵極的側壁上形成側壁子。
文檔編號H01L21/311GK1897229SQ200510083340
公開日2007年1月17日 申請日期2005年7月12日 優(yōu)先權日2005年7月12日
發(fā)明者蔡彰祜 申請人:聯(lián)華電子股份有限公司
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