專利名稱：非易失半導體存儲器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失半導體存儲器件及其制造方法，具體地，涉及對增加閃速(flash)存儲器的存儲容量有用的技術(shù)。
背景技術(shù)：
作為在其中可以電改寫數(shù)據(jù)的非易失半導體存儲器中可以一次擦除在其中的數(shù)據(jù)的存儲器，已知是所謂的閃速存儲器。閃速存儲器具有出色的便攜性和抗沖擊性，并且其中存儲的數(shù)據(jù)可以一次電擦除。因此，近年來，對作為小型便攜的信息處理工具，例如，便攜個人計算機和數(shù)碼照相機，的存儲器件的閃速存儲器的需要迅速地擴大。為了使其市場更大，重要的是使存儲單元的面積更小，由此降低每比特的成本。
日本專利No.2694618描述了具有每個使用三層多晶硅柵的虛接地(imaginary-grounding)型存儲單元的閃速存儲器。在該文獻中的每個存儲單元由在半導體襯底中的阱中形成的半導體區(qū)和三個柵電極組成。三個柵是在阱上形成的浮動柵、在阱和浮動柵上以擴展形成的控制柵以及在控制柵、鄰近的控制柵與浮動柵之間形成的擦除柵。三個柵電極都由多晶硅制成，并且通過絕緣膜彼此隔離。浮動柵和阱也通過絕緣膜彼此隔離。多個存儲單元的控制柵沿行方向彼此連接，從而構(gòu)成字線。沿列方向形成存儲單元的源極和漏極擴散層，并且在彼此靠近的存儲單元之間共用任一個擴散層。由此，存儲單元變成虛接地型。結(jié)果，使其沿列方向的間距減小。每個擦除柵與每個溝道平行排列，并且在字線之間還與字線(控制柵)平行。
當數(shù)據(jù)寫入存儲單元中的選定的一個時，獨立的正電壓施加到字線及其漏極，另外電壓施加到阱上，其源極和擦除柵設(shè)置為0V。這樣，在靠近漏極的溝道區(qū)中產(chǎn)生熱電子，然后，電子注入到浮動柵中，從而選定存儲單元的閾值上升。當擦除數(shù)據(jù)時，正電壓施加到擦除柵上，另外電壓施加到字線上，源極、漏極和阱設(shè)置為0V。這樣，電子從浮動柵釋放到擦除柵，從而閾值下降。
日本未審專利公開No.2002-373948公開了配備具有與模式陣列結(jié)構(gòu)的分裂柵型存儲單元的閃速存儲器。在該文獻中的每個存儲單元中，在襯底中制造溝槽，輔助柵(auxiliary gate)埋置在溝槽中，在溝槽的底表面和側(cè)表面上形成成為數(shù)據(jù)線的擴散層和輔助柵的溝道區(qū)。這樣，使存儲單元沿數(shù)據(jù)線方向的間距減小。
日本未審專利公開No.2001-156275公開了具有每個使用三層多晶硅柵的存儲單元的非易失性半導體存儲器。在該文獻中的每個存儲單元中，沿存儲器的數(shù)據(jù)線方向延伸與浮動柵和控制柵不同的第三柵電極。當在第三柵電極下面的溝道導通時在襯底中形成的反型層用作數(shù)據(jù)線。這使刪除在存儲器陣列中的任何擴散層成為可能。因此，可以減小數(shù)據(jù)線的間距。

發(fā)明內(nèi)容
發(fā)明人已經(jīng)研究過的與模式閃速存儲器由其中的每一個存儲單元由在p型阱上方具有三個柵的場效應晶體管組成的存儲單元組成。構(gòu)成每個存儲單元的三個柵為浮動柵、控制柵和選擇柵。穿過p型阱上方的第一柵絕緣膜(隧道氧化膜)形成選擇柵。浮動柵形成在選擇柵與其鄰近的選擇柵之間，并且通過第一柵絕緣膜與p型阱電絕緣。浮動柵和選擇柵通過在選擇柵側(cè)壁上的絕緣膜彼此絕緣，并且浮動柵和在其上方形成的控制柵通過第二柵絕緣膜絕緣?？刂茤叛匦蟹较蜓由欤詷?gòu)成字線。選擇柵沿垂直于字線的列方向延伸。存儲單元的源極和漏極形成在選擇柵的側(cè)壁中的一個下面的p型阱中，并且沿垂直于字線的列方向延伸，由此構(gòu)成局部位線。
為了在選擇的一個存儲單元中寫入數(shù)據(jù)，15V施加到選定存儲單元的字線上(其它字線的電壓0V)，1.2V施加到其選擇柵(其它選擇柵的電壓0V)。同時，0V施加到其n型半導體區(qū)(源極)，4.5V施加到連接到相同字線并且靠近選定存儲單元的存儲單元的n型半導體區(qū)(漏極)。這樣，從源極流到漏極的電子的一部分(熱電子)通過第一柵絕緣膜(隧道氧化膜)注入到浮動柵中。
為了形成上述存儲單元的浮動柵，首先在其中形成有選擇柵的半導體襯底上淀積多晶硅膜。淀積該多晶硅膜使其具有如此小的厚度，以便不埋蓋在任何兩個鄰近的選擇柵之間的間隙。接著，用與多晶硅膜蝕刻選擇性不同的絕緣膜，例如，防反射膜，在間隙內(nèi)部的多晶硅膜上埋蓋在兩個相鄰的選擇柵之間的間隙。在該狀態(tài)中，蝕刻排列在絕緣膜上方并覆蓋選擇柵頂部的多晶硅膜，從而在兩個相鄰的選擇柵之間保留多晶硅膜。保留的硅膜成為浮動柵。
然而，在進一步縮小存儲單元的情況下，根據(jù)如上所述的浮動柵形成方法，其中任何兩個相鄰的選擇柵之間的間隔變得非常短。因此，難以在其中形成選擇柵的半導體襯底上淀積多晶硅膜，并且隨后用防反射膜在間隙內(nèi)部的多晶硅膜上埋蓋在這些選擇柵中的任何兩個相鄰選擇柵之間的間隙。因此，不可能以很好的產(chǎn)量制造具有所要求形狀的浮動柵。
在其中每個浮動柵形成在任何兩個相鄰的選擇柵之間的閃速存儲器中，用浮動柵與其控制柵之間的靜電容量(Cfg-cg)與浮動柵外圍的總靜電容量(Ctot)的比表示的耦合率(Cfg-cg/Ctot)隨著在該存儲器中的存儲單元縮小到更小的尺寸而變得更低。結(jié)果，存儲單元不容易以高速工作。
本發(fā)明的目的是通過促進存儲單元縮小，提供用于使非易失半導體存儲器件的存儲容量增大的技術(shù)。
通過本說明書以及附圖的描述，將使本發(fā)明的上述目的、其它目的以及其新的特征更加明顯。
本發(fā)明的典型方面簡要地描述如下本發(fā)明的非易失半導體存儲器件包括每個存儲單元包括場效應晶體管的多個存儲單元，包括在第一導電類型的半導體襯底的主表面上方形成的第一柵絕緣膜；在該第一柵絕緣膜上方形成的選擇柵，該選擇柵具有被第一絕緣膜覆蓋的側(cè)表面和頂表面；以側(cè)壁的形式在該選擇柵的兩個側(cè)面上方形成，并且通過該第一絕緣膜與該選擇柵電隔離的浮動柵中的一個；以覆蓋該浮動柵的表面形成的第二柵絕緣膜；以及在該第二柵絕緣膜上方形成的控制柵通過該第二柵絕緣膜與該浮動柵電隔離，并且通過該第二柵絕緣膜和該第一絕緣膜與該選擇柵電隔離，該存儲單元沿該半導體襯底主表面的第一方向和垂直于該第一方向的第二方向以矩陣形式排列，其中沿該第一方向在每行中排列的存儲單元的控制柵彼此連接，以構(gòu)成字線，以及沿該第二方向在每列中排列的存儲單元的選擇柵彼此連接。
簡要地，本發(fā)明的典型方面的有利效果使促進非易失半導體存儲器件的縮小并增加其容量成為可能。


圖1示出了本發(fā)明的實施方式的閃速存儲器的存儲器矩陣結(jié)構(gòu)的局部平面圖。
圖2是沿圖1的線A-A的半導體襯底的局部剖面圖。
圖3是沿圖1的線B-B的半導體襯底的局部剖面圖。
圖4是沿圖1的線C-C的半導體襯底的局部剖面圖。
圖5是本發(fā)明的實施方式的閃速存儲器的存儲器矩陣區(qū)和其中一個區(qū)的外圍區(qū)域的示意平面圖。
圖6是沿圖5的線A-A′的襯底1的局部剖面圖。
圖7是沿圖5的線B-B′的襯底1的局部剖面圖。
圖8示出了在寫入、讀出和擦除操作時，施加到字線以及施加到存儲單元的選擇柵和反型層上的電壓之間的關(guān)系。
圖9是用于說明存儲單元的寫入操作的圖。
圖10是等效電路圖，該圖示意地示出了在寫入操作時耗盡層對存儲單元的影響。
圖11示出了制造本發(fā)明的實施方式的閃速存儲器的方法的局部剖面圖。
圖12是局部剖面圖，該圖示出了在制造閃速存儲器的方法中，在圖11示出的步驟之后的步驟。
圖13是局部剖面圖，該圖示出了在制造閃速存儲器的方法中，在圖12示出的步驟之后的步驟。
圖14是局部剖面圖，該圖示出了在制造閃速存儲器的方法中，在圖13示出的步驟之后的步驟。
圖15是局部剖面圖，該圖示出了在制造閃速存儲器的方法中，在圖14示出的步驟之后的步驟。
圖16是局部剖面圖，該圖示出了在制造閃速存儲器的方法中，在圖15示出的步驟之后的步驟。
圖17是局部剖面圖，該圖示出了在制造閃速存儲器的方法中，在圖16示出的步驟之后的步驟的。
圖18示出了本發(fā)明的不同實施方式的閃速存儲器的存儲器矩陣結(jié)構(gòu)的局部剖面圖。
圖19示出了制造圖18中示出的閃速存儲器的方法的局部剖面圖。
圖20是本發(fā)明的不同實施方式的閃速存儲器的存儲器矩陣區(qū)和其中一個區(qū)的外圍區(qū)域的示意平面圖。
圖21A是沿圖20的線A-A′的襯底的示意剖面圖，圖21B是在寫入/讀出時的等效電路圖。
圖22A是沿圖20的線B-B′的襯底的示意剖面圖，圖22B是在寫入/讀出時的等效電路圖。
圖23示出了在寫入、讀出和擦除操作時，施加到字線以及施加到存儲單元的選擇柵和反型層上的電壓之間的關(guān)系。
圖24示出了在寫入、讀出和擦除操作時，施加到字線以及施加到存儲單元的選擇柵和反型層上的電壓之間的另一個關(guān)系。
具體實施例方式
下面將參考附圖詳細描述本發(fā)明的實施方式。在說明實施方式的所有圖中，相同的部件原則上用相同的參考數(shù)字表示，并省略相同部件的重復描述。
(實施方式1)圖1是局部平面圖，示出了本發(fā)明的實施方式1的閃速存儲器的存儲器矩陣(memory mat)結(jié)構(gòu)，圖2是沿圖1的線A-A的半導體襯底的局部剖面圖，圖3是沿圖1的線B-B的半導體襯底的局部剖面圖，圖4是沿圖1的線C-C的半導體襯底的局部剖面圖。在圖1(平面圖)中，省略了一些部件的圖示，以便能容易看到導電層的圖形。
本實施方式的閃速存儲器是具有16Gb(吉比特)容量的與模式閃速存儲器。該閃速存儲器的存儲單元MC以矩陣形式排列在將僅稱作襯底1的半導體襯底1主表面的存儲器矩陣區(qū)中。襯底1由p型硅(Si)單晶構(gòu)成。在其上形成n型埋層2。在n型埋層2上形成p型阱3。在每個存儲器矩陣中，n型埋層2將p型阱3和襯底1分開，并且以便為每個存儲器矩陣的p型阱3提供給定電壓形成。
存儲單元MC形成在存儲器矩陣區(qū)的p型阱3上。存儲單元MC每個由場效應晶體管構(gòu)成，該場效應晶體管具有形成在p型阱3的表面上的第一柵絕緣膜5、形成在第一柵絕緣膜5上并具有被二氧化硅膜(第一絕緣膜)6覆蓋的側(cè)表面和頂表面的選擇柵7、以側(cè)壁的形式形成在選擇柵7的兩個側(cè)表面上并通過二氧化硅膜6與選擇柵7電隔離的浮動柵8中的一個、覆蓋二氧化硅膜6和每個浮動柵8表面的第二柵絕緣膜9以及形成在第二柵絕緣膜9上的控制柵10。
控制柵10通過第二柵絕緣膜9與浮動柵8電隔離，并且通過第二柵絕緣膜9和二氧化硅膜6與選擇柵7電隔離。關(guān)于沿圖1中的X方向的每行中排列的多個存儲單元MC，它們的控制柵10彼此連接，以使互相結(jié)合，由此構(gòu)成單個字線WL。
第一柵絕緣膜5由膜厚度大約為9nm的二氧化硅膜或氮氧化硅膜構(gòu)成。當在選擇的存儲單元MC中的一個中寫入數(shù)據(jù)時，第一柵絕緣膜5成為在p型阱3的表面(溝道區(qū))中產(chǎn)生的熱電子注入到浮動柵8中的通路，以便起所謂的隧道氧化膜的作用。
選擇柵7每個由n型多晶硅膜構(gòu)成，柵長度(沿X方向的寬度)和高度分別大約為40nm。在沿X方向任何兩個相鄰的選擇柵7之間的間隔大約為140nm。沿Y方向的每列中排列的多個存儲單元MC的選擇柵7彼此連接，以使互相結(jié)合。關(guān)于覆蓋每個選擇柵7外圍的二氧化硅膜6，在選擇柵7側(cè)表面的膜厚度大約為15nm，在選擇柵7頂表面的膜厚度大約為60nm。
每個浮動柵8由n型多晶硅膜等組成。其柵長度(即，其接觸第一柵絕緣膜5部分在X方向中的寬度)大約為15nm。浮動柵8的頂端延伸直到覆蓋選擇柵7的二氧化硅膜6的頂端附近。關(guān)于以側(cè)壁的形式形成在二氧化硅膜6的每個側(cè)表面上的該浮動柵8，其柵高度與長度的比(即，高寬比)較大(例如，5或更多)，即，以側(cè)壁形式的浮動柵8與絕緣膜9之間的接觸面積大于浮動柵8與絕緣膜5之間的接觸面積；因此，即使MC的尺寸縮小，穿過第二柵絕緣膜9面對控制柵10的浮動柵部分的面積比可以較大。換句話說，由浮動柵8與控制柵10之間的靜電容量(Cfg-cg)與浮動柵8外圍的總靜電容量(Ctot)的比值表示的耦合率(Cfg-cg/Ctot)可以設(shè)置為0.8或更多。因此，可以改善控制柵10對浮動柵8的電壓可控性。由此，甚至在低電壓下也可以提高存儲單元MC的工作速度。
將每個浮動柵8與相應的控制柵10絕緣的第二柵絕緣膜9由三個絕緣膜(二氧化硅膜、氮化硅膜和二氧化硅膜)組成，其膜厚度大約為20nm?？刂茤?0(字線WL)由例如n型多晶硅膜的導電膜組成，或其中硅化鎢(WSix)膜疊置在例如n型多晶硅膜的導電膜上的多晶金屬硅化物(Polycide)膜組成。
構(gòu)成每個存儲單元MC的場效應晶體管在晶體管不工作的時候沒有任何源極或漏極。然而，當存儲單元MC工作時，通過對選擇柵7施加正電壓，在選擇柵7下面的p型阱3的表面中形成n型反型層(reversion layer)。該反型層起源極和漏極的作用。反型層沿以Y方向延伸的選擇柵7形成。彼此不同的電壓通過讀出放大器系統(tǒng)金屬布線(S1和S2)施加到該n型反型層，如后面將會有詳細描述；因此，反型層也起存儲單元MC的位線的作用。在當存儲單元MC工作時在選擇柵7下面形成的反型層這樣使用的情況下，不必要在存儲器矩陣區(qū)內(nèi)部給出位線形成區(qū)。結(jié)果，可以減小在任何相鄰的存儲單元MC之間的間隔。
每個選擇柵7具有在p型阱3的表面中形成如上所述這種反型層的功能，并且還具有隔離彼此相鄰的存儲單元MC的功能。換句話說，當正電壓施加到選擇的一個存儲單元MC，并且0電壓施加到其它選擇柵7上時，僅在施加正電壓的選擇柵7下面形成反型層(源極和漏極)，并且在其它選擇柵7下面不形成反型層(源極和漏極)；因此，可以實現(xiàn)選定存儲單元M與未選定的存儲單元MC的隔離。因此，在存儲器矩陣區(qū)內(nèi)部不必要給出任何元件隔離區(qū)。由此，可以減小在任何相鄰的存儲單元MC之間的間隔。
在本實施方式的閃速存儲器的情況下，圍繞每個存儲器矩陣區(qū)，即，相鄰的存儲器矩陣區(qū)之間，形成未示出的元件隔離區(qū)。該元件隔離區(qū)由眾所周知的元件隔離凹槽或溝槽組成，稱為STI(淺溝槽隔離)或SGI(淺溝槽隔離)，其中硅膜埋置在襯底1中產(chǎn)生的溝槽或溝道中。在每個控制柵10(字線WL)上穿過層間電介質(zhì)形成由多個層制成的金屬布線，未在圖1到4中示出。
圖5是存儲器矩陣區(qū)和區(qū)中的一個的外圍區(qū)域的示意平面圖，圖6是沿圖5的線A-A′的襯底1的局部剖面圖，圖7是沿圖5的線B-B′的襯底1的局部剖面圖。
在每個存儲器矩陣區(qū)中，例如，彼此平行布置256字線(WL0、WL1、...、WL254和WL255)。每個字線WL的寬度等于彼此相鄰的字線WL之間的間隔。每個字線(WL0、WL1、...、WL254和WL255)在字線與在字線下面的存儲單元MC重疊的區(qū)域中起控制柵10的作用。
在垂直于字線WL(WL0、WL1、...、WL254和WL255)的方向(Y方向)中，彼此平行排列多個選擇柵7。這些選擇柵中的任何四個并排排列的柵構(gòu)成一組。在每個組中，通過四個電源電路系統(tǒng)金屬布線(G1到G4)，兩個和另兩個分別形成在存儲器矩陣區(qū)的Y方向的兩端部分，彼此不同的電壓可以分別施加到四個選擇柵7。
在存儲器矩陣區(qū)的Y方向中的每個端部的p型阱3中，形成n+型擴散層12。如圖7所示，每個n+型擴散層12形成在每個選擇柵7的一端下面。在存儲器矩陣區(qū)的一端形成的n+型擴散層12形成在，例如，按照在存儲器矩陣區(qū)中形成的選擇柵7中的雙數(shù)的順序排列的選擇柵7下面。給定電壓通過第一讀出放大器金屬布線(S1)施加到n+型擴散層12。另一方面，在存儲器矩陣區(qū)的另一端形成的n+型擴散層12形成在，例如，按照在存儲器矩陣區(qū)中形成的選擇柵7中的單數(shù)的順序排列的選擇柵7下面。給定電壓通過第二讀出放大器金屬布線(S2)施加到n+型擴散層12。這樣，第一讀出放大器系統(tǒng)金屬布線(S1)按照雙數(shù)的順序連接到在選擇柵7下面的n+型擴散層12，第二讀出放大器系統(tǒng)金屬布線(S2)按照單數(shù)的順序連接到在選擇柵7下面的n+型擴散層12；因此，當正電壓施加到兩個相鄰的選擇柵7中的每一個，在相鄰的柵下面的p型阱3中形成反型層時，彼此不同的電壓可以施加到兩個反型層上。
多個如上所述構(gòu)成的存儲器矩陣區(qū)形成在襯底1上，這些存儲器矩陣區(qū)構(gòu)成具有16GB(吉比特)容量的與模式閃速存儲器的存儲器陣列。圍繞存儲器陣列，形成有以下驅(qū)動在每個存儲器矩陣區(qū)中存儲單元MC的外圍電路(例如，列譯碼器、行譯碼器、列鎖存器、阱控制電路、電壓提升電路、增強時鐘電路和電壓箝位(cramping)電路)。這里省略其圖示。
以下描述在本實施方式中存儲單元MC的寫入、讀出和擦除操作。注意圖5所示的連接到字線(WL1)的兩個存儲單元(MC1和MC2)，并且在存儲單元(MC)中的一個(MC1)表示選定單元，另一個表示未選定的單元(MC2)的狀態(tài)中進行上述描述。圖8示出了施加到字線(WL1)的電壓與施加到每個存儲單元(MC1和MC2)的選擇柵7和反型層的電壓之間的關(guān)系。在圖8中所示的電壓值僅僅是例子，可以施加的電壓不限于此。
為了在存儲單元(MC1)中寫入數(shù)據(jù)，15V施加到連接到存儲單元(MC1和MC2)的字線(WL1)上，0V施加到其它字線(WL0、WL2、...、WL255)。兩伏電壓通過電源電路金屬布線G3施加到存儲單元(MC1)的選擇柵7，同時6V通過電源電路金屬布線G1施加到存儲單元(MC2)的選擇柵7。此時，0V施加到其它電源電路金屬布線G2和G4的選擇柵7，從而不在這些布線下面形成任何反型層。
這樣，兩個存儲單元(MC1和MC2)打開，從而在位于存儲單元(MC1和MC2)的每個選擇柵7下面的p型阱3的表面中形成n型反型層11，并且還在位于存儲單元(MC1和MC2)之間的p型阱3的表面中形成溝道區(qū)13，如圖9所示。此時，2V施加到存儲單元(MC1)的選擇柵7，同時更高的6V施加到存儲單元(MC2)的選擇柵7；因此，耗盡層14圍繞存儲單元(MC2)的n型反型層11延伸，并且其一端到達在存儲單元(MC1)的浮動柵8下面的區(qū)域附近。
接著，0V通過讀出放大器系統(tǒng)金屬布線S2施加到存儲單元(MC1)的n型反型層11上，5V通過讀出放大器系統(tǒng)金屬布線S1施加到存儲單元(MC2)的n型反型層11上。這樣，在兩個n型反型層11之間產(chǎn)生電壓差，從而施加5V的存儲單元(MC2)的n型反型層11變成漏極，不施加電壓的存儲單元(MC1)的n型反型層11變成源極；因此，電子在兩個n型反型層11之間的溝道區(qū)13中從源極流到漏極。
如上所述，圍繞存儲單元(MC2)的n型反型層11形成的耗盡層14的一端到達在存儲單元(MC1)的浮動柵8下面的區(qū)域附近；因此，當5V施加到存儲單元(MC2)的n型反型層11上，并且0V施加到存儲單元(MC1)的n型反型層11上時，在存儲單元(MC1)的浮動柵8下面的區(qū)域附近產(chǎn)生高電壓差(5V)。結(jié)果，在該浮動柵8下面的溝道區(qū)13中產(chǎn)生熱電子，從而熱電子通過第一柵絕緣膜5注入到浮動柵8中。另一方面，通過耗盡層14的影響，熱電子的產(chǎn)生在存儲單元(MC2)的浮動柵8下面的區(qū)域附近受到抑制。結(jié)果，沒有熱電子注入到存儲單元(MC2)的浮動柵8中。這樣，僅在選定存儲單元(MC1)中寫入數(shù)據(jù)。圖10是等效電路圖，該圖示意地示出了在寫入時耗盡層14對存儲單元(MC1和MC2)的影響。
在存儲單元(MC2)中寫入數(shù)據(jù)的情況下，施加到兩個存儲單元(MC1和MC2)中的每一個的選擇柵7和n型反型層11的電壓與上述相反。具體地，在15V施加到字線(WL1)的狀態(tài)下，6V施加到存儲單元(MC1)的選擇柵7上，并且2V施加到存儲單元(MC2)的選擇柵7上。此外，5V施加到存儲單元(MC1)的n型反型層11上，并且0V施加到存儲單元(MC2)的n型反型層11上。這樣，在存儲單元(MC2)的浮動柵8下面的溝道區(qū)13中產(chǎn)生的熱電子通過第一柵絕緣膜5注入到浮動柵8中，從而在存儲單元(MC2)中寫入數(shù)據(jù)。此時，通過從存儲單元(MC1)的n型反型層11伸出的耗盡層14的影響，熱電子的產(chǎn)生在存儲單元(MC1)的浮動柵8下面的區(qū)域附近受到抑制。結(jié)果，沒有熱電子注入到存儲單元(MC1)的浮動柵8中。換句話說，來自存儲單元(MC2)的n型反型層11的耗盡層14從存儲單元(MC2)的浮動柵8向存儲單元(MC1)延伸；因此，沒有熱電子注入到存儲單元(MC2)的浮動柵8中。
可以在存儲單元(MC1)中寫入四種數(shù)據(jù)，例如，″00″、″01″、″10″和″11″，作為2比特/單元。通過改變寫入時間，同時保持字線(WL1)的寫入電壓恒定，改變注入到選定存儲單元(MC1)的浮動柵8中的熱電子的數(shù)量，可以實現(xiàn)這種多值存儲。
為了讀出在存儲單元(MC1)中寫入的數(shù)據(jù)，使在溝道區(qū)的電流方向與在寫入時的相反。具體地，15V施加到連接到存儲單元(MC1)的字線(WL1)上，0V施加到其它字線(WL0、WL2、...、WL255)。此外，2V通過電源電路系統(tǒng)金屬布線G3施加到存儲單元(MC1)的選擇柵7上，并且另一個2V通過電源電路系統(tǒng)金屬布線G1施加到存儲單元(MC2)的選擇柵7上，以便在存儲單元(MC1和MC2)的每個選擇柵7下面形成n型反型層11。此時，0V施加到連接到其它電源電路系統(tǒng)金屬布線G2和G4的選擇柵7，從而不在選擇柵下面形成n型反型層11。此外，0V通過讀出放大器系統(tǒng)金屬布線S2施加到存儲單元(MC1)的n型反型層11上，1V通過讀出放大器系統(tǒng)金屬布線S1施加到存儲單元(MC2)的n型反型層11上。由在源極和漏極之間流動的電流的狀態(tài)檢測存儲單元(MC1)的閾值電壓，以便確定電荷是否注入到浮動柵8中。以與寫入時相同的方式，通過耗盡層14的影響，熱電子的產(chǎn)生在存儲單元(MC2)的浮動柵8下面的區(qū)域附近受到抑制，從而不讀出存儲單元(MC2)中的數(shù)據(jù)。
為了擦除數(shù)據(jù)，負電壓(-18V)施加到字線(WL1)，以便通過F-N(Flowlor-Nordheim)隧道放電將注入在浮動柵8中的電荷泄放到p型阱3中。
以下參考圖11-17描述用于制造本實施方式1的閃速存儲器的方法的例子。
如圖11所示，首先使用眾所周知的生產(chǎn)工藝在由p型單晶硅制成的襯底1上形成n型埋層2和p型阱3。其后，熱氧化襯底1，在p型阱3的表面上形成由二氧化硅組成第一柵絕緣膜5(隧道氧化膜)。
接著，如圖12所示，通過CVD在第一柵絕緣膜5上淀積大約40nm厚的n型多晶硅膜和大約150nm厚的二氧化硅膜6。其后，利用使用光致抗蝕劑膜作為掩模的干蝕刻技術(shù)構(gòu)圖二氧化硅膜6和n型多晶硅膜，由此形成其中的每一個具有用二氧化硅膜6覆蓋的頂表面的選擇柵7。選擇柵7的柵長度大約為65nm。
接著，熱氧化襯底1，以便在選擇柵7之間重新產(chǎn)生被用于形成選擇柵7的蝕刻蝕刻掉的第一柵絕緣膜5。當進行該熱氧化時，由n型多晶硅組成的選擇柵7的側(cè)壁同時被氧化，如圖13所示。由此，選擇柵7的側(cè)表面和頂表面被二氧化硅膜6覆蓋。另外，熱氧化使選擇柵7的柵長度變小，從而長度變?yōu)榇蠹s為40nm。
接著，如圖14所示，在二氧化硅膜6覆蓋的每個選擇柵7的兩個側(cè)面上形成以側(cè)壁形式的浮動柵8。為了形成浮動柵8，首先通過CVD在襯底1上淀積n型多晶硅膜。使淀積的該n型多晶硅膜具有如此小的膜厚度(大約40nm)以致于該膜不埋蓋在選擇柵7之間的間隙。接著，各向異性刻蝕該n型多晶硅膜，以提供浮動柵8，浮動柵具有大約15nm的柵長度和大的高寬比，其中它們的頂端延伸到二氧化硅膜6的頂端附近。
當進行上述各向異性刻蝕時，在選擇柵7之間的第一柵絕緣膜5以及在膜5下面的p型阱3的表面也被蝕刻。因此，在這些區(qū)域中的p型阱3的表面向下移動。
接著，如圖15所示，形成第二柵絕緣膜9，用于將每個浮動柵8與將在后續(xù)步驟中形成的控制柵10隔離。第二柵絕緣膜9由三個絕緣膜組成，其中疊置有二氧化硅膜、氮化硅膜和二氧化硅膜，以便使在浮動柵8與控制柵10之間的靜電容量(Cfg-cg)較大。
構(gòu)成第二柵絕緣膜9的三個絕緣膜中下面的二氧化硅膜具有大約6nm的膜厚度?？梢酝ㄟ^CVD淀積該二氧化硅膜。為了得到具有良好質(zhì)量的第二柵絕緣膜，要求通過熱氧化工藝而不是CVD形成膜9。然而，如上所述，通過用于形成浮動柵8的各向異性刻蝕，在選擇柵7之間的p型阱3的表面中產(chǎn)生臺階。因此，擔心當在該狀態(tài)中進行普通熱氧化時，二氧化硅膜的膜厚度在臺階區(qū)域的表面上變得不均勻，從而第二柵絕緣膜9的特性變壞。
由此，在本實施方式中，使用ISSG(現(xiàn)場蒸汽產(chǎn)生)氧化工藝代替普通熱氧化工藝。ISSG氧化工藝是將氫和氧直接引入到熱處理室中，然后在被加熱到高溫(例如，900℃)的襯底1上進行自由基(radical)氧化反應的工藝。根據(jù)ISSG氧化工藝，比根據(jù)以眾所周知的RTP(快速熱處理)為基礎(chǔ)的熱氧化更進一步抑制氧到襯底1中的增強擴散。因此，當通過ISSG氧化工藝氧化襯底1的表面時，也可以在上述臺階區(qū)域的表面上形成基本上具有均勻膜厚度的二氧化硅膜。
通過CVD淀積作為第二柵絕緣膜9的中間層的氮化硅膜。該氮化硅膜的膜厚度大約為8nm。通過CVD或熱氧化工藝在氮化硅膜上形成二氧化硅。為了得到具有良好質(zhì)量和均勻膜厚度的二氧化硅，要求通過熱氧化工藝，特別是上述ISSG氧化工藝形成該膜。該二氧化硅膜的膜厚度大約為6nm。這樣使用CVD和ISSG氧化工藝使在包括在選擇柵7之間的p型阱3的表面和浮動柵8的表面的襯底1的整個表面上形成基本上具有均勻膜厚度(大約20nm)的第二柵絕緣膜9成為可能。
接著，如圖16所示，在第二柵絕緣膜9上形成控制柵10(字線WL)。為了形成控制柵10(字線WL)，通過CVD在第二柵絕緣膜9上淀積具有大約250nm的膜厚度的n型多晶硅膜。隨后，使用化學機械拋光使n型多晶硅膜的表面平坦和光滑，然后，利用使用光致抗蝕劑作為掩模的干蝕刻技術(shù)構(gòu)圖n型多晶硅膜。
如圖17所示，該圖是沿圖1的線C-C的剖面圖，在進行用于構(gòu)圖n型多晶硅膜的干蝕刻時，在控制柵10(字線WL)之間的區(qū)域中進行過蝕刻，以防止n型多晶硅膜的蝕刻殘余物。如上所述，通過用于在每個選擇柵7的兩個側(cè)面上形成浮動柵8的各向異性蝕刻，在這些區(qū)域中的p型阱3的表面向下移動，并隨后用第二柵絕緣膜9覆蓋。
因此，能防止或減少p型阱3的表面的暴露，即使當構(gòu)圖n型多晶硅膜時過蝕刻這些區(qū)域。這樣，減小了未選定存儲單元MC的泄漏電流；因此，提高了本實施方式1的閃速存儲器的工作可靠性及其產(chǎn)量。因為可以增加連接到每個位線的存儲單元MC的數(shù)量，所以可以促進閃速存儲器存儲容量的增加。
其后，穿過控制柵10(字線WL)上的層間電介質(zhì)形成金屬布線(例如電源電路系統(tǒng)金屬布線G1到G4以及讀出放大器系統(tǒng)金屬布線S1和S2)，由此完成本實施方式的閃速存儲器。
根據(jù)本實施方式，因為可以大大地減小其中的存儲單元的尺寸，所以可以實現(xiàn)具有大存儲容量的與模式閃速存儲器。
(實施方式2)圖18是局部剖面圖，示出了本發(fā)明的實施方式2的閃速存儲器的存儲器矩陣區(qū)。
如圖18所示，在本實施方式的每個存儲單元MC中，起源極和漏極作用的n型擴散層4形成在每個選擇柵7下面的p型阱3的表面中。該層4用作位線。該n型擴散層4形成在選擇柵7的一個側(cè)壁的下面。為了形成n型擴散層4，通過圖14所示方法在p型阱3上形成選擇柵7，然后，使用傾斜離子注入將n型雜質(zhì)引入到p型阱3的表面中。
如上所述，在實施方式1的閃速存儲器中，在對選擇的選擇柵7中的一個施加正電壓時，在選擇柵下面的p型阱3的表面上形成的n型反型層11用作位線；然而，在本實施方式的閃速存儲器中，在p型阱3的表面中預先形成用作位線的n型擴散層4(源極和漏極)。用n型擴散層4作為位線的方式使位線電阻低于用n型反型層11作為位線的方式成為可能。
圖20是存儲器矩陣區(qū)和區(qū)中的一個的外圍區(qū)域的示意平面圖。注意圖20所示的兩個存儲單元(MC1和MC2)，以下描述兩個中的一個(MC1)為選定單元的情況下和另一個(MC2)為選定單元的情況下的操作。圖21A是沿圖20的線A-A′的襯底1的示意剖面圖，圖21B是在寫入/讀出時的等效電路圖。圖22A是沿圖20的線B-B′的襯底1的示意剖面圖，圖22B是在寫入/讀出時的等效電路圖。圖23示出了當存儲單元(MC1)為選定存儲單元時，施加到字線WL以及每個存儲單元(MC1和MC2)的選擇柵7和n型反型層11上的電壓之間的關(guān)系，圖24示出了當存儲單元(MC2)為選定存儲單元時，施加到字線WL以及每個存儲單元(MC1和MC2)的選擇柵7和n型反型層11上的電壓之間的關(guān)系。
在本實施方式的閃速存儲器中，在每個選擇柵7的側(cè)壁中的一個下面形成有n型擴散層(位線)4；因此，在其中其浮動柵8及其n型擴散層4彼此靠近排列的存儲單元(MC1)與其中其浮動柵8及其n型擴散層4彼此遠離排列的存儲單元(MC2)之間，當存儲單元工作時，其電壓關(guān)系必須不同。
例如，在存儲單元(MC1)中寫入數(shù)據(jù)的情況下，15V施加到連接到存儲單元(MC1和MC2)的字線WL。此外，6V施加到圖20所示的選擇MOS晶體管(SG3和SG4)的一個(SG4)的柵極，5V寫入電壓通過讀出放大器系統(tǒng)金屬布線S2施加到存儲單元(MC1)的n型擴散層4。另一方面，2V施加到選擇MOS晶體管(SG1和SG2)的一個(SG1)的柵極，0V通過讀出放大器系統(tǒng)金屬布線S1施加到存儲單元(MC2)的n型擴散層4。
這樣，在兩個n型擴散層4之間產(chǎn)生電壓差，從而施加5V的存儲單元(MC1)的n型擴散層4變成漏極，施加0V的存儲單元(MC2)的n型擴散層4變成源極。因此，電子在兩個n型擴散層4之間的溝道區(qū)中從源極流到漏極。此時，6V通過電源電路系統(tǒng)金屬布線G2施加到未選定的存儲單元(MC2)的選擇柵7，0V通過電源電路系統(tǒng)金屬布線G1施加到選定存儲單元(MC1)的選擇柵7。結(jié)果，通過從存儲單元(MC2)的n型擴散層4伸出的耗盡層的作用，熱電子的產(chǎn)生在存儲單元(MC2)的浮動柵8下面的區(qū)域附近受到限制，從而熱電子僅注入到存儲單元(MC1)的浮動柵8中。
另一方面，在存儲單元(MC2)中寫入數(shù)據(jù)的情況下，5V寫入電壓施加到存儲單元(MC2)的n型擴散層4，0V電壓施加到存儲單元(MC1)的n型擴散層4。這樣，存儲單元(MC2)的n型擴散層4變成漏極，存儲單元(MC1)的n型擴散層4變成源極。因此，電子在兩個n型擴散層4之間的溝道區(qū)中從源極流到漏極。此時，通過從n型擴散層4伸出的耗盡層的作用，熱電子的產(chǎn)生在存儲單元(MC1)，其中浮動柵8和n型擴散層4彼此靠近排列，的浮動柵8下面的區(qū)域附近受到限制。因此，熱電子僅注入到存儲單元(MC2)的浮動柵8中。簡而言之，在這種情況下，不必對存儲單元(MC1)的選擇柵7施加高電壓以形成耗盡層。
以上根據(jù)實施方式具體地描述了本發(fā)明。然而，當然，本發(fā)明不局限于這些實施方式，可以在不脫離其主題的范圍內(nèi)進行修改。
在上述實施方式中，所用的浮動柵每個由多晶硅膜制成，所用的用于將任一個浮動柵與相應的控制柵隔離的第二柵絕緣膜由三個絕緣膜(二氧化硅、氮化硅和二氧化硅膜)組成。然而，浮動柵每個可以由氮化硅膜制成，第二柵絕緣膜可以是單個二氧化硅膜。在這種情況下，因為第二柵絕緣膜的膜厚度可以小到大約5nm，所以可以使存儲單元的尺寸更小。
上述描述是關(guān)于本發(fā)明應用于包括在與本發(fā)明的背景技術(shù)相關(guān)的領(lǐng)域的與模式閃速存儲器的情況進行的。然而，本發(fā)明應用的領(lǐng)域不限于此。本發(fā)明可以應用于或模式閃速存儲器。本發(fā)明也可以應用于存儲-邏輯一體化的半導體器件，例如，包括閃速存儲器的系統(tǒng)LSI(大規(guī)模集成電路)。
本發(fā)明可以應用于非易失性半導體存儲器件，例如，與模式閃速存儲器。
權(quán)利要求
1.一種非易失半導體存儲器件，包括每個包括場效應晶體管的多個存儲單元，包括在第一導電類型的半導體襯底的主表面上方形成的第一柵絕緣膜；在該第一柵絕緣膜上方形成的選擇柵，該選擇柵具有被第一絕緣膜覆蓋的側(cè)表面和頂表面；以側(cè)壁的形式在該選擇柵的兩個側(cè)面上方形成，并且通過該第一絕緣膜與該選擇柵電隔離的浮動柵中的一個；以覆蓋該浮動柵的該表面形成的第二柵絕緣膜；以及在該第二柵絕緣膜上方形成的控制柵通過該第二柵絕緣膜與該浮動柵電隔離，并且通過該第二柵絕緣膜和該第一絕緣膜與該選擇柵電隔離，該存儲單元沿該半導體襯底主表面的第一方向和垂直于該第一方向的第二方向以矩陣形式排列，其中沿該第一方向在每行中排列的存儲單元的控制柵彼此連接，以構(gòu)成字線，以及其中沿該第二方向在每列中排列的存儲單元的選擇柵彼此連接。
2.根據(jù)權(quán)利要求1的非易失半導體存儲器件，其中當給定電壓施加到選擇柵中選定的一個時，在該選擇柵下面的半導體襯底中形成第二導電類型的反型層，并且該反型層構(gòu)成沿該第二方向并且在與安排該選擇的選擇柵相同的列中排列的每個存儲單元的源極和漏極。
3.根據(jù)權(quán)利要求2的非易失半導體存儲器件，其中該反型層構(gòu)成位線。
4.根據(jù)權(quán)利要求3的非易失半導體存儲器件，其中每個該第二柵絕緣膜在字線之間的每個區(qū)域的一部分中接觸該半導體襯底的表面。
5.根據(jù)權(quán)利要求1的非易失半導體存儲器件，其中在沿該第二方向彼此相鄰排列的選擇柵的任何第一和第二選擇柵的各自兩個側(cè)面上形成的浮動柵之中，在該半導體襯底中形成的一個溝道區(qū)上方的區(qū)域中，并且在該第一和第二選擇柵之間，排列有在該第一和第二選擇柵之間形成的一對浮動柵，并且還彼此電隔離。
6.根據(jù)權(quán)利要求1的非易失半導體存儲器件，其中在每個晶體管中，該浮動柵的柵長度比該選擇柵的柵長度短。
7.根據(jù)權(quán)利要求5的非易失半導體存儲器件，其中在每個晶體管中，該浮動柵的柵長度不超過該選擇柵的柵長度的1/2。
8.根據(jù)權(quán)利要求1的非易失半導體存儲器件，其中每個浮動柵的高寬比為5或更多。
9.根據(jù)權(quán)利要求1的非易失半導體存儲器件，其中在每個晶體管中，由在該浮動柵與該控制柵之間的靜電容量(Cfg-cg)與圍繞該浮動柵的總靜電容量(Ctot)的比值(Cfg-cg/Ctot)表示的耦合率為0.8或更多。
10.根據(jù)權(quán)利要求1的非易失半導體存儲器件，其中不在該存儲單元之間插入任何元件隔離區(qū)而排列它們。
11.根據(jù)權(quán)利要求1的非易失半導體存儲器件，其中該非易失半導體存儲器件為與模式閃速存儲器。
12.根據(jù)權(quán)利要求1的非易失半導體存儲器件，其中在每個選擇柵的側(cè)壁中的一個下面的半導體襯底中形成第二導電類型的擴散層，并且該擴散層構(gòu)成在每列中沿該第二方向排列的每個存儲單元的源極和漏極。
13.根據(jù)權(quán)利要求1的非易失半導體存儲器件，其中通過該第一絕緣膜將在該選定存儲單元的浮動柵下面的溝道區(qū)中產(chǎn)生的熱電子注入到該浮動柵中實現(xiàn)在存儲單元中的選擇的一個中寫入數(shù)據(jù)。
14.根據(jù)權(quán)利要求13的非易失半導體存儲器件，其中在存儲單元中的選擇的一個中寫入數(shù)據(jù)時，排列有沿該第一方向并且在與該選定存儲單元相同的行中排列的存儲單元中的，具有與該選定存儲單元的浮動柵相對排列的浮動柵的相鄰的存儲單元，并且通過在該浮動柵下面的溝道區(qū)中形成耗盡層限制熱電子產(chǎn)生。
15.根據(jù)權(quán)利要求14的非易失半導體存儲器件，其中通過使施加到該選定存儲單元的選擇單元的電壓高于施加到該相鄰存儲單元的電壓實現(xiàn)該耗盡層的形成。
16.一種用于制造非易失半導體存儲器件的方法，該非易失半導體存儲器件包括每個包括場效應晶體管的多個存儲單元，包括在第一導電類型的半導體襯底的主表面上方形成的第一柵絕緣膜；在該第一柵絕緣膜上方形成的選擇柵，該選擇柵具有被第一絕緣膜覆蓋的側(cè)表面和頂表面；以側(cè)壁的形式在該選擇柵的兩個側(cè)面上方形成，并且通過該第一絕緣膜與該選擇柵電隔離的浮動柵中的一個；以覆蓋該浮動柵的該表面形成的第二柵絕緣膜；以及在該第二柵絕緣膜上方形成的控制柵通過該第二柵絕緣膜與該浮動柵電隔離，并且通過該第二柵絕緣膜和該第一絕緣膜與該選擇柵電隔離，該存儲單元沿該半導體襯底主表面的第一方向和垂直于該第一方向的第二方向以矩陣形式排列，其中沿該第一方向在每行中排列的存儲單元的控制柵彼此連接，以構(gòu)成字線，以及其中沿該第二方向在每列中排列的存儲單元的選擇柵彼此連接，包括以下步驟(a)在該半導體襯底的主表面上方形成該第一柵絕緣膜，在該第一柵絕緣膜上方形成第一導電膜，以及然后在該第一導電膜上方形成該第一絕緣膜；(b)構(gòu)圖該第一絕緣膜和該第一導電膜，由此形成該選擇柵，其頂部被該第一絕緣膜覆蓋；(c)通過熱氧化該選擇柵的側(cè)壁，用該第一絕緣膜覆蓋該選擇柵的側(cè)表面和頂表面；(d)在步驟(c)之后，使在該半導體襯底上方形成第二導電膜，由此以側(cè)壁形式在每個該選擇柵的兩個側(cè)面上方形成該浮動柵，并且通過該第一絕緣膜與該選擇柵電隔離；(e)在該半導體襯底上方形成覆蓋該浮動柵的該表面的該第二柵絕緣膜；以及(f)構(gòu)圖在該第二柵絕緣膜上方形成的第三導電膜，由此形成該控制柵。
17.根據(jù)權(quán)利要求16的用于制造非易失半導體存儲器件的方法，其中該第二柵絕緣膜包括通過熱氧化工藝形成的二氧化硅膜。
18.根據(jù)權(quán)利要求17的用于制造非易失半導體存儲器件的方法，其中該熱氧化工藝為ISSG氧化工藝。
19.根據(jù)權(quán)利要求16的用于制造非易失半導體存儲器件的方法，其中在該第二導電膜經(jīng)歷各向異性蝕刻以形成浮動柵時，設(shè)置每個浮動柵的高寬比為5或更多。
20.根據(jù)權(quán)利要求16的用于制造非易失半導體存儲器件的方法，其中在該第二導電膜經(jīng)歷各向異性蝕刻以形成浮動柵時，使在每個存儲單元中，該浮動柵的柵長度比該選擇柵的柵長度短。
21.根據(jù)權(quán)利要求16的用于制造非易失半導體存儲器件的方法，其中在該第二導電膜經(jīng)歷各向異性蝕刻以形成浮動柵時，在該字線之間的每個區(qū)域的一部分中露出該半導體襯底的表面，并且將在隨后的步驟中形成的第二柵絕緣膜的一部分接觸該半導體襯底的暴露表面。
22.根據(jù)權(quán)利要求16的用于制造非易失半導體存儲器件的方法，其中在步驟(b)之后，使用傾斜離子注入將雜質(zhì)引入到該半導體襯底中，由此在每個選擇柵的側(cè)壁中的一個的下面的半導體襯底的區(qū)域中形成第二導電類型的擴散層。
全文摘要
本發(fā)明促進了非易失半導體存儲器件的縮小及其容量的增加。閃速存儲器的每個存儲單元由場效應晶體管組成，該場效應晶體管具有在p型阱上形成的第一柵絕緣膜、在第一絕緣膜上形成的并且具有被二氧化硅膜(第一絕緣膜)覆蓋的側(cè)表面和頂表面的選擇柵、以側(cè)壁形式在選擇柵的兩個側(cè)面上形成的并且通過二氧化硅膜與選擇柵電隔離的浮動柵、以覆蓋二氧化硅膜和每個浮動柵的表面形成的第二柵絕緣膜、以及在第二柵絕緣膜上形成的控制柵。
文檔編號H01L29/788GK1707796SQ20051007190
公開日2005年12月14日 申請日期2005年5月23日 優(yōu)先權(quán)日2004年6月8日
發(fā)明者原口惠一, 加藤正高, 金光賢司 申請人:株式會社瑞薩科技