專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法，特別涉及低價(jià)、消耗功率少的DMOS(Double Diffused MOS雙擴(kuò)散金屬氧化物半導(dǎo)體)晶體管。
背景技術(shù)：
近年來，隨著電機(jī)驅(qū)動(dòng)電路裝置的低消耗功率化和低成本化，作為電機(jī)驅(qū)動(dòng)電路裝置的半導(dǎo)體器件，采用作為功率元件的橫向型DMOS晶體管(以下稱為DMOS晶體管)的技術(shù)被廣泛使用。
DMOS晶體管高耐壓并且可以降低導(dǎo)通電阻，是最適合于功率元件的晶體管，所以被大量用于電機(jī)驅(qū)動(dòng)電路裝置的輸出電路等。圖1是表示電機(jī)驅(qū)動(dòng)電路裝置的一例輸出電路的電路圖。
如圖1所示，輸出電路包括配置在電源線401和輸出端子402之間的N溝道的第1DMOS晶體管403；配置在輸出端子402和地線405之間的N溝道的第2DMOS晶體管406；以及與第1DMOS晶體管403和第2DMOS晶體管406的柵極連接，且對(duì)第1DMOS晶體管403和第2DMOS晶體管406的導(dǎo)通、截止進(jìn)行控制的控制電路404。此時(shí)，第1DMOS晶體管403的漏極與電源線401連接，源極和本體(body)與輸出端子402連接。另一方面，第2DMOS晶體管406的漏極與輸出端子402連接，源極和本體與地線405連接。
具有以上結(jié)構(gòu)的輸出電路，在驅(qū)動(dòng)被連接到輸出端子402的前端的電機(jī)(未圖示)的情況下，第1DMOS晶體管403和第2DMOS晶體管406交替地處于導(dǎo)通狀態(tài)，向輸出端子402流過用于電機(jī)驅(qū)動(dòng)的電流。然后，在使電機(jī)停止的情況下，為了抑制消耗功率，第1DMOS晶體管403和第2DMOS晶體管406處于截止?fàn)顟B(tài)，使第1DMOS晶體管403的寄生二極管工作，從輸出端子402流入的再生電流流過電源線401。此時(shí)，再生電流不流過地線405。
圖2A～圖2C是說明第1DMOS晶體管403和第2DMOS晶體管406的制造方法的剖面圖。
首先，如圖2A所示，在P型硅襯底501上依次形成N型埋入層502和N型外延層503。此時(shí)，N型埋入層502以濃度高于N型外延層503來形成，該N型埋入層502和N型外延層503成為DMOS晶體管的漏極504。
接著，如圖2B所示，在將柵氧化膜和多晶硅構(gòu)成的柵電極505形成在N型外延層503上后，通過以柵電極505作為掩模(mask)的自對(duì)準(zhǔn)，在N型外延層503內(nèi)形成P型本體層506。然后，在與柵電極505分離的N型外延層503內(nèi)，形成N型漏極接觸層508。此時(shí)，通過P型本體層506和N型外延層503而形成寄生二極管。
接著，如圖2C所示，將P型本體層506和N型源極層507用同一金屬布線連接，將N型漏極接觸層508用金屬布線連接。此時(shí)，由于P型硅襯底501被連接到地，所以形成P型本體層506為發(fā)射極、漏極504為基極、P型硅襯底501為集電極的寄生PNP晶體管。
在經(jīng)過以上的制造工序制造的第1DMOS晶體管403中，在N型外延層503的下方形成與N型外延層503相同的導(dǎo)電型的N型埋入層502。因此，減小在再生電流流入電源線401時(shí)工作的寄生PNP晶體管的hfe，抑制向作為地的P型硅襯底501的電流流入，可以抑制DMOS晶體管造成的功率損耗。即，在再生電流流入電源線401的情況下，從P型本體層506向漏極504注入少數(shù)載流子、即空穴，空穴流入P型硅襯底501，引起雙向工作而流過電流，但由于設(shè)有N型埋入層502，所以在N型埋入層502內(nèi)許多空穴進(jìn)行再結(jié)合，寄生PNP晶體管的hfe變小。
這里，作為用于上述輸出電路的DMOS晶體管的相關(guān)技術(shù)，有(日本)專利第3372773號(hào)公報(bào)中記載的技術(shù)。為了芯片的低成本，該技術(shù)以實(shí)現(xiàn)低價(jià)的DMOS晶體管作為目的，如圖3的DMOS晶體管的剖面圖所示，通過將形成在同一襯底上的互補(bǔ)型MOS(CMOS)晶體管的P溝道MOS晶體管(未圖示)所用的N型阱層600用作DMOS晶體管的漏極，從而實(shí)現(xiàn)上述目的。即，由于不需要形成N型埋入層和N型外延層，所以可以實(shí)現(xiàn)低價(jià)的DMOS晶體管。
此外，作為具有N型埋入層的晶體管的相關(guān)技術(shù)，有(日本)特開平5-190777號(hào)公報(bào)中記載的技術(shù)。該技術(shù)的目的是實(shí)現(xiàn)對(duì)CMOS晶體管的開關(guān)時(shí)雙極晶體管中產(chǎn)生的噪聲進(jìn)行抑制的低價(jià)的Bi-CMOS器件，如圖4的雙極晶體管的剖面圖所示，通過在雙極晶體管的下方用離子注入法形成N型埋入層610，從而實(shí)現(xiàn)上述目的。
但是，現(xiàn)有的具有N型埋入層的DMOS晶體管，在P型硅襯底上形成N型埋入層和N型外延層，所以存在制造工序多，DMOS晶體管的成本高的問題。
此外，在專利第3372773號(hào)公報(bào)中記載的DMOS晶體管，僅用CMOS晶體管的N型阱層來形成DMOS晶體管的漏極，所以可以實(shí)現(xiàn)低價(jià)的DMOS晶體管。但是，由于不存在N型埋入層，所以不大進(jìn)行漏極內(nèi)的空穴的再結(jié)合，寄生PNP晶體管的hfe增大，存在DMOS晶體管造成的功率損耗增大的問題。
而且，在特開平5-190777號(hào)公報(bào)中記載的具有N型埋入層的雙極晶體管中，由于沒有形成寄生二極管，所以存在不能將其用于上述輸出電路的問題。
此時(shí)，作為實(shí)現(xiàn)具有寄生二極管、并且減小寄生PNP晶體管的hfe的低價(jià)的DMOS晶體管的方法，可考慮在特開平5-190777號(hào)公報(bào)中記載的將雙極晶體管的構(gòu)造應(yīng)用于DMOS晶體管的方法。但是，如圖4的雙極晶體管的構(gòu)造所示，由于在雙極晶體管的基極和N型埋入層之間存在深的N型阱層，所以導(dǎo)通時(shí)的電流路徑和N型埋入層分離，導(dǎo)通電阻變大，產(chǎn)生消耗功率增大的新問題。即，在導(dǎo)通狀態(tài)中具有電流大多流過漏極的表面部分的性質(zhì)，所以如果在P型本體層之下有深的N型阱層，則電流大多不流過低電阻的N型埋入層，導(dǎo)通電阻變大。
發(fā)明內(nèi)容
因此，鑒于這樣的問題，本發(fā)明的第1目的是，提供具有寄生二極管、并且減小寄生PNP晶體管的hfe的低價(jià)的半導(dǎo)體器件及其制造方法。
此外，本發(fā)明的第2目的是，提供導(dǎo)通電阻低的半導(dǎo)體器件及其制造方法。
為了實(shí)現(xiàn)上述目的，本發(fā)明的半導(dǎo)體器件，其特征在于，包括第1導(dǎo)電型的半導(dǎo)體襯底、以及形成在所述半導(dǎo)體襯底上的柵電極；所述半導(dǎo)體襯底具有與第1導(dǎo)電型相反極性的第2導(dǎo)電型的阱層；形成在所述阱層內(nèi)的第2導(dǎo)電型的漏極接觸層；第1導(dǎo)電型的本體層；形成在所述本體層內(nèi)的第2導(dǎo)電型的源極層；以及第2導(dǎo)電型的埋入層，所述本體層和所述源極層通過用所述柵電極作為掩模的自對(duì)準(zhǔn)形成，所述漏極接觸層隔著所述柵電極下方的本體層形成在與所述源極層相反的一側(cè)，所述埋入層形成在所述本體層下方。這里，所述埋入層用離子注入法來形成就可以，所述本體層也可以形成在所述阱層內(nèi)。
由此，即使以本體層作為發(fā)射極、阱層和埋入層作為基極、半導(dǎo)體襯底作為集電極的寄生PNP晶體管工作，由于空穴的再結(jié)合大部分在埋入層內(nèi)進(jìn)行，所以可以實(shí)現(xiàn)減小寄生PNP晶體管的hfe的半導(dǎo)體器件。此外，通過本體層和阱層來形成寄生二極管，所以可以實(shí)現(xiàn)具有寄生二極管的半導(dǎo)體器件。此外，由于不將N型埋入層和N型外延層形成在半導(dǎo)體襯底上，在制造時(shí)不需要進(jìn)行外延生長(zhǎng)等工序，所以可以實(shí)現(xiàn)低價(jià)的半導(dǎo)體器件。
此外，所述埋入層的上端也可以與所述本體層的下端實(shí)質(zhì)性地相接，所述埋入層的雜質(zhì)濃度也可以比所述阱層的雜質(zhì)濃度高。
由此，在半導(dǎo)體器件導(dǎo)通時(shí)作為低電阻的埋入層中傳送的電流流動(dòng)，所以可以實(shí)現(xiàn)導(dǎo)通電阻低的半導(dǎo)體器件。
此外，所述半導(dǎo)體器件還包括在所述半導(dǎo)體襯底上形成的LOCOS氧化膜，所述LOCOS氧化膜也可以在形成了所述埋入層后形成。
由此，通過形成LOCOS氧化膜用的高溫下的熱處理，埋入層在寬范圍中擴(kuò)散，空穴的再結(jié)合大部分在埋入層內(nèi)進(jìn)行，所以可以提供進(jìn)一步減小寄生PNP晶體管的hfe的半導(dǎo)體器件。
此外，所述阱層也可以形成在所述半導(dǎo)體襯底的沒有形成所述本體層的部分。
由此，可以使本體層下端只與埋入層相接，所以可以降低本體層下端的雜質(zhì)濃度，可以提高本體層下端的接合耐壓。因此，可以實(shí)現(xiàn)提高了擊穿電壓的半導(dǎo)體器件。
此外，所述柵電極也可以包括具有預(yù)定的間隔而形成在所述半導(dǎo)體襯底上的第1柵電極和第2柵電極，所述阱層通過用所述第1柵電極和所述第2柵電極作為掩模的自對(duì)準(zhǔn)形成。
由此，阱層和本體層之間的距離偏差只依賴于柵電極的長(zhǎng)度，所以可以實(shí)現(xiàn)具有穩(wěn)定的特性的半導(dǎo)體器件。
此外，所述阱層的深度比位于所述阱層上方的所述第1柵電極或所述第2柵電極的長(zhǎng)度淺就可以，所述阱層的深度比位于所述阱層上方的所述柵電極的長(zhǎng)度淺就可以。
由此，半導(dǎo)體襯底和阱層的接合面積變小，相對(duì)于半導(dǎo)體襯底的寄生電容變小，所以可以實(shí)現(xiàn)具有良好頻率特性的半導(dǎo)體器件。
此外，所述阱層形成在所述半導(dǎo)體襯底的沒有形成所述阱層的部分，所述LOCOS氧化膜包括具有預(yù)定的間隔而形成在所述半導(dǎo)體襯底上的第1LOCOS氧化膜和第2LOCOS氧化膜，所述柵電極跨越所述第1LOCOS氧化膜和所述半導(dǎo)體襯底而形成在所述第1LOCOS氧化膜和所述半導(dǎo)體襯底上，所述阱層通過用所述第1LOCOS氧化膜和所述第2LOCOS氧化膜作為掩模的自對(duì)準(zhǔn)形成。
由此，由于半導(dǎo)體器件具有LOCOS偏移(offset)構(gòu)造，所以可以實(shí)現(xiàn)使擊穿電壓提高的半導(dǎo)體器件。此外，阱層和本體層之間的距離偏差只依賴于LOCOS氧化膜和柵電極的暗室工序中的重合偏移，所以可以實(shí)現(xiàn)具有穩(wěn)定的特性的半導(dǎo)體器件。
此外，本發(fā)明提供一種半導(dǎo)體器件的制造方法，其特征在于，該方法包括在第1導(dǎo)電型的半導(dǎo)體襯底內(nèi)，形成與第1導(dǎo)電型相反極性的第2導(dǎo)電型的阱層的阱層形成工序；在所述半導(dǎo)體襯底內(nèi)，形成第2導(dǎo)電型的埋入層的埋入層形成工序；在所述半導(dǎo)體襯底上形成柵電極的柵電極形成工序；在所述半導(dǎo)體襯底內(nèi)的所述埋入層上方，通過用所述柵電極作為掩模的自對(duì)準(zhǔn)來形成第1導(dǎo)電型的本體層的本體層形成工序；在所述本體層內(nèi)，通過用所述柵電極作為掩模的自對(duì)準(zhǔn)來形成第2導(dǎo)電型的源極層的源極層形成工序；以及在隔著所述柵電極下方的所述本體層并與所述源極層相反側(cè)的所述阱層內(nèi)，形成第2導(dǎo)電型的漏極接觸層的漏極接觸層形成工序。這里，在所述埋入層形成工序中，也可以用離子注入法來形成所述埋入層，在所述本體層形成工序中，也可以在所述阱層內(nèi)形成所述本體層。
由此，可以實(shí)現(xiàn)具有寄生二極管、并且減小寄生PNP晶體管的hfe的低價(jià)的半導(dǎo)體器件的制造方法。
此外，所述半導(dǎo)體器件的制造方法還包括在所述半導(dǎo)體襯底上形成LOCOS氧化膜的LOCOS氧化膜形成工序，所述LOCOS氧化膜形成工序也可以在所述埋入層形成工序之后進(jìn)行。
由此，可以實(shí)現(xiàn)進(jìn)一步減小寄生PNP晶體管的hfe的半導(dǎo)體器件的制造方法。
此外，在所述LOCOS氧化膜形成工序、所述埋入層形成工序和所述本體層形成工序中，也可以形成所述埋入層和所述本體層，以使所述埋入層的上端與所述本體層的下端實(shí)質(zhì)性地相接，在所述埋入層形成工序中，也可以形成所述埋入層，以使所述埋入層的雜質(zhì)濃度比所述阱層的雜質(zhì)濃度高。
由此，可以實(shí)現(xiàn)導(dǎo)通電阻低的半導(dǎo)體器件的制造方法。
此外，在所述本體層形成工序中，也可以在所述半導(dǎo)體襯底的沒有形成所述阱層的部分形成本體層。
由此，可以實(shí)現(xiàn)使擊穿電壓提高的半導(dǎo)體器件的制造方法。
此外，所述柵電極也可以包括具有預(yù)定的間隔而形成在所述半導(dǎo)體襯底上的第1柵電極和第2柵電極，在所述阱層形成工序中，通過用所述第1柵電極和所述第2柵電極作為掩模的自對(duì)準(zhǔn)來形成所述阱層，所述LOCOS氧化膜包括具有預(yù)定的間隔而形成在所述半導(dǎo)體襯底上的第1LOCOS氧化膜和所述第2LOCOS氧化膜，所述柵電極跨越所述第1LOCOS氧化膜和所述半導(dǎo)體襯底而形成在所述第1LOCOS氧化膜和所述半導(dǎo)體襯底上，在所述阱層形成工序中，通過用所述第1LOCOS氧化膜和所述第2LOCOS氧化膜作為掩模的自對(duì)準(zhǔn)來形成所述阱層，在所述本體層形成工序中，在所述半導(dǎo)體襯底的沒有形成所述阱層的部分形成本體層就可以。
由此，可以實(shí)現(xiàn)具有穩(wěn)定的特性的半導(dǎo)體器件的制造方法。
此外，在所述阱層形成工序中，形成所述阱層，以使其深度比位于所述阱層上方的所述第1柵電極或所述第2柵電極的長(zhǎng)度淺就可以，在所述阱層形成工序中，形成所述阱層，以使其深度比位于所述阱層上方的所述柵電極的長(zhǎng)度淺就可以。
由此，可以實(shí)現(xiàn)具有良好的頻率特性的半導(dǎo)體器件的制造方法。
此外，所述半導(dǎo)體器件的制造方法還包括在所述半導(dǎo)體襯底內(nèi)形成互補(bǔ)型MOS晶體管的互補(bǔ)型MOS晶體管形成工序，所述互補(bǔ)型MOS晶體管的阱層按與所述阱層形成工序形成所述阱層的相同條件來形成就可以。
由此，由于可以削減制造工序，所以可以實(shí)現(xiàn)更低價(jià)的半導(dǎo)體器件的制造方法。
從以上說明可知，根據(jù)本發(fā)明的半導(dǎo)體器件，可以實(shí)現(xiàn)減小寄生PNP晶體管的hfe的半導(dǎo)體器件及其制造方法。此外，可以實(shí)現(xiàn)具有寄生二極管的半導(dǎo)體器件及其制造方法。此外，可以實(shí)現(xiàn)低價(jià)的半導(dǎo)體器件及其制造方法。此外，可以實(shí)現(xiàn)降低導(dǎo)通電阻的半導(dǎo)體器件及其制造方法。此外，可以實(shí)現(xiàn)使擊穿電壓提高的半導(dǎo)體器件及其制造方法。此外，可以實(shí)現(xiàn)具有穩(wěn)定的特性的半導(dǎo)體器件及其制造方法。此外，可以實(shí)現(xiàn)具有良好的頻率特性的半導(dǎo)體器件及其制造方法。
因此，根據(jù)本發(fā)明，可提供具有寄生二極管、并且減小寄生PNP晶體管的hfe的低價(jià)的MOS晶體管及其制造方法，實(shí)用的價(jià)值非常大。
圖1是表示電機(jī)驅(qū)動(dòng)電路的一例輸出電路的電路圖。
圖2A是說明第1DMOS晶體管403和第2DMOS晶體管406的制造方法的剖面圖。
圖2B是說明第1DMOS晶體管403和第2DMOS晶體管406的制造方法的剖面圖。
圖2C是說明第1DMOS晶體管403和第2DMOS晶體管406的制造方法的剖面圖。
圖3是在(日本)專利第3372773號(hào)公報(bào)中記載的DMOS晶體管的剖面圖。
圖4是在特開平5-190777號(hào)公報(bào)中記載的雙極晶體管的剖面圖。
圖5是本發(fā)明第1實(shí)施方式的DMOS晶體管的剖面圖。
圖6A是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖6B是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖6C是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖6D是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖7是表示該實(shí)施方式的DMOS晶體管導(dǎo)通時(shí)的電流分布的圖。
圖8是該實(shí)施方式的DMOS晶體管和CMOS元件的剖面圖。
圖9是表示本發(fā)明第1實(shí)施方式的DMOS晶體管的雜質(zhì)分布(圖5的Y1-Y1’部分的雜質(zhì)分布)的圖。
圖10是本發(fā)明第2實(shí)施方式的DMOS晶體管的剖面圖。
圖11A是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖11B是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖11C是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖11D是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖12是表示第1實(shí)施方式的DMOS晶體管的雜質(zhì)分布(圖5的Y1-Y1’部分的雜質(zhì)分布)和第2實(shí)施方式的DMOS晶體管的雜質(zhì)分布(圖10的Y2-Y2’部分的雜質(zhì)分布)的圖。
圖13是本發(fā)明第3實(shí)施方式的DMOS晶體管的剖面圖。
圖14A是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖14B是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖14C是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖14D是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖15是本發(fā)明第4實(shí)施方式的DMOS晶體管的剖面圖。
圖16A是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖16B是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖16C是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
圖16D是說明該實(shí)施方式的DMOS晶體管的制造方法的剖面圖。
具體實(shí)施例方式
以下，參照附圖來說明本發(fā)明的實(shí)施方式的半導(dǎo)體器件及其制造方法。
(第1實(shí)施方式)圖5是本發(fā)明第1實(shí)施方式的DMOS晶體管的剖面圖。
本實(shí)施方式的DMOS晶體管包括在內(nèi)部形成了N型阱層2和N型埋入層3的P型硅襯底1；在P型硅襯底1上形成的元件分離氧化膜、即LOCOS(local oxidation of silicon)氧化膜4；以及形成在P型硅襯底1上、氧化膜和多晶硅等布線材料構(gòu)成的柵電極5。此時(shí)，N型阱層2和N型埋入層3成為DMOS晶體管的漏極。
N型阱層2表面的雜質(zhì)濃度，例如為1×1015/cm3～8×1016/cm3左右。在N型阱層2內(nèi)，在P型硅襯底1表面露出來形成P型本體層6和N型漏極接觸層8。
P型本體層6延長(zhǎng)至柵電極5下方的部分，其一部分位于柵電極5下方。在P型本體層6內(nèi)，在P型硅襯底1表面露出來形成N型源極層7。P型本體層6和N型源極層7用同一金屬布線來連接。
N型漏極接觸層8隔著柵電極5下方的P型本體層6而位于與N型源極層7的相反側(cè)，并與金屬布線連接。
N型埋入層3位于P型本體層6下方，N型埋入層3上端與P型本體層6下端實(shí)質(zhì)性地相接。即，N型埋入層3上端與P型本體層6下端相接，或者即使在與P型本體層6不重合的方向上與P型本體層6下端分離，也不是分離很大，例如具有0.1μm～0.2μm的間隔而彼此靠近。N型埋入層3的雜質(zhì)濃度比N型阱層2的雜質(zhì)濃度高，即N型埋入層3的雜質(zhì)濃度的峰值比N型阱層2表面的雜質(zhì)濃度高。
下面，按照?qǐng)D6A～圖6D所示的剖面圖來說明具有以上結(jié)構(gòu)的DMOS晶體管的制造方法。
首先，如圖6A所示，用離子注入法注入N型雜質(zhì)，并進(jìn)行高溫下的熱處理而在P型硅襯底1內(nèi)形成N型阱層2。
接著，如圖6B所示，用離子注入法高能量注入N型雜質(zhì)，在P型硅襯底1內(nèi)形成N型埋入層3后，為了修復(fù)離子注入造成的損傷，例如在氮?dú)夥罩羞M(jìn)行900℃、30分鐘左右的熱處理。離子注入例如在1.5MeV～2.5MeV范圍的注入能量下，通過注入磷、砷、銻等N型雜質(zhì)來進(jìn)行。N型埋入層3的雜質(zhì)濃度越高越好，但在目前的注入機(jī)的能力中，在N型雜質(zhì)為磷的情況下，1×1012/cm2～3×1013/cm2左右的摻雜量為生產(chǎn)率不發(fā)生極端下降的摻雜量。
接著，如圖6C所示，在P型硅襯底1上形成LOCOS氧化膜4。在形成該LOCOS氧化膜4時(shí)，例如，由于在氧化氣氛中進(jìn)行1000℃、100分鐘的熱處理，所以N型埋入層3被擴(kuò)散，被擴(kuò)展到P型硅襯底1的表面?zhèn)取?br>
接著，如圖6D所示，在P型硅襯底1上形成柵電極5后，通過以柵電極5作為掩模的自對(duì)準(zhǔn)，在N型阱層2的N型埋入層3上方形成P型本體層6，在該P(yáng)型本體層6內(nèi)形成N型源極層7。然后，在從柵電極5分離的N型阱層2內(nèi)形成N型漏極接觸層8后，進(jìn)行用于修復(fù)離子注入造成的損傷的熱處理。
這里，通過調(diào)節(jié)在形成N型埋入層3和LOCOS氧化膜4時(shí)的離子注入和熱處理的條件，將N型埋入層3上端和P型本體層6下端實(shí)質(zhì)性地相接。再有，通過調(diào)節(jié)N型埋入層3、LOCOS氧化膜4和P型本體層6的形成條件，也可以將N型埋入層3上端和P型本體層6下端實(shí)質(zhì)性地相接。
如以上那樣，根據(jù)本實(shí)施方式的DMOS晶體管，在將DMOS晶體管用于圖1所示的電路的情況下，以P型本體層6為發(fā)射極、N型阱層2和N型埋入層3為基極、P型硅襯底1為集電極的寄生PNP晶體管工作。但是，在P型本體層6下方形成雜質(zhì)濃度高的N型埋入層3，空穴的再結(jié)合大部分在N型埋入層3內(nèi)進(jìn)行。因此，可以實(shí)現(xiàn)減小寄生PNP晶體管的hfe的DMOS晶體管。例如，寄生PNP晶體管的hfe被減低至以往的0.1～0.6左右。
此外，根據(jù)本實(shí)施方式的DMOS晶體管，N型埋入層3的雜質(zhì)濃度比N型阱層2的雜質(zhì)濃度高，N型埋入層3上端和P型本體層6下端實(shí)質(zhì)性地相接。因此，如圖7的導(dǎo)通時(shí)的電流分布所示，電流除了從N型漏極接觸層8流到N型阱層2的表面附近，經(jīng)由P型本體層6的表面部的溝道流入N型源極層7以外，還從N型漏極接觸層8傳給低電阻的N型埋入層3，大部分流向P型本體層6的表面部的溝道。因此，可以實(shí)現(xiàn)導(dǎo)通電阻低的DMOS晶體管。
此外，根據(jù)本實(shí)施方式的DMOS晶體管，由P型本體層6和N型阱層2形成寄生二極管。因此，可以實(shí)現(xiàn)具有寄生二極管的DMOS晶體管。
此外，根據(jù)本實(shí)施方式的DMOS晶體管，成為漏極的N型阱層2和N型埋入層3通過離子注入法形成在P型硅襯底1內(nèi)。因此，由于在DMOS晶體管的制造時(shí)不需要進(jìn)行外延生長(zhǎng)等工序，所以可以實(shí)現(xiàn)低價(jià)的DMOS晶體管。
此外，根據(jù)本實(shí)施方式的DMOS晶體管，用于形成N型埋入層3的N型雜質(zhì)的注入在形成LOCOS氧化膜4前進(jìn)行。因此，通過用于形成LOCOS氧化膜4的高溫下的熱處理，N型埋入層3在寬范圍中擴(kuò)散，空穴的再結(jié)合大部分在N型埋入層3內(nèi)進(jìn)行。因此，可以實(shí)現(xiàn)進(jìn)一步減小寄生PNP晶體管的hfe的DMOS晶體管。
再有，在圖6A和圖6B所示的制造工序中，在形成N型阱層2后形成N型埋入層3。但是，也可以在形成N型埋入層3后形成N型阱層2。此時(shí)，面對(duì)P型本體層6下端的N型埋入層3上端的位置通過調(diào)節(jié)N型阱層2、N型埋入層3和LOCOS氧化膜4的形成條件來調(diào)節(jié)，將N型埋入層3上端和P型本體層6下端實(shí)質(zhì)性地相接。
此外，如圖8的DMOS晶體管和CMOS元件的剖面圖所示，也可以在同一P型硅襯底1內(nèi)形成CMOS元件和DMOS晶體管，將CMOS元件的P溝道MOS的N型阱層2用于DMOS晶體管的N型阱層2。此時(shí)，P溝道MOS的N型阱層2在形成DMOS晶體管的N型阱層2時(shí)同時(shí)形成。由此，由于不需要形成DMOS晶體管的N型阱層2，所以可以實(shí)現(xiàn)更低價(jià)的DMOS晶體管。
(第2實(shí)施方式)在上述第1實(shí)施方式的DMOS晶體管中，將P型本體層形成在N型阱層內(nèi)，P型本體層下端與N型埋入層上端實(shí)質(zhì)性地相接，所以P型本體層下端與N型阱層和N型埋入層相接。因此，如圖9的DMOS晶體管的雜質(zhì)分布(圖5的Y1-Y1’部分的雜質(zhì)分布)所示，P型本體層下端的雜質(zhì)濃度高至8×1016/cm3左右，所以P型本體層下端的接合耐壓下降。因此，第2實(shí)施方式的DMOS晶體管以實(shí)現(xiàn)可提高擊穿電壓的DMOS晶體管為目的。以下，以與第1實(shí)施方式的不同點(diǎn)為中心來進(jìn)行說明。
圖10是本發(fā)明第2實(shí)施方式的DMOS晶體管的剖面圖。
本實(shí)施方式的DMOS晶體管包括N型阱層102；在內(nèi)部形成了N型埋入層103和P型本體層105的P型硅襯底101；氧化膜和多晶硅等布線材料構(gòu)成的柵電極104；以及LOCOS氧化膜(未圖示)。此時(shí)，N型阱層102和N型埋入層103成為DMOS晶體管的漏極。
P型本體層105延長(zhǎng)至柵電極104下方的部分，其一部分位于柵電極104下方。在P型本體層105內(nèi)，形成N型源極層106，使其在P型硅襯底101表面露出。P型本體層105和N型源極層106用同一金屬布線連接。
N型阱層102由P型本體層105兩側(cè)隔離開設(shè)置的兩個(gè)層構(gòu)成。N型阱層102表面的雜質(zhì)濃度，例如為1×1015/cm3～8×1016/cm3左右。在N型阱層102內(nèi)，形成N型漏極接觸層107，以使其在P型硅襯底101表面露出。
N型漏極接觸層107隔著柵電極104下方的P型本體層105而位于與N型源極層106的相反側(cè)，并與金屬布線連接。
N型埋入層103位于P型本體層105下方，N型埋入層103上端與P型本體層105下端實(shí)質(zhì)性地相接。即，N型埋入層103上端與P型本體層105下端連接，或者即使在不與P型本體層105重合的方向上與P型本體層105下端分離，也不是分離很大，例如具有0.1μm～0.2μm的間隔而彼此靠近。N型埋入層103的雜質(zhì)濃度比N型阱層102的雜質(zhì)濃度高，即N型埋入層103的雜質(zhì)濃度的峰值比N型阱層102表面的雜質(zhì)濃度高。
下面，按照?qǐng)D11A～圖11D所示的剖面圖來說明具有以上結(jié)構(gòu)的DMOS晶體管的制造方法。
首先，如圖11A所示，用離子注入法注入N型雜質(zhì)，并進(jìn)行高溫下的熱處理，在P型硅襯底101內(nèi)形成N型阱層102。此時(shí)，N型阱層102被分離形成，以使其不形成在形成了P型本體層105的部分。
接著，如圖11B所示，用離子注入法高能量注入N型雜質(zhì)，在P型硅襯底101內(nèi)形成N型埋入層103。再有，N型埋入層103的形成方法與第1實(shí)施方式的DMOS晶體管的方法相同，所以省略說明。
接著，如圖11C所示，在P型硅襯底101上形成LOCOS氧化膜(未圖示)和柵電極104后，通過以柵電極104為掩模的自對(duì)準(zhǔn)，在P型硅襯底101的沒有形成N型阱層102的部分上形成P型本體層105。在形成LOCOS氧化膜時(shí)，例如，由于在氧化氣氛中進(jìn)行1000℃、100分鐘的熱處理，所以N型埋入層103被擴(kuò)散，被擴(kuò)展到P型硅襯底101的表面?zhèn)?。此時(shí)，設(shè)定P型本體層105的形成條件，以使P型本體層105兩端達(dá)到N型阱層102。
接著，如圖11D所示，通過以柵電極104作為掩模的自對(duì)準(zhǔn)，在P型本體層105內(nèi)形成N型源極層106后，在從柵電極104分離的N型阱層102內(nèi)形成N型漏極接觸層107。然后，為了修復(fù)離子注入造成的損傷，例如在氮?dú)夥罩羞M(jìn)行900℃、30分鐘左右的的熱處理。
這里，通過調(diào)節(jié)在形成N型埋入層103和LOCOS氧化膜時(shí)的離子注入和熱處理的條件，將N型埋入層103上端和P型本體層105下端實(shí)質(zhì)性地相接。再有，通過調(diào)節(jié)N型埋入層103、LOCOS氧化膜和P型本體層105的形成條件，也可以將N型埋入層103上端和P型本體層105下端實(shí)質(zhì)性地相接。
如以上那樣，根據(jù)本實(shí)施方式的DMOS晶體管，與第1實(shí)施方式的DMOS晶體管同樣，可以實(shí)現(xiàn)具有寄生二極管、降低導(dǎo)通電阻、并且減小寄生PNP晶體管的hfe的低價(jià)的DMOS晶體管。
此外，根據(jù)本實(shí)施方式的DMOS晶體管，P型本體層105不形成在N型阱層102內(nèi)，P型本體層105下端只與N型埋入層103連接。因此，P型本體層105下端的雜質(zhì)濃度變低，P型本體層105下端的接合耐壓提高。因此，可以實(shí)現(xiàn)提高了擊穿電壓的DMOS晶體管。
圖12是表示DMOS晶體管的雜質(zhì)分布的圖。再有，實(shí)線表示第1實(shí)施方式的DMOS晶體管的雜質(zhì)分布(圖5的Y1-Y1’部分的雜質(zhì)分布)，虛線表示本實(shí)施方式的DMOS晶體管的雜質(zhì)分布(圖10的Y2-Y2’部分的雜質(zhì)分布)。
從圖12可知，P型本體層105下端的雜質(zhì)濃度與第1實(shí)施方式的DMOS晶體管的雜質(zhì)濃度比較變低，為2×1016/cm3左右。
再有，在同一P型硅襯底內(nèi)形成CMOS元件和DMOS晶體管，并也可以將CMOS元件的P溝道MOS的N型阱層用于DMOS晶體管的N型阱層。此時(shí)，形成DMOS晶體管的N型阱層時(shí)，同時(shí)形成P溝道MOS的N阱層。由此，由于不需要形成DMOS晶體管的N型阱層，所以可以實(shí)現(xiàn)更低價(jià)的DMOS晶體管。
(第3實(shí)施方式)在上述第2實(shí)施方式的DMOS晶體管中，N型阱層由位于P型本體層兩側(cè)分離開的兩個(gè)層構(gòu)成。因此，N型阱層和P型本體層之間的距離因制造偏差而產(chǎn)生變動(dòng)，所以DMOS晶體管的特性不穩(wěn)定。例如，如果N型阱層和P型本體層重合，則在重合的部分中P型本體層的雜質(zhì)濃度變稀，柵極閾值電壓或耐壓等發(fā)生變化。因此，第3實(shí)施方式的DMOS晶體管以實(shí)現(xiàn)具有穩(wěn)定的特性的DMOS晶體管作為目的。以下，以與第2實(shí)施方式的不同點(diǎn)為中心進(jìn)行說明。
圖13是本發(fā)明第3實(shí)施方式的DMOS晶體管的剖面圖。
本實(shí)施方式的DMOS晶體管包括N型阱層202；內(nèi)部形成了N型埋入層203和P型本體層205的P型硅襯底201；氧化膜和多晶硅等布線材料構(gòu)成的柵電極204；以及LOCOS氧化膜(未圖示)。此時(shí)，N型阱層202和N型埋入層203成為DMOS晶體管的漏極。
N型阱層202由位于P型本體層205兩側(cè)分離開的兩層構(gòu)成。N型阱層202表面的雜質(zhì)濃度，例如為1×1015/cm3～8×1016/cm3左右。在N型阱層202內(nèi)，形成N型漏極接觸層207，以使其在P型硅襯底201表面露出。
P型本體層205延長(zhǎng)至柵電極204下方的部分，其一部分位于柵電極204下方。在P型本體層205內(nèi)，形成N型源極層206，以使其在P型硅襯底201表面露出。P型本體層205和N型源極層206用同一金屬布線連接。
N型漏極接觸層207隔著柵電極204下方的P型本體層205而位于與N型源極層206的相反側(cè)，并與金屬布線連接。
N型埋入層203位于P型本體層205下方，N型埋入層203上端與P型本體層205下端實(shí)質(zhì)性地相接。即，N型埋入層203上端與P型本體層205下端連接，或者即使在不與P型本體層205重合的方向上與P型本體層205下端分離，也不是分離很大，例如具有0.1μm～0.2μm的間隔而彼此靠近。N型埋入層203的雜質(zhì)濃度比N型阱層202的雜質(zhì)濃度高，即N型埋入層203的雜質(zhì)濃度的峰值比N型阱層202表面的雜質(zhì)濃度高。
柵電極204包括在P型硅襯底201上隔開預(yù)定的間隔所形成的兩個(gè)柵電極。
下面，按照?qǐng)D14A～圖14D所示的剖面圖來說明具有以上結(jié)構(gòu)的DMOS晶體管的制造方法。
首先，如圖14A所示，用離子注入法高能量注入N型雜質(zhì)，為了修復(fù)離子注入造成的損傷，例如在氮?dú)夥罩羞M(jìn)行900℃、30分鐘左右的熱處理。在P型硅襯底201內(nèi)形成N型埋入層203后，在P型硅襯底201上形成LOCOS氧化膜(未圖示)和柵電極204。在形成LOCOS氧化膜時(shí)，例如，由于在氧化氣氛中進(jìn)行1000℃、100分鐘左右的熱處理，所以N型埋入層203被擴(kuò)散，擴(kuò)展到P型硅襯底201的表面?zhèn)取Ｔ儆?，N型埋入層203的形成方法與第1實(shí)施方式的DMOS晶體管的形成方法相同，所以省略說明。
接著，如圖14B所示，通過以柵電極204作為掩模的自對(duì)準(zhǔn)，在P型硅襯底201內(nèi)形成N型阱層202。此時(shí)，N型阱層202以不形成在形成了P型本體層205的部分上而分離形成。此外，由于N型阱層202延長(zhǎng)至柵電極204下方的部分，所以隔著柵電極204直至與N型阱層202的相反側(cè)的位置，不需要延長(zhǎng)N型阱層202。因此，設(shè)定N型阱層202的形成條件，以使N型阱層202的深度e比柵電極204的長(zhǎng)度d淺。例如，在柵電極204的長(zhǎng)度d為1μm的情況下，設(shè)定N型阱層202的形成條件，以使N型阱層202的深度e小于等于0.7μm。
接著，如圖14C所示，通過以柵電極204作為掩模的自對(duì)準(zhǔn)，在P型硅襯底201的沒有形成N型阱層202的部分形成P型本體層205。此時(shí)，設(shè)定P型本體層205的形成條件，以使P型本體層205兩端達(dá)到N型阱層202。
接著，如圖14D所示，通過以柵電極204作為掩模的自對(duì)準(zhǔn)，在P型本體層205內(nèi)形成N型源極層206后，在從柵電極204分離的N型阱層202內(nèi)形成N型漏極接觸層207。然后，為了修復(fù)離子注入造成的損傷，例如在氮?dú)夥罩羞M(jìn)行900℃、30分鐘左右的的熱處理。
這里，通過調(diào)節(jié)在形成N型埋入層203和LOCOS氧化膜時(shí)的離子注入和熱處理的條件，將N型埋入層203上端和P型本體層205下端實(shí)質(zhì)性地相接。再有，通過調(diào)節(jié)N型埋入層203、LOCOS氧化膜和P型本體層205的形成條件，也可以將N型埋入層203上端和P型本體層205下端實(shí)質(zhì)性地相接。
如以上那樣，根據(jù)本實(shí)施方式的DMOS晶體管，與第1實(shí)施方式的DMOS晶體管同樣，可以實(shí)現(xiàn)具有寄生二極管、降低導(dǎo)通電阻、并且減小寄生PNP晶體管的hfe的低價(jià)的DMOS晶體管。
此外，根據(jù)本實(shí)施方式的DMOS晶體管，P型本體層205和N型阱層202通過以柵電極204作為掩模的自對(duì)準(zhǔn)來形成。因此，N型阱層202和P型本體層205之間的距離偏差只依賴于柵電極204的長(zhǎng)度。另一方面，在第2實(shí)施方式的DMOS晶體管中，N型阱層202和P型本體層205之間的距離偏差還依賴于N型阱層202和柵電極204的暗室工序中的重合偏移。因此，本實(shí)施方式的DMOS晶體管，可以實(shí)現(xiàn)具有穩(wěn)定的特性的DMOS晶體管。
此外，根據(jù)本實(shí)施方式的DMOS晶體管，設(shè)定N型阱層202的深度，以使其比柵電極204的長(zhǎng)度淺。即，與第2實(shí)施方式的DMOS晶體管進(jìn)行比較，N型阱層202的深度設(shè)定得淺。因此，P型硅襯底201和N型阱層202的接合面積變小，相對(duì)于P型硅襯底201的寄生電容變小。因此，可以實(shí)現(xiàn)具有良好頻率特性的DMOS晶體管。
再有，在同一P型硅襯底內(nèi)形成CMOS元件和DMOS晶體管，并也可以將CMOS元件的P溝道MOS的N型阱層用于DMOS晶體管的N型阱層。此時(shí)，在形成DMOS晶體管的N型阱層時(shí)，同時(shí)形成P溝道MOS的阱層。由此，由于不需要形成DMOS晶體管的N型阱層，所以可以實(shí)現(xiàn)更低價(jià)的DMOS晶體管。
(第4實(shí)施方式)圖15是本發(fā)明第4實(shí)施方式的DMOS晶體管的剖面圖。
本實(shí)施方式的DMOS晶體管具有LOCOS偏移結(jié)構(gòu)，包括N型阱層302；內(nèi)部形成了N型阱層304和P型本體層306的P型硅襯底301；作為元件分離氧化膜的LOCOS氧化膜303；以及氧化膜和多晶硅等布線材料構(gòu)成的柵電極305。
N型阱層304由位于P型本體層306兩側(cè)分離開的兩層構(gòu)成。N型阱層304表面的雜質(zhì)濃度，例如為1×1015/cm3～8×1016/cm3左右。在N型阱層304內(nèi)，形成N型漏極接觸層308，以使其在P型硅襯底301表面露出。
P型本體層306延長(zhǎng)至柵電極305下方的部分，其一部分位于柵電極305下方。在P型本體層306內(nèi)，形成N型源極層307，以使其在P型硅襯底301表面露出。P型本體層306和N型源極層307用同一金屬布線連接。
N型漏極接觸層308隔著柵電極305下方的P型本體層306而位于與N型源極層307的相反側(cè)，并與金屬布線連接。
N型埋入層302位于P型本體層306下方，N型埋入層302上端與P型本體層306下端實(shí)質(zhì)性地相接。即，N型埋入層302上端與P型本體層306下端相接，或者即使在不與P型本體層306重合的方向上與P型本體層306下端分離，也不是分離很大，例如具有0.1μm～0.2μm的間隔而彼此靠近。N型埋入層302的雜質(zhì)濃度比N型阱層304的雜質(zhì)濃度高，即N型埋入層302的雜質(zhì)濃度的峰值比N型阱層304表面的雜質(zhì)濃度高。
LOCOS氧化膜303包括隔開預(yù)定的間隔而在P型硅襯底301上所形成的兩個(gè)LOCOS氧化膜。
柵電極305跨越P型硅襯底301和LOCOS氧化膜303而形成在LOCOS氧化膜303和P型硅襯底301上。
下面，按照?qǐng)D16A～圖16D所示的剖面圖來說明具有以上結(jié)構(gòu)的DMOS晶體管的制造方法。
首先，如圖16A所示，用離子注入法高能量注入N型雜質(zhì)，為了修復(fù)離子注入造成的損傷，例如在氮?dú)夥罩羞M(jìn)行900℃、30分鐘左右的熱處理。在P型硅襯底301內(nèi)形成N型埋入層302后，在P型硅襯底301上形成LOCOS氧化膜303。在形成LOCOS氧化膜303時(shí)，例如，由于在氧化氣氛中進(jìn)行1000℃、100分鐘左右的熱處理，所以N型埋入層302被擴(kuò)散，擴(kuò)展到P型硅襯底301的表面?zhèn)?。再有，N型埋入層302的形成方法與第1實(shí)施方式的DMOS晶體管的形成方法相同，所以省略說明。
接著，如圖16B所示，通過以LOCOS氧化膜303作為掩模的自對(duì)準(zhǔn)而在P型硅襯底301內(nèi)形成N型阱層304。此時(shí)，N型阱層304以不形成在形成了P型本體層306的部分上而分離形成。此外，由于N型阱層304延長(zhǎng)至柵電極305下方的部分，所以隔著柵電極305直至與N型阱層304的相反側(cè)的位置，不需要延長(zhǎng)N型阱層304。因此，設(shè)定N型阱層304的形成條件，以使N型阱層304的深度比柵電極305的長(zhǎng)度淺。
接著，如圖16C所示，在P型硅襯底301和LOCOS氧化膜303上形成柵電極305。
接著，如圖16D所示，通過以柵電極305作為掩模的自對(duì)準(zhǔn)，在沒有形成N型阱層304的P型硅襯底301內(nèi)形成P型本體層306，并在該P(yáng)型本體層306內(nèi)形成N型源極層307。然后，在從柵電極305分離的N型阱層304內(nèi)形成N型漏極接觸層308。而且，為了修復(fù)離子注入造成的損傷，例如在氮?dú)夥罩羞M(jìn)行900℃、30分鐘左右的的熱處理。此時(shí)，設(shè)定P型本體層306的形成條件，以使P型本體層306兩端到達(dá)N型阱層304。
這里，通過調(diào)節(jié)在形成N型埋入層302和LOCOS氧化膜303時(shí)的離子注入和熱處理的條件，將N型埋入層302上端和P型本體層306下端實(shí)質(zhì)性地相接。再有，通過調(diào)節(jié)N型埋入層302、LOCOS氧化膜303和P型本體層306的形成條件，也可以將N型埋入層302上端和P型本體層306下端實(shí)質(zhì)性地相接。
如以上那樣，根據(jù)本實(shí)施方式的DMOS晶體管，與第1實(shí)施方式的DMOS晶體管同樣，可以實(shí)現(xiàn)具有寄生二極管、降低導(dǎo)通電阻、并且減小寄生PNP晶體管的hfe的低價(jià)的DMOS晶體管。
此外，根據(jù)本實(shí)施方式的DMOS晶體管，與第3實(shí)施方式的DMOS晶體管同樣，可以實(shí)現(xiàn)具有良好頻率特性的DMOS晶體管。
此外，本實(shí)施方式的DMOS晶體管具有LOCOS偏移構(gòu)造。因此，與第1實(shí)施方式的DMOS晶體管相比，由于耐壓提高，所以可以實(shí)現(xiàn)進(jìn)一步提高擊穿電壓的DMOS晶體管。
此外，根據(jù)本實(shí)施方式的DMOS晶體管，P型本體層306和N型阱層304通過以LOCOS氧化膜303和柵電極305作為掩模的自對(duì)準(zhǔn)來形成。因此，N型阱層304和P型本體層306之間的距離偏差只依賴于LOCOS氧化膜303和柵電極303的暗室工序中的重合偏移。另一方面，在用第2實(shí)施方式的DMOS晶體管來實(shí)現(xiàn)LOCOS偏移構(gòu)造的DMOS晶體管的情況下，形成N型阱層304后，依次形成LOCOS氧化膜303、柵電極305、P型本體層306，所以N型阱層304和P型本體層306之間的距離偏差只依賴于N型阱層304和LOCOS氧化膜303的暗室工序的重合偏移、以及LOCOS氧化膜303和柵電極305的暗室工序的重合偏移。因此，本實(shí)施方式的DMOS晶體管，可以實(shí)現(xiàn)具有穩(wěn)定特性的DMOS晶體管。
再有，在同一P型硅襯底內(nèi)形成CMOS元件和DMOS晶體管，并可以將CMOS元件的P溝道MOS的N型阱層用于DMOS晶體管的N型阱層。此時(shí)，P溝道MOS的N型阱層在形成DMOS晶體管的N型阱層時(shí)被同時(shí)形成。由此，不需要形成DMOS晶體管的N型阱層，所以可以實(shí)現(xiàn)更低價(jià)的DMOS晶體管。
以上，根據(jù)實(shí)施方式說明了本發(fā)明的DMOS晶體管，但本發(fā)明不限于這些實(shí)施方式，當(dāng)然可以進(jìn)行各種變形或修正而不脫離本發(fā)明的范圍。
例如，在上述實(shí)施方式中，記載了將DMOS晶體管作為N溝道MOS晶體管，但也可以是所有的導(dǎo)電型為相反導(dǎo)電型的P溝道MOS晶體管，可獲得同樣的效果。
本發(fā)明的產(chǎn)業(yè)上的可利用性在于，本發(fā)明可用于半導(dǎo)體器件及其制造方法，特別是可用于DMOS晶體管及其制造方法等。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于包括第1導(dǎo)電型的半導(dǎo)體襯底、以及形成在所述半導(dǎo)體襯底上的柵電極；所述半導(dǎo)體襯底具有與第1導(dǎo)電型相反極性的第2導(dǎo)電型的阱層；形成在所述阱層內(nèi)的第2導(dǎo)電型的漏極接觸層；第1導(dǎo)電型的本體層；形成在所述本體層內(nèi)的第2導(dǎo)電型的源極層；以及第2導(dǎo)電型的埋入層，所述本體層和所述源極層通過用所述柵電極作為掩模的自對(duì)準(zhǔn)形成，所述漏極接觸層隔著所述柵電極下方的本體層形成在與所述源極層相反的一側(cè)，所述埋入層形成在所述本體層下方。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述埋入層的上端與所述本體層的下端實(shí)質(zhì)性地相接。
3.如權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述阱層形成在所述半導(dǎo)體襯底的沒有形成所述本體層的部分。
4.如權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，所述柵電極包括具有預(yù)定的間隔而形成在所述半導(dǎo)體襯底上的第1柵電極和第2柵電極，所述阱層通過用所述第1柵電極和所述第2柵電極作為掩模的自對(duì)準(zhǔn)形成。
5.如權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，所述阱層的深度比位于所述阱層上方的所述第1柵電極或所述第2柵電極的長(zhǎng)度淺。
6.如權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件還包括形成在所述半導(dǎo)體襯底的沒有形成所述本體層的部分上的LOCOS氧化膜，所述阱層形成在所述半導(dǎo)體襯底的沒有形成所述阱層的部分，所述LOCOS氧化膜包括具有預(yù)定的間隔而形成在所述半導(dǎo)體襯底上的第1LOCOS氧化膜和第2LOCOS氧化膜，所述柵電極跨越所述第1LOCOS氧化膜和所述半導(dǎo)體襯底而形成在所述第1LOCOS氧化膜和所述半導(dǎo)體襯底上，所述阱層通過用所述第1LOCOS氧化膜和所述第2LOCOS氧化膜作為掩模的自對(duì)準(zhǔn)形成。
7.如權(quán)利要求6所述的半導(dǎo)體器件，其特征在于，所述阱層的深度比位于所述阱層上方的所述柵電極的長(zhǎng)度淺。
8.如權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述本體層形成在所述阱層內(nèi)。
9.如權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述埋入層的雜質(zhì)濃度比所述阱層的雜質(zhì)濃度高。
10.一種半導(dǎo)體器件的制造方法，其特征在于，該方法包括阱層形成工序，在第1導(dǎo)電型的半導(dǎo)體襯底內(nèi)，形成與第1導(dǎo)電型相反極性的第2導(dǎo)電型的阱層，；埋入層形成工序，在所述半導(dǎo)體襯底內(nèi)，形成第2導(dǎo)電型的埋入層；柵電極形成工序，在所述半導(dǎo)體襯底上形成柵電極；本體層形成工序，在所述半導(dǎo)體襯底內(nèi)的所述埋入層上方，通過用所述柵電極作為掩模的自對(duì)準(zhǔn)來形成第1導(dǎo)電型的本體層；源極層形成工序，在所述本體層內(nèi)，通過用所述柵電極作為掩模的自對(duì)準(zhǔn)來形成第2導(dǎo)電型的源極層；以及漏極接觸層形成工序，在隔著所述柵電極下方的所述本體層并與所述源極層相反一側(cè)的所述阱層內(nèi)，形成第2導(dǎo)電型的漏極接觸層。
11.如權(quán)利要求10所述的半導(dǎo)體器件的制造方法，其特征在于，所述半導(dǎo)體器件的制造方法還包括在所述埋入層形成工序之后，在所述半導(dǎo)體襯底上形成LOCOS氧化膜的LOCOS氧化膜形成工序，在所述LOCOS氧化膜形成工序、所述埋入層形成工序和所述本體層形成工序中，形成所述埋入層和所述本體層，以使所述埋入層的上端與所述本體層的下端實(shí)質(zhì)性地相接。
12.如權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于，在所述本體層形成工序中，在所述半導(dǎo)體襯底的沒有形成所述阱層的部分形成本體層。
13.如權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于，所述柵電極包括具有預(yù)定的間隔而形成在所述半導(dǎo)體襯底上的第1柵電極和第2柵電極，在所述阱層形成工序中，通過用所述第1柵電極和所述第2柵電極作為掩模的自對(duì)準(zhǔn)來形成所述阱層。
14.如權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其特征在于，在所述阱層形成工序中，形成所述阱層，以使其深度比位于所述阱層上方的所述第1柵電極或所述第2柵電極的長(zhǎng)度淺。
15.如權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于，所述LOCOS氧化膜包括具有預(yù)定的間隔而形成在所述半導(dǎo)體襯底上的第1LOCOS氧化膜和所述第2LOCOS氧化膜，所述柵電極跨越所述第1LOCOS氧化膜和所述半導(dǎo)體襯底而形成在所述第1LOCOS氧化膜和所述半導(dǎo)體襯底上，在所述阱層形成工序中，通過用所述第1LOCOS氧化膜和所述第2LOCOS氧化膜作為掩模的自對(duì)準(zhǔn)來形成所述阱層，在所述本體層形成工序中，在所述半導(dǎo)體襯底的沒有形成所述阱層的部分形成本體層。
16.如權(quán)利要求15所述的半導(dǎo)體器件的制造方法，其特征在于，在所述阱層形成工序中，形成所述阱層，以使其深度比位于所述阱層上方的所述柵電極的長(zhǎng)度淺。
17.如權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于，在所述埋入層形成工序中，形成所述埋入層，以使所述埋入層的雜質(zhì)濃度比所述阱層的雜質(zhì)濃度高。
18.如權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于，所述半導(dǎo)體器件的制造方法還包括在所述半導(dǎo)體襯底內(nèi)形成互補(bǔ)型MOS晶體管的互補(bǔ)型MOS晶體管形成工序，所述互補(bǔ)型MOS晶體管的阱層按照與所述阱層形成工序中形成的所述阱層相同的條件來形成。
19.如權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于，在所述本體層形成工序中，在所述阱層內(nèi)形成所述本體層。
20.如權(quán)利要求10所述的半導(dǎo)體器件的制造方法，其特征在于，在所述埋入層形成工序中，用離子注入法來形成所述埋入層。
全文摘要
本發(fā)明的目的在于提供一種具有寄生二極管、并且減小寄生PNP晶體管的hfe的低價(jià)的半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件包括P型硅襯底(1)和形成在P型硅襯底(1)上的柵電極(5)，P型硅襯底(1)具有N型阱層(2)、N型埋入層(3)、P型本體層(6)、形成在P型本體層(6)內(nèi)的N型源極層(7)、以及形成在N型阱層(2)內(nèi)的N型漏極接觸層(8)，P型本體層(6)和N型源極層(7)通過用柵電極(5)作為掩模的自對(duì)準(zhǔn)來形成，N型漏極接觸層(8)隔著柵電極(5)下方的P型本體層(6)形成在與N型源極層(7)相反的一側(cè)，N型埋入層(3)形成在P型本體層(6)下方。
文檔編號(hào)H01L29/78GK1697197SQ200510070258
公開日2005年11月16日 申請(qǐng)日期2005年5月13日 優(yōu)先權(quán)日2004年5月14日
發(fā)明者井上真幸, 大平明 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社