專利名稱：雙柵極鰭型場效應(yīng)晶體管增益單元及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明總的來說涉及半導(dǎo)體結(jié)構(gòu)和器件及其制造方法，更具體而言，涉及存儲增益單元(memory gain cell)和存儲電路以及該存儲增益單元的制造方法。
背景技術(shù)：
隨機存取存儲(RAM)器件允許在存儲單元上執(zhí)行讀和寫操作從而操作和存取所存儲的二進制數(shù)據(jù)或二進制操作狀態(tài)。示例性的RAM器件包括動態(tài)隨機存取存儲器(DRAM)和靜態(tài)隨機存取存儲器(SRAM)。通常，高二進制操作狀態(tài)(即高邏輯電平)近似等于電源電壓而低二進制操作狀態(tài)(即低邏輯電平)近似等于參考電壓，一般為地電壓。SRAM存儲單元被設(shè)計為保持所存儲的二進制操作狀態(tài)直至所保持的值被新的值改寫或直至電源斷開。相反，DRAM存儲單元丟失所存儲的二進制操作狀態(tài)，除非其通過感測所保持的值并將所保持的值回寫到DRAM單元、由此使DRAM存儲單元恢復(fù)到其初始狀態(tài)而被每數(shù)毫秒地周期性刷新。盡管受到以上限制，但由DRAM存儲單元所組成的存儲電路相對于基于SRAM存儲單元的存儲電路，在許多應(yīng)用中受到偏愛，因為其可觀的更大的可達到的單元密度以及所需的低功耗。
每個SRAM存儲單元所需的面積對于確定SRAM存儲電路的數(shù)據(jù)存儲電容起作用。這個面積是構(gòu)成每個存儲單元的元件的數(shù)目和每個元件的特征尺寸(feature size)的函數(shù)。傳統(tǒng)的SRAM存儲單元由四至六個晶體管所構(gòu)成，其具有四個交叉耦合的晶體管或兩個晶體管和兩個電阻，以及兩個單元存取晶體管。與每個SRAM存儲單元所需的多個晶體管相反，可以用用于保持電荷的單個電容和用于存取作為電荷存儲在電容中的保持值的單個晶體管，來制造DRAM存儲單元。隨著源于光刻技術(shù)進步的特征尺寸的縮小，可以改善絕對的SRAM單元尺寸。然而，SRAM單元尺寸的進一步降低可能需要對于基本單元結(jié)構(gòu)的更根本的改變。盡管其相對于DRAM單元的優(yōu)點，但傳統(tǒng)的SRAM單元制造起來昂貴且消耗襯底表面的較大面積，這限制了單元密度。
增益單元的操作與SRAM單元和DRAM單元的操作形成對照。在傳統(tǒng)的增益單元中，存儲電容所保持的電荷用作柵極，其調(diào)整通過遠端存取電路在感測源極線(sense source line)和感測漏極線(sense drain line)上所感測到的電流。與DRAM單元類似，增益單元的保持值必須被周期性地刷新。盡管增益單元沒有DRAM單元緊湊，但增益單元比DRAM單元操作更快。盡管增益單元比SRAM單元操作慢，但增益單元比SRAM單元更加緊湊。因此，增益單元是諸如片上高速緩沖存儲器的應(yīng)用的合適候選者。
因此，所需的是這樣的存儲電路，其中每個增益單元比傳統(tǒng)的SRAM單元消耗更小的每單元面積，包含了存儲電容以作為存儲器件，并且對于簡化的存取需要起重要作用。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的原理，存儲增益單元包括了能夠保持所存儲的電荷的存儲器件、寫器件和讀器件。所述讀器件包括半導(dǎo)體材料的鰭，在所述鰭的側(cè)面并與所述鰭通過柵極電介質(zhì)電隔離的第一柵電極和第二柵電極，以及形成在與所述第一和第二柵電極相鄰的鰭中的源極和漏極。所述第一柵電極與所述存儲器件電耦合。所述第一和第二柵電極是可操作的，用于門控(gating)限定在所述源極和所述漏極之間的所述鰭的區(qū)域，由此調(diào)節(jié)從源極流向漏極的電流。當(dāng)所述鰭的所述區(qū)域在讀操作期間被門控時，所述電流依賴于由存儲器件所存儲的電荷。與所述存儲器件電耦合的寫器件適用于對所述存儲器件充電和放電，以定義被存儲的電荷。
在本發(fā)明的另一方面中，制造用于增益單元的結(jié)構(gòu)的方法包括在界定于半導(dǎo)體材料的有源層中的鰭的側(cè)面形成第一柵電極和第二柵電極，以及在與所述第一和第二柵電極相鄰的所述鰭中形成第一和第二源極/漏極區(qū)。該方法還包括形成第一和第二電容極板，所述第一和第二電容極板以與所述鰭和所述第一柵電極基本垂直的關(guān)系設(shè)置，其中所述第一電容極板與所述第一柵電極電耦合。所述第一和第二電容極板彼此電隔離。該方法還可包括形成與所述第一電容極板耦合的寫器件，用于對所述第一極板充電和放電從而定義被存儲的電荷。


包括在說明書中并構(gòu)成其一部分的附圖，與以上給出的對本發(fā)明的概括描述以及以下將給出的對實施例的詳細描述一起，用于說明本發(fā)明的原理。
圖1A是襯底的一部分的概略頂視圖；圖1B是沿圖1A的線1B-1B所得到的剖面圖；圖2A-16A和2B-16B是分別與圖1A和1B相對應(yīng)的根據(jù)本發(fā)明實施例的順序制造階段；圖17A-31A和圖17B-31B是分別與圖1A和1B相對應(yīng)的根據(jù)本發(fā)明可選擇的實施例的順序制造階段。
具體實施例方式
參照圖1A和1B，一般用附圖標(biāo)記10表示的絕緣體上半導(dǎo)體(SOI)襯底包括通過絕緣層16(例如掩埋氧化物(buried oxide))與處理晶片14垂直隔開的硅(或者另一合適的半導(dǎo)體材料)的有源層12。絕緣層16將有源層12與通常為硅的處理晶片14電隔離?？梢酝ㄟ^任何標(biāo)準(zhǔn)技術(shù)、如晶片鍵合或通過注入氧的分離(SIMOX)技術(shù)，來制造SOI襯底10。在本發(fā)明的示例性實施例中，可以用n型摻雜劑初始摻雜構(gòu)成有源層12的硅使其變成n型或者用p型摻雜劑摻雜使其變成p型。處理晶片14可以由任何適合的半導(dǎo)體材料形成，包括但不限于硅和多晶硅。構(gòu)成絕緣層16的電介質(zhì)材料通常為二氧化硅(SiO2)，其厚度在約50納米至約150納米的范圍內(nèi)，但不限于此。有源層12可以薄至約10納米或更小，通常在約20納米至約150納米的范圍內(nèi)。在圖1B中處理晶片14的厚度并未按比例表示。
有源層12覆蓋有硬掩模材料層17，如墊氮化物(pad nitride)，從而提供自對準(zhǔn)上部氧化阻擋和拋光終止物，使得允許使用侵蝕性的干蝕刻工藝、如等離子體蝕刻。為此，在有源層12的上方涂敷硬掩模材料的共形毯(conformal blanket)，其可以為10納米至150納米的氮化硅(Si3N4)。盡管未示出，但適當(dāng)?shù)碾娊橘|(zhì)材料、如SiO2的隔離區(qū)包圍圖1A和1B中可見的有源層12的部分。
此處提到如“垂直”、“水平”等的術(shù)語，是以實例的方式，而并非限制的方式，從而建立一個參考架構(gòu)。此處所使用的術(shù)語“水平”定義為平行于常規(guī)平面或SOI襯底10的表面的平面，而不管取向。術(shù)語“垂直”指的是與前面定義的水平相垂直的方向。如“上”、“之上”、“下面”、“側(cè)”(如在“側(cè)壁”中)、“更高”、“更低”、“上方”、“之下”和“下”的術(shù)語，均相對于水平面而定義。應(yīng)理解的是，在不偏離本發(fā)明的主旨和范圍的前提下，也可以采用各種其他的參考架構(gòu)。
參照圖2A和2B，其中與圖1A和1B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，通過標(biāo)準(zhǔn)的光刻和蝕刻工藝構(gòu)圖有源層12和層17，從而限定用于構(gòu)建讀器件37(圖6A和6B)的硅鰭18，以及來自于有源層12并將用于構(gòu)建寫器件44(圖10A和10B)的襯底的硅本體20。分別用代表層17的殘余物的蓋層17a、17b來覆蓋硅鰭18和硅本體20。選擇蝕刻工藝的化學(xué)物質(zhì)從而使其停止在絕緣層16的水平面處。在硅鰭18的垂直側(cè)壁上形成柵極電介質(zhì)22。柵極電介質(zhì)22可以包括從干氧環(huán)境或蒸汽生長的氧化物(即SiO2)或者SiO2的淀積層。可選擇地，可以從許多備選高介電常數(shù)(高k)材料中的任何一種形成柵極電介質(zhì)22，所述高介電常數(shù)材料包括但不限于Si3N4、氮氧化硅(SiOxNy)、SiO2和Si3N4的柵極電介質(zhì)疊層、以及如Ta2O5的金屬氧化物，正如本領(lǐng)域普通技術(shù)人員所共知的那樣?？梢酝ㄟ^將柵極電介質(zhì)22形成到硅本體20的垂直側(cè)壁的工藝來涂敷介電層23。
參照圖3A和3B，其中與圖2A和2B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，用抗蝕劑層24來掩蔽硅鰭18。使用蝕刻工藝去除作為柵極電介質(zhì)22的形成工藝的人工產(chǎn)物而形成的任何介電層23(圖2A和2B)。
參照圖4A和4B，其中與圖3A和3B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，在完成去除介電層23(圖2A和2B)的蝕刻工藝之后，剝離抗蝕劑層24。淀積柵極導(dǎo)體層26，以用于填充包圍硅鰭18和硅本體20的溝槽以及相鄰的硅鰭和區(qū)域(未示出)之間的其他溝槽。柵極導(dǎo)體層26可以是任何適合的導(dǎo)電材料，包括但不限于多晶硅、非晶硅、非晶硅和多晶硅的組合、以及淀積為摻雜層的多晶硅-鍺。在本發(fā)明的某些可選擇的實施例中，柵極導(dǎo)體層26可以由一種或多種金屬形成，如鎢、鈦、鉭、鉬或鎳，或者由金屬硅化物或金屬氮化物形成，其使用物理氣相淀積、化學(xué)氣相淀積或本領(lǐng)域中所共知的任何其他技術(shù)所淀積。
層26被拋光并使用各向異性蝕刻工藝使其垂直凹進。用通過化學(xué)氣相淀積(CVD)而共形淀積的如SiO2的合適的電介質(zhì)材料層28，來覆蓋凹進層26。依據(jù)作為拋光停止物的蓋層17a、b的上部水平表面，通過化學(xué)機械拋光(CMP)或任何其他適合的平坦化技術(shù)，使層28被拋光變平并且平坦化。
參照圖5A和5B，其中與圖4A和4B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，通過常規(guī)工藝形成圖案化的抗蝕劑層30。使用對于共同界定掩蔽區(qū)域的抗蝕劑層30和形成蓋層17b的材料有選擇性的蝕刻工藝，來選擇性地去除非掩蔽區(qū)域中的層26和28，由此轉(zhuǎn)印圖案化的抗蝕劑層30中的特征圖案(feature)。絕緣層16用作所述蝕刻工藝的蝕刻停止物，所述蝕刻工藝對于層16也有選擇性。如本領(lǐng)域技術(shù)人員所共知的那樣，蝕刻停止物是插入層，其被設(shè)計為防止蝕刻劑進入下面的層或覆層。蝕刻停止物的特征在于，比起相鄰層或者將通過蝕刻工藝被去除的層，其對于選擇性蝕刻工藝具有非常大的蝕刻抵抗性。柵極導(dǎo)體層26的殘余部分界定了柵電極27和29，其形成為與柵極電介質(zhì)22相鄰并毗鄰硅鰭18的相對的垂直側(cè)壁。柵極電介質(zhì)22將柵電極27和29與硅鰭18電隔離。
參照圖6A和6B，其中與圖5A和5B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，剝離抗蝕劑層30并且大體上在硅本體20和絕緣層16的周圍部分上方涂覆另一圖案化的抗蝕劑層32。通過摻雜雜質(zhì)，如n型或p型雜質(zhì)，在硅鰭18的相對端部中界定源極/漏極區(qū)34和36。使用已發(fā)展為形成源極/漏極區(qū)34、36并為特定性能需求而修整的各種方法中的任何一種，可以完成源極/漏極區(qū)34和36的界定。例如，可以通過如圖6A中的箭頭35所概略性表示的傾斜離子注入來形成源極/漏極區(qū)34和36，該傾斜離子注入在沒有被層28和柵電極27和29掩蔽的硅鰭18的相對端部區(qū)域，通過柵極電介質(zhì)22，以1keV至100keV的注入能量，注入通常在約5×1014atoms/cm2或更大量級的離子劑量的適合的n型或p型雜質(zhì)?？刮g劑層32用作硅本體20的注入掩模。源極/漏極區(qū)34和36每個都具有分別與柵電極27和29的相對側(cè)邊緣之一自對準(zhǔn)的結(jié)。此處所使用的短語“源極/漏極區(qū)”描述的是可以用作源極或者漏極的區(qū)域，取決于其連接到源電壓還是漏電壓。
在注入期間被屏蔽的位于源極/漏極區(qū)34和36之間的硅鰭18的一部分界定了溝道，所述溝道具有通過施加到柵電極27和29上且通過柵極電介質(zhì)22容性耦合的電壓所調(diào)節(jié)的電阻率。該雙柵極鰭型場效應(yīng)晶體管(FinFET)結(jié)構(gòu)定義了用于存儲增益單元106(圖16A和16B)的讀器件，其大體上用附圖標(biāo)記37來表示。FinFET讀器件37具有小的溝道尺寸，而沒有通常的短溝道效應(yīng)，比如通常與這些尺寸的傳統(tǒng)平面型金屬氧化物半導(dǎo)體FET(MOSFET)相關(guān)的源極和漏極之間的過度的截止?fàn)顟B(tài)泄漏。
參照圖7A和7B，其中與圖6A和6B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，剝離抗蝕劑層32并將絕緣層38共形地淀積到襯底12上。依據(jù)作為拋光停止物的蓋層17a和17b的上部水平表面，通過平坦化技術(shù)、如CMP，使絕緣層38被拋光變平并且平坦化。絕緣層38可以是例如通過使用原硅酸四乙酯(TEOS)作為硅前體源(siliconprecursor source)的CVD而淀積的SiO2。通常TEOS-SiO2膜被理解為硅的非化學(xué)計量的氧化物(non-stoichiometric oxide)，盡管其一般被稱為二氧化硅。大體上在硅鰭18和絕緣層38的周圍部分的上方涂覆圖案化的抗蝕劑層40。通過對絕緣層38的材料具有選擇性的干蝕刻工藝從硅本體20去除蓋層17b。剝離抗蝕劑層40并在硅本體20的頂部形成柵極電介質(zhì)42。柵極電介質(zhì)42可以包括從干氧環(huán)境或蒸汽生長的氧化物(即SiO2)。柵極電介質(zhì)42的厚度可以依據(jù)要形成的寫器件44(圖10A和10B)的所需性能而變化。
參照圖8A和8B，其中與圖7A和7B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，橫跨襯底10形成圖案化的抗蝕劑層46。通過各向異性干蝕刻工藝來形成接觸開口48，該各向異性干蝕刻工藝對于構(gòu)成柵電極29的材料有選擇性的來去除絕緣層28和38的材料。
參照圖9A和9B，其中與圖8A和8B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，在完成形成接觸開口48的蝕刻工藝之后剝離抗蝕劑層46。將導(dǎo)電層50共形地淀積在襯底10上，其填充接觸開口48并填充在柵極電介質(zhì)42上方的空間。導(dǎo)電層50可以是任何適合的導(dǎo)電材料，包括但不限于多晶硅、非晶硅、非晶硅和多晶硅的組合、以及淀積為摻雜層的多晶硅-鍺。在本發(fā)明的某些可選擇的實施例中，導(dǎo)電層50可以由一種或多種金屬形成，如鎢、鈦、鉭、鉬或鎳，或者由金屬硅化物或金屬氮化物形成，其使用物理氣相淀積、化學(xué)氣相淀積或本領(lǐng)域中所共知的任何其他技術(shù)所淀積。
參照圖10A和10B，其中與圖9A和9B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，形成讀線(read line)52和寫線(wirteline)54。為此，硬掩模材料的可選蓋層56淀積在導(dǎo)電層50上并與導(dǎo)電層50一起被構(gòu)圖。通過標(biāo)準(zhǔn)的光刻和蝕刻工藝構(gòu)圖導(dǎo)電層50和蓋層56(如果存在蓋層56)，從而使用圖案化的抗蝕劑層(未示出)作為模板，界定讀線52和寫線54。覆蓋在柵極電介質(zhì)42上的寫線54的那段長度用作所描繪的示例性存儲增益單元的寫器件44的柵電極，該示例性存儲增益單元是構(gòu)成存儲電路的許多相同的增益單元中的一個。寫線54與在存儲電路的一列上排列的寫器件44相耦合。與寫線54類似并大體上與其平行的其他寫線與在正在制造的存儲電路的其他列上的寫器件44相耦合。
在剝離抗蝕劑之后，繼而分別在讀線52和寫線54上形成如Si3N4的材料的側(cè)壁間隔物58和60，正如本領(lǐng)域普通技術(shù)人員所熟知的那樣。寫線54和側(cè)壁間隔物60用作注入摻雜劑物質(zhì)(dopant species)以形成源極/漏極區(qū)62和64的自對準(zhǔn)掩模。注入摻雜劑物質(zhì)以形成源極/漏極區(qū)62和64的技術(shù)為本領(lǐng)域普通技術(shù)人員所共知。簡要地說，使用寫線54和側(cè)壁間隔物60作為自對準(zhǔn)離子注入掩模，將適合于p型或者n型源極/漏極區(qū)62和64的摻雜劑物質(zhì)注入到硅本體20中，之后是消除注入損傷并激活摻雜劑物質(zhì)的熱退火。在形成間隔物60之前，可以通過本領(lǐng)域普通技術(shù)人員所知的技術(shù)在寫線54相對側(cè)的硅本體20中形成源極和漏極擴展區(qū)(未示出)。在源極/漏極區(qū)62和64之間界定的硅本體20的部分構(gòu)成具有電阻率的溝道，該電阻率通過從電源施加到寫線54并且通過柵極電介質(zhì)42靜電耦合到所述溝道的電壓而被控制。優(yōu)選地，源極/漏極區(qū)64是通過柵電極27與電容104(圖16A和16B)電耦合的漏極。
參照圖11A和11B，其中與圖10A和10B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，通過例如CVD橫跨襯底10淀積如TEOS SiO2的介電層66，然后通過CMP或任何其他適合的平坦化技術(shù)將其拋光變平。使用利用圖案化的抗蝕劑層73作為模板的常規(guī)的光刻和各向異性蝕刻工藝，構(gòu)造并蝕刻接觸開口68、70和72。接觸開口68延伸至寫器件44的源極/漏極區(qū)62的深度并露出源極/漏極區(qū)62。接觸開口70和72延伸穿過層66和蓋層17a到達讀器件37的源極/漏極區(qū)34和36的深度，由此分別暴露源極/漏極區(qū)34和36。開口74通過介電層28和66垂直延伸到用作蝕刻停止物的柵電極27的深度，所述開口74也通過形成接觸開口68、70和72的蝕刻工藝形成，該蝕刻工藝對于有源層12和柵電極27的材料有選擇性的來蝕刻層28和66。
參照圖12A和12B，其中與圖11A和11B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，用相應(yīng)的導(dǎo)電材料的接觸物76、78、80和82來填充開口68、70、72和74，以結(jié)束金屬鑲嵌工藝流程。因此，通過蒸鍍、濺射或其他公知技術(shù)共形地淀積適當(dāng)?shù)膶?dǎo)電材料層，如摻雜的多晶硅、硅化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后一般使用CMP將其平坦化，從而從介電層66去除所述導(dǎo)電層的過量部分。
參照圖13A和13B，其中與圖12A和12B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，通過例如CVD橫跨襯底10淀積如TEOS-SiO2的另一介電層84。通過金屬鑲嵌工藝流程，在介電層84中界定讀源極線86、讀漏極線88、寫位線90和電容接觸92。為此，使用常規(guī)的光刻和蝕刻工藝構(gòu)圖介電層84，并且，通過蒸鍍、濺射或其他公知技術(shù)共形地淀積適當(dāng)?shù)膶?dǎo)電材料層，如摻雜的多晶硅、硅化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后一般使用CMP將其平坦化以從介電層84去除所述導(dǎo)電層的過量部分。讀源極線86和讀漏極線88通過接觸物78和80分別與讀器件37的源極/漏極區(qū)34和36以及其他存儲增益單元(未示出)的讀器件37的源極/漏極區(qū)34和36相耦合。寫位線90通過接觸物76與寫器件44的源極/漏極區(qū)62相耦合。附加的讀源極線和讀漏極線以及寫位線(未示出)與存儲電路的其他行中的增益單元電耦合。
參照圖14A和14B，其中與圖13A和13B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，通過例如CVD橫跨襯底10淀積如TEOS-SiO2的另一介電層94。通過使用常規(guī)的光刻和蝕刻工藝構(gòu)圖介電層94，并且通過蒸鍍、濺射或其他公知技術(shù)共形地淀積適當(dāng)?shù)膶?dǎo)電材料層，如摻雜的多晶硅、硅化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后一般使用CMP將其平坦化以從介電層94上去除所述導(dǎo)電層的過量部分，來在介電層94中界定電容栓(capacitor stud)96。介電層94將讀源極線86、讀漏極線88和寫位線90與上覆的電容104(圖16A和16B)電隔離，所述電容104將按照如下所述形成。
參照圖15A和15B，其中與圖14A和14B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，通過蒸鍍、濺射或其他公知技術(shù)淀積適當(dāng)?shù)膶?dǎo)電材料層，如摻雜的多晶硅、硅化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后使用常規(guī)的光刻和蝕刻工藝對其構(gòu)圖，以界定與電容栓96電耦合的下部電容電極或電容極板98。通過例如CVD橫跨襯底10淀積電介質(zhì)材料的電容電介質(zhì)100。適合的電介質(zhì)材料包括SiO2、Si3N4、氮氧化硅、SiO2和Si3N4的交疊層、五氧化二鉭(Ta2O5)、鈦酸鍶鋇(BST)和鋯鈦酸鉛(PZT)中的至少一種。優(yōu)選地，電容電介質(zhì)100由高介電常數(shù)(例如至少約為9)的材料形成，如BST、PZT或Ta2O5。
參照圖16A和16B，其中與圖15A和15B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，通過蒸鍍、濺射或其他公知技術(shù)淀積適當(dāng)導(dǎo)電材料的另一層，如摻雜的多晶硅、硅化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后使用常規(guī)的光刻和蝕刻工藝對其構(gòu)圖，以界定通過電容電介質(zhì)100與電容極板98電隔離的上部電容電極或電容極板102。上部電容極板102接地。上部和下部電容極板98、102以及電容電介質(zhì)100共同定義了存儲器件或電容104，其通過接觸物82、電容接觸92和電容栓96與讀器件37的柵電極27之一電耦合。該完成的結(jié)構(gòu)定義了單個存儲增益單元106。
使用并參照圖16A和16B，多個存儲增益單元106與外圍電路電耦合以定義存儲電路。外圍電路用于單獨訪問特定增益單元106的寫器件44(圖10A-10B，其是MOSFET)，將所訪問的存儲增益單元106的電容104充電以設(shè)定兩個互斥并且自保持的二進制操作狀態(tài)之一、即0(即關(guān)斷)或1(即開啟)。為此，外圍電路向?qū)懢€54提供電壓，使得寫器件44改變將源極/漏極區(qū)62和64分開的溝道的電阻率。在源極/漏極區(qū)64與電容104之間傳輸?shù)碾姾蓪﹄娙?04充電或者放電從而設(shè)定二進制操作狀態(tài)。
外圍電路訪問特定增益單元106的讀器件37(其是雙柵極FinFET)，用于感測所訪問的增益單元106的電容104的二進制操作狀態(tài)(即存儲電荷)。在電壓從外圍電路施加到讀線52時，通過流過源極/漏極區(qū)34和36之間的硅鰭18的溝道的電流，來檢測所存儲的二進制操作狀態(tài)，源極/漏極區(qū)34和36在讀源極線86和讀漏極線88之間耦合。所述電壓傳送到讀器件37的柵電極29。流過讀器件37溝道的電流是電容104上的存儲電荷的函數(shù)，所述存儲電荷向讀器件37的柵電極27提供電壓，并反映所訪問的存儲增益單元106的二進制操作狀態(tài)。更具體而言，與被充電為低(即關(guān)斷)相反，如果電容104被充電為高(即開啟)，則流過源極/漏極區(qū)34和36之間的讀器件37的溝道的電流較大。
根據(jù)本發(fā)明的一可選擇的實施例，與堆疊電容104(圖16A和16B)相反，可以從其中每一個都以深溝槽電容為特征的個體存儲增益單元來形成存儲電路。除了這一差異，所述兩種類型的存儲增益單元的結(jié)構(gòu)基本相同。以下詳細描述具有深溝槽電容的存儲增益單元的制造工藝。
參照圖17A和17B，其中與圖1A和1B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，橫跨襯底10形成圖案化的抗蝕劑層110。通過去除層17、有源層12、絕緣層16和處理晶片14的一部分的各向異性干蝕刻工藝來垂直地形成深溝槽112。在本發(fā)明的該實施例中，從導(dǎo)電材料、如重摻雜硅，來形成處理晶片14。
參照圖18A和18B，其中與圖17A和17B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，剝離抗蝕劑層110并將電容電介質(zhì)114涂敷到深溝槽112的垂直側(cè)壁上。電容電介質(zhì)114可以包括從干氧環(huán)境或蒸汽生長的氧化物(即SiO2)或者通過CVD淀積的Si3N4或SiOxNy。
參照圖19A和19B，其中與圖18A和18B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，用比如摻雜多晶硅、硅化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)的適當(dāng)導(dǎo)電材料的插塞116填充深溝槽112。通過各向異性干蝕刻工藝使插塞116凹進并且去除覆蓋有源層12的側(cè)壁的電容電介質(zhì)114。通過蒸鍍、濺射或其他公知技術(shù)共形地淀積適當(dāng)?shù)膶?dǎo)電材料層，如摻雜的多晶硅、硅化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后一般使用CMP將其平坦化以從層17去除所述導(dǎo)電層的過量部分，來將插塞116重新填充至層17的深度。插塞116和與電容電介質(zhì)114所覆蓋的垂直側(cè)壁相鄰的處理晶片14部分用作被電容電介質(zhì)114分隔的深溝槽電容的極板或電極，大體上用附圖標(biāo)記115表示。
參照圖20A和20B，其中與圖19A和19B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，通過標(biāo)準(zhǔn)的光刻和蝕刻工藝構(gòu)圖有源層12和層17，從而限定用于構(gòu)建讀器件137(圖24A和24B)的硅鰭118，以及來自于有源層12并將用作構(gòu)建寫器件144(圖27A和27B)的襯底的硅本體120。蝕刻工藝被選擇為終止在絕緣層16的水平面處。蝕刻工藝還去除部分插塞116使得這些結(jié)構(gòu)與絕緣層16的水平面共面。硅鰭118和硅本體120分別被蓋層117a和117b覆蓋，蓋層117a和117b代表了層17的殘余物。
在硅鰭118的垂直側(cè)壁上形成柵極電介質(zhì)122。柵極電介質(zhì)122可以包括從干氧環(huán)境或蒸汽生長的氧化物(即SiO2)或者SiO2的淀積層?？蛇x擇地，可以從許多備選高介電常數(shù)(高k)材料中的任何一種形成柵極電介質(zhì)122，所述高介電常數(shù)材料包括但不限于Si3N4、SiOxNy、SiO2和Si3N4的柵極電介質(zhì)疊層、以及如Ta2O5的金屬氧化物，正如本領(lǐng)域普通技術(shù)人員所共知的那樣。也可以通過將柵極電介質(zhì)122形成到硅本體120的垂直側(cè)壁的工藝來涂敷介電層123。也可以通過將柵極電介質(zhì)122形成到插塞116的水平表面的工藝來涂敷另一介電層125。在圖20B-30B中，為清晰起見，部分地省略了深溝槽電容115的結(jié)構(gòu)。
參照圖21A和21B，其中與圖20A和20B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，用抗蝕劑層124來掩蔽硅鰭118。使用蝕刻工藝、如各向同性蝕刻工藝，來去除可作為柵極電介質(zhì)122的形成工藝的人工產(chǎn)物而形成的介電層123和125。
參照圖22A和22B，其中與圖21A和21B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，在完成去除介電層123和125的蝕刻工藝之后，剝離抗蝕劑層124。淀積柵極導(dǎo)體層126，以用于填充包圍硅鰭118和硅本體120的溝槽以及相鄰的硅鰭和區(qū)域(未示出)之間的其他溝槽。柵極導(dǎo)體層126可以是任何適合的導(dǎo)電材料，包括但不限于多晶硅、非晶硅、非晶硅和多晶硅的組合、以及淀積為摻雜層的多晶硅-鍺。在本發(fā)明的某些可選擇的實施例中，柵極導(dǎo)體層126可以由一種或多種金屬形成，如鎢、鈦、鉭、鉬或鎳，或者由金屬硅化物或金屬氮化物形成，其使用物理氣相淀積、化學(xué)氣相淀積或本領(lǐng)域中所共知的任何其他技術(shù)所淀積。
層126被拋光并通過各向異性蝕刻工藝使其垂直凹進。用通過CVD而共形淀積的如SiO2的合適的電介質(zhì)材料層128，來覆蓋凹進層126。依據(jù)作為拋光停止物的蓋層117a、117b的上部水平表面，通過CMP或任何其他適合的平坦化技術(shù)，使層128被拋光變平并且平坦化。
參照圖23A和23B，其中與圖22A和22B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，通過常規(guī)工藝形成圖案化的抗蝕劑層130。使用對于共同界定掩蔽區(qū)域的抗蝕劑層130和形成蓋層117b的材料有選擇性的蝕刻工藝，來選擇性地去除非掩蔽區(qū)域中的層126和128。絕緣層16用作所述蝕刻工藝的蝕刻停止物。層126的殘余部分界定了柵電極127和129(圖24B)，其形成為與柵極電介質(zhì)122相鄰并在硅鰭118的相對垂直側(cè)壁上。柵電極127與電容115的插塞116電耦合。柵極電介質(zhì)122將柵電極127和129與硅鰭118電隔離。
參照圖24A和24B，其中與圖23A和23B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，剝離抗蝕劑層130并且大體上在硅本體120和絕緣層16的周圍部分上方涂覆另一圖案化的抗蝕劑層132。通過摻雜雜質(zhì)，如n型或p型雜質(zhì)，在硅鰭118的相對端部中界定源極/漏極區(qū)134和136?？梢允褂靡寻l(fā)展為形成源極/漏極區(qū)并為特定性能需求而調(diào)整的各種方法中的任何一種，來完成源極/漏極區(qū)134和136的形成。例如，可以通過以1keV至100keV的注入能量，通常以約5×1014atoms/cm2或更大的量級的離子劑量注入適合的n型或p型雜質(zhì)來在硅鰭118中形成源極/漏極區(qū)134和136。源極/漏極區(qū)134和136每個都具有分別與柵電極127和129的相對側(cè)邊緣之一自對準(zhǔn)的結(jié)。在注入期間被屏蔽的位于源極/漏極區(qū)134和136之間的硅鰭118的部分界定了溝道，所述溝道具有通過施加到柵電極127和129上且通過柵極電介質(zhì)122容性耦合的電壓所調(diào)節(jié)的電阻率。該結(jié)構(gòu)定義了用于存儲增益單元的讀器件137。
參照圖25A和25B，其中與圖24A和24B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，剝離抗蝕劑層132并將絕緣層138共形地淀積到襯底12上。依據(jù)作為拋光停止物的蓋層117a和117b的上部水平表面，通過平坦化技術(shù)、如CMP，使絕緣層138被拋光變平并且平坦化。絕緣層138可以由例如通過CVD而淀積的TEOS-SiO2構(gòu)成。大體上在硅鰭118和絕緣層138的周圍部分的上方涂覆圖案化的抗蝕劑層140。通過對絕緣層138的材料具有選擇性的干蝕刻工藝從硅本體120去除蓋層117b。剝離抗蝕劑層140并在硅本體120的頂部形成柵極電介質(zhì)142。柵極電介質(zhì)142可以包括從干氧環(huán)境或蒸汽生長的氧化物(即SiO2)。柵極電介質(zhì)142的厚度可以依據(jù)要形成的寫器件144(圖27A和27B)的所需性能而變化。
參照圖26A和26B，其中與圖25A和25B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，橫跨襯底10形成圖案化的抗蝕劑層146。通過各向異性干蝕刻工藝來形成接觸開口148，該各向異性干蝕刻工藝對于構(gòu)成柵電極129的材料有選擇性的來去除絕緣層138的材料。
參照圖27A和27B，其中與圖26A和26B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，在完成去除接觸開口148的蝕刻工藝之后剝離抗蝕劑層146。將導(dǎo)電層150共形地淀積在襯底10上，其填充接觸開口148并填充在柵極電介質(zhì)142上方的空間。導(dǎo)電層150可以是任何適合的導(dǎo)電材料，包括但不限于多晶硅、非晶硅、非晶硅和多晶硅的組合、以及淀積為摻雜層的多晶硅-鍺。在本發(fā)明的某些可選擇的實施例中，導(dǎo)電層150可以由一種或多種金屬形成，如鎢、鈦、鉭、鉬或鎳，或者由金屬硅化物或金屬氮化物形成，其使用物理氣相淀積、化學(xué)氣相淀積或本領(lǐng)域中所共知的任何其他技術(shù)所淀積。
參照圖28A和28B，其中與圖27A和27B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，形成讀線152和寫線154。為此，硬掩模材料的可選蓋層156淀積在導(dǎo)電層150上并與導(dǎo)電層150一起被構(gòu)圖。通過標(biāo)準(zhǔn)的光刻和蝕刻工藝構(gòu)圖導(dǎo)電層150和蓋層156(如果存在蓋層156)，從而使用圖案化的抗蝕劑層(未示出)作為模板，界定讀線152和寫線154。覆蓋在柵極電介質(zhì)142上的寫線154的那段長度用作所描繪的示例性存儲增益單元的寫器件144的柵電極，該示例性存儲增益單元是構(gòu)成存儲電路的許多相同的增益單元中的一個。寫線154與在存儲電路的一列上排列的寫器件144電耦合。與寫線154類似并大體上與其平行的其他寫線與在正在制造的存儲電路的其他列上的寫器件144電耦合。
在剝離抗蝕劑之后，繼而分別在讀線152和寫線154上形成如Si3N4的材料的側(cè)壁間隔物158和160，正如本領(lǐng)域普通技術(shù)人員所熟知的那樣。寫線154和側(cè)壁間隔物160用作注入摻雜劑物質(zhì)以形成源極/漏極區(qū)162和164的自對準(zhǔn)掩模。注入摻雜劑物質(zhì)以形成源極/漏極區(qū)162和164的技術(shù)為本領(lǐng)域普通技術(shù)人員所共知。簡要地說，使用寫線154和側(cè)壁間隔物160作為自對準(zhǔn)離子注入掩模，將適合于p型或者n型源極/漏極區(qū)162和164的摻雜劑物質(zhì)注入到硅本體120中，之后是消除注入損傷并激活摻雜劑的熱退火。在形成間隔物160之前，可以通過使用本領(lǐng)域普通技術(shù)人員所知的技術(shù)在寫線154的相對側(cè)上形成源極和漏極擴展區(qū)(未示出)。在源極/漏極區(qū)162和164之間界定的有源層12的部分構(gòu)成具有電阻率的溝道，該電阻率通過從電源施加到寫線154并且通過柵極電介質(zhì)142靜電耦合到所述溝道的電壓而被控制。
參照圖29A和29B，其中與圖28A和28B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，通過例如CVD橫跨襯底10淀積如TEOS-SiO2的介電層166，然后通過CMP或任何其他適合的平坦化技術(shù)將其拋光變平。使用利用圖案化的抗蝕劑層173作為模板的常規(guī)的光刻和各向異性蝕刻工藝，構(gòu)造并蝕刻接觸開口168、170和172。接觸開口168延伸到寫器件144的源極/漏極區(qū)162的深度并暴露源極/漏極區(qū)162。接觸開口170和172延伸到讀器件137的源極/漏極區(qū)134和136的深度，并分別暴露源極/漏極區(qū)134和136。
參照圖30A和30B，其中與圖29A和29B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，用相應(yīng)的導(dǎo)電材料的接觸物176、178和180來填充開口168、170和172，以結(jié)束金屬鑲嵌工藝流程。因此，通過蒸鍍、濺射或其他公知技術(shù)共形地淀積適當(dāng)?shù)膶?dǎo)電材料層，如摻雜的多晶硅、硅化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后一般使用CMP將其平坦化，以從介電層166去除所述導(dǎo)電層的過量部分。
參照圖31A和31B，其中與圖30A和30B中相同的特征部分表示為相同的附圖標(biāo)記，并且在隨后的制造階段，使用常規(guī)的光刻和蝕刻工藝從適當(dāng)?shù)膶?dǎo)電材料層構(gòu)圖讀源極線186、讀漏極線188和寫位線190，通過蒸鍍、濺射或其他公知技術(shù)共形地淀積所述適當(dāng)?shù)膶?dǎo)電材料層，如摻雜的多晶硅、硅化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然后一般使用CMP將其平坦化以從介電層166去除所述導(dǎo)電層的過量部分。讀源極線186和讀漏極線188通過接觸物180和178分別與讀器件137的源極/漏極區(qū)134和136以及其他存儲增益單元(未示出)的讀器件137的源極/漏極區(qū)134和136相耦合。寫位線190通過接觸物176與寫器件144的源極/漏極區(qū)162相耦合并延伸到其他存儲增益單元(未示出)的寫器件144的源極/漏極區(qū)。附加的讀源極線和讀漏極線以及寫位線(未示出)與存儲電路的其他行中的增益單元電耦合。
使用并參照圖31A和31B，完成的存儲增益單元194與和存儲增益單元194相同的其他存儲增益單元(未示出)電耦合，這些存儲單元全部與外圍電路電耦合以定義存儲電路。外圍電路用于單獨訪問特定增益單元194的寫器件144(其是MOSFET)，將所訪問的存儲增益單元194的電容115充電以設(shè)定兩個互斥并且自保持的二進制操作狀態(tài)之一、即0(即關(guān)斷)或1(即開啟)。外圍電路訪問特定增益單元194的讀器件137(其是雙柵極FinFET)，用于感測所訪問的增益單元194的電容115的二進制操作狀態(tài)(即存儲電荷)。與被充電為低(即關(guān)斷)相反，如果電容115被充電為高(即開啟)，則流過源極/漏極區(qū)134和136之間的讀器件137的溝道的電流較大。存儲增益單元194的操作與如上所述的存儲增益單元106的操作類似。
已經(jīng)通過制造階段和步驟的特定次序描述了存儲增益單元106和存儲增益單元194的制造。然而，應(yīng)理解的是，所述該次序可以與所描述的不同。例如，兩個或多個步驟的次序可以相對于所示次序而改變。并且，兩個或多個步驟可以同時或部分同時地進行。此外，可以省略不同的步驟也可以添加其他步驟。應(yīng)理解的是，所有這些變化均在本發(fā)明的范圍內(nèi)。
本發(fā)明的存儲增益單元106和194利用了雙柵極FinFET結(jié)構(gòu)以及平面寫器件從而提供具有緊湊覆蓋區(qū)域(footprint)的存儲增益單元。該雙柵極FinFET通過FinFET上自對準(zhǔn)相對柵極的使用產(chǎn)生了緊湊的結(jié)構(gòu)。存儲增益單元194的深溝槽電容115或者存儲增益單元106的堆疊電容104的加入保持了緊湊的覆蓋區(qū)域。
盡管已經(jīng)通過各種實施例的描述說明了本發(fā)明并且以相當(dāng)多的細節(jié)描述了這些實施例，但申請人的本意并非限制或以任何方式將所附權(quán)利要求限定到所述細節(jié)。因此，本發(fā)明在其更寬的方面并不限定于具體的細節(jié)、有代表性的設(shè)備和方法、以及所表示和所描述的示例性實例。因此，在不偏離申請人一般發(fā)明構(gòu)思的主旨和范圍的前提下可以對這些細節(jié)進行改變。
權(quán)利要求
1.一種存儲增益單元，包括能夠保持存儲電荷的存儲器件；讀器件，所述讀器件包括半導(dǎo)體鰭；在所述半導(dǎo)體鰭的側(cè)面的第一柵電極和第二柵電極；將所述第一和所述第二柵電極與所述半導(dǎo)體鰭電隔離的柵極電介質(zhì)；以及形成在與所述第一和所述第二柵電極相鄰的所述半導(dǎo)體鰭中的源極和漏極，所述第一柵電極與所述存儲器件電耦合，并且所述第二柵電極是可操作的，用于門控限定在所述源極和所述漏極之間的所述半導(dǎo)體鰭的區(qū)域，由此調(diào)節(jié)從所述源極流向所述漏極的電流，當(dāng)所述半導(dǎo)體鰭的所述區(qū)域被門控時，所述電流依賴于所述存儲器件所存儲的所述電荷；以及寫器件，其與所述存儲器件電耦合，所述寫器件適用于對所述存儲器件充電和放電，以定義所述存儲電荷。
2.根據(jù)權(quán)利要求1的存儲增益單元，其中所述寫器件包括MOSFET。
3.根據(jù)權(quán)利要求2的存儲增益單元，其中所述MOSFET包括與所述存儲器件電耦合的漏極；源極；被所述MOSFET的所述源極和所述漏極所側(cè)翼包圍的溝道區(qū)；以及與所述溝道區(qū)電隔離的柵電極，所述MOSFET的所述柵電極是可操作的，用于控制所述溝道區(qū)的電阻率，以通過將載流子從所述MOSFET的所述源極傳輸?shù)剿鯩OSFET的所述漏極來對所述存儲器件的所述存儲電荷充電和放電。
4.根據(jù)權(quán)利要求1的存儲增益單元，其中所述存儲器件保持的所述存儲電荷改變所述半導(dǎo)體鰭的所述區(qū)域的電阻率。
5.根據(jù)權(quán)利要求1的存儲增益單元，其中所述存儲器件包括位于導(dǎo)電材料的層中的深溝槽電容，該導(dǎo)電材料的層垂直位于所述讀器件之下。
6.根據(jù)權(quán)利要求6的存儲增益單元，其中所述導(dǎo)電材料的所述層定義了第一電容極板，并且還包括將所述導(dǎo)電材料的所述層與所述半導(dǎo)體鰭和所述第二柵電極分隔的電介質(zhì)材料的層。
7.根據(jù)權(quán)利要求6的存儲增益單元，其中所述深溝槽電容包括垂直延伸到所述導(dǎo)電材料的所述層中以定義第二電容極板的導(dǎo)電材料的插塞，所述插塞垂直位于所述導(dǎo)電材料的所述層之下；以及將所述插塞與所述導(dǎo)電材料的所述層電隔離的電容電介質(zhì)。
8.根據(jù)權(quán)利要求7的存儲增益單元，還包括寫器件，該寫器件包括與所述存儲器件的所述插塞電耦合的漏極；源極；被所述寫器件的所述源極和所述漏極所側(cè)翼包圍的溝道區(qū)；以及與所述溝道區(qū)電隔離的柵電極，所述寫器件的所述柵電極是可操作的，用于控制所述溝道區(qū)的電阻率，以通過將載流子從所述寫器件的所述源極傳輸?shù)剿鰧懫骷乃雎O來對所述存儲器件的存儲電荷充電和放電。
9.根據(jù)權(quán)利要求7的存儲增益單元，其中所述插塞與所述第一柵電極通過延伸穿過所述電介質(zhì)材料的所述層的接觸物而電耦合。
10.根據(jù)權(quán)利要求6的存儲增益單元，其中從絕緣體上硅襯底的有源層形成所述半導(dǎo)體鰭，所述電介質(zhì)材料的所述層是掩埋氧化物，并且所述導(dǎo)電材料的所述層是硅。
11.根據(jù)權(quán)利要求5的存儲增益單元，其中所述深溝槽電容包括與所述第一柵電極電耦合的第一電容極板。
12.根據(jù)權(quán)利要求1的存儲增益單元，其中所述存儲器件包括垂直位于所述讀器件之上的堆疊電容。
13.根據(jù)權(quán)利要求12的存儲增益單元，其中所述堆疊電容包括每個都垂直位于所述讀器件之上的第一和第二電容極板，以及將所述第一和第二電容極板彼此電隔離的電容電介質(zhì)。
14.根據(jù)權(quán)利要求13的存儲增益單元，其中所述第一電容極板與所述第一柵電極電耦合。
15.根據(jù)權(quán)利要求14的存儲增益單元，還包括將所述導(dǎo)電材料的所述層與所述半導(dǎo)體鰭和所述讀器件的所述第二柵電極分隔的電介質(zhì)材料的層。
16.根據(jù)權(quán)利要求15的存儲增益單元，還包括延伸穿過所述電介質(zhì)材料的所述層的導(dǎo)電接觸物，用于將所述第一電容極板與所述第一柵電極耦合。
17.根據(jù)權(quán)利要求13的存儲增益單元，其中所述寫器件包括與所述存儲器件的所述插塞電耦合的漏極；源極；被所述寫器件的所述源極和所述漏極所側(cè)翼包圍的溝道區(qū)；以及與所述溝道區(qū)電隔離的柵電極，所述寫器件的所述柵電極是可操作的，用于控制所述溝道區(qū)的電阻率，以通過將載流子從所述寫器件的所述源極傳輸?shù)剿鰧懫骷乃雎O來對所述存儲器件的存儲電荷充電和放電。
18.一種存儲電路，包括以存儲單元陣列排布的互連的多個權(quán)利要求1的存儲增益單元。
19.一種形成增益單元的結(jié)構(gòu)的方法，包括由半導(dǎo)體材料形成鰭；形成在所述鰭的側(cè)面的第一柵電極和第二柵電極；在與所述第一和第二柵電極相鄰的所述鰭中形成第一和第二源極/漏極區(qū)；以及形成第一和第二電容極板，所述第一和第二電容極板以與所述鰭和所述第一柵電極基本垂直的關(guān)系設(shè)置，所述第一和第二電容極板彼此電隔離并且所述第一電容極板與所述第一柵電極電耦合。
20.根據(jù)權(quán)利要求19的方法，還包括形成與所述第一電容極板耦合的寫器件，用于對所述第一極板充電和放電從而定義存儲電荷。
21.根據(jù)權(quán)利要求20的方法，其中所述寫器件是MOSFET，其具有與所述第一電容極板電耦合的漏極。
22.根據(jù)權(quán)利要求21的方法，其中所述漏極通過所述第一柵電極與所述第一電容極板電耦合。
23.根據(jù)權(quán)利要求19的方法，還包括由所述半導(dǎo)體材料形成本體區(qū)，所述本體區(qū)與所述鰭橫向分隔；以及使用所述本體區(qū)形成與所述第一電容極板電耦合的寫器件。
24.根據(jù)權(quán)利要求19的方法，還包括在所述第一和第二柵電極之間形成柵極電介質(zhì)。
25.根據(jù)權(quán)利要求19的方法，還包括在所述第一和第二電容極板之間形成電容電介質(zhì)。
26.根據(jù)權(quán)利要求19的方法，其中所述鰭形成在所述半導(dǎo)體材料的有源層中，所述半導(dǎo)體材料的有源層與所述處理晶片通過絕緣層電隔離，并且形成所述第一和第二電容極板還包括在所述處理晶片中形成深溝槽以定義所述第二電容極板；以及用與所述處理晶片絕緣的導(dǎo)電材料填充所述深溝槽以定義所述第一電容極板，其中所述深溝槽中的所述導(dǎo)電材料耦合到所述第一柵電極。
27.根據(jù)權(quán)利要求26的方法，還包括在所述處理晶片和所述深溝槽中的所述導(dǎo)電材料之間形成電容電介質(zhì)。
28.根據(jù)權(quán)利要求19的方法，還包括在所述鰭和所述第一柵電極上方形成介電層。
29.根據(jù)權(quán)利要求28的方法，其中形成所述第一和第二電容極板還包括在所述介電層上形成所述第一電容極板；在所述第一電容極板上形成電容電介質(zhì)；以及在所述第一電容極板的上方形成通過所述介電層與所述第一電容極板電隔離的所述第二電容極板。
30.根據(jù)權(quán)利要求29的方法，還包括形成導(dǎo)電接觸物，其延伸穿過所述第一電容極板和所述第一柵電極之間的所述介電層。
31.根據(jù)權(quán)利要求29的方法，其中所述第一電容極板至少局部覆蓋在所述第一柵電極的上面。
全文摘要
公開了用于存儲電路的存儲增益單元以及該存儲增益單元和存儲電路的制造方法，所述存儲電路由多個存儲增益單元形成。所述存儲增益單元包括能夠保持存儲電荷的存儲器件、寫器件和讀器件。讀器件包括半導(dǎo)體材料的鰭，在所述鰭的側(cè)面且電隔離的第一和第二柵電極，以及形成在與所述第一和第二柵電極相鄰的所述鰭中的源極和漏極。所述第一柵電極與所述存儲器件電耦合。所述第一和第二柵電極是可操作的，用于門控限定在所述源極和所述漏極之間的所述鰭的區(qū)域，由此調(diào)節(jié)從所述源極流向所述漏極的電流。當(dāng)被門控時，所述電流的量依賴于所述存儲器件存儲的所述電荷。
文檔編號H01L27/108GK1716610SQ20051007021
公開日2006年1月4日 申請日期2005年5月11日 優(yōu)先權(quán)日2004年6月29日
發(fā)明者古川俊治, 馬克·C·哈基, 戴維·V·霍拉克, 查爾斯·W·科伯格第三, 馬克·E·馬斯特斯, 彼得·H·米切爾 申請人:國際商業(yè)機器公司