專(zhuān)利名稱(chēng)：使用三重阱結(jié)構(gòu)的基底觸發(fā)的靜電保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜電放電防護(hù)電路，特別是涉及一種使用三重阱結(jié)構(gòu)的基底觸發(fā)的靜電保護(hù)電路。
背景技術(shù)：
隨著半導(dǎo)體集成電路裝置的尺寸持續(xù)縮小，利用先進(jìn)深次微米技術(shù)來(lái)制造超大規(guī)模集成電路(VLSI)是現(xiàn)在的趨勢(shì)，因此設(shè)計(jì)一靜電放電保護(hù)電路(Electrostatic Discharge protection circuit，ESD protection circuit)以保護(hù)集成電路里的元件及電路免于靜電放電(ESD)損害是相當(dāng)重要的。商業(yè)化的集成電路產(chǎn)品通常要求ESD耐受強(qiáng)度在人體放電模式(Human-Body Model，HBM)下要高于2kV。為了負(fù)荷足夠高的ESD應(yīng)力(overstress)，以及避免ESD保護(hù)電路占據(jù)太大的面積，有效的熱消散便成了設(shè)計(jì)與布局上的重要考量。而目前ESD保護(hù)電路以基底觸發(fā)(substrate-triggered)形式的靜電防護(hù)效果最好。
請(qǐng)參考圖1及圖2，圖1為現(xiàn)有基底觸發(fā)ESD保護(hù)電路1的結(jié)構(gòu)圖，圖2為圖1ESD保護(hù)電路10的電路圖。ESD保護(hù)電路10形成于一P型基底12上，并包括一電阻R、一電容C、一反向器30、一基底電阻Rsub、一寄生橫向NPN雙極結(jié)晶體管(parasitic lateral n-p-n bipolar junction transistor)36，以及一N型金屬氧化半導(dǎo)體(NMOS)晶體管38。電阻R與電容C串聯(lián)于電源端VDD與電源端VSS之間，而反向器30亦連接于電源端VDD與電源端VSS，且其輸入端連接于電阻R與電容C而其輸出端VB連接于基底電阻Rsub及寄生橫向NPN雙極結(jié)晶體管36的基極，其中基底電阻Rsub為p+擴(kuò)散區(qū)域14與電源端VSS之間的等效電阻。NMOS晶體管38包括一摻雜多晶硅柵極24，且由一n+擴(kuò)散區(qū)域16構(gòu)成其漏極，而由另一n+擴(kuò)散區(qū)域18構(gòu)成其源極，其中漏極16連接于電源端VDD，而柵極24與源極連接于電源端VSS。寄生橫向NPN雙極結(jié)晶體管36形成于NMOS晶體管38的下方，而可被一經(jīng)由p+擴(kuò)散區(qū)域14傳導(dǎo)至電源端VSS的觸發(fā)電流所觸發(fā)。多個(gè)淺溝隔離(STI)26，形成于P型基底內(nèi)，用以隔絕NMOS晶體管38與其它電子元件設(shè)計(jì)。此外，兩N阱(N-well)20分別形成于NMOS晶體管38的源極18下方，以及一p+擴(kuò)散區(qū)域22形成于P型基底12內(nèi)并與電源端VSS連接。
當(dāng)發(fā)生靜電放電的情形時(shí)，電源端VDD受到一瞬間的正電壓，而因電容C充電的影響，反向器30的輸入端的電位會(huì)逐漸地由低電位逐漸升至高電位，因此當(dāng)靜電放電的現(xiàn)象剛發(fā)生時(shí)，反向器30的輸入端會(huì)處于低電位，并因而使得P型金屬氧化半導(dǎo)體(PMOS)晶體管32開(kāi)啟，進(jìn)而使得靜電經(jīng)由PMOS晶體管32流至反向器30的輸出端，并經(jīng)由基底電阻Rsub流至電源端VSS。因電流流經(jīng)基底電阻Rsub的影響，會(huì)使得反向器30輸出端的電位逐漸地升高，而當(dāng)反向器30輸出端的電位升高到某一程度時(shí)，會(huì)使得寄生橫向NPN雙極結(jié)晶體管36被開(kāi)啟，進(jìn)而產(chǎn)生了另一條經(jīng)由寄生橫向NPN雙極結(jié)晶體管36流至電源端VSS的電流路徑，而使得外部靜電所帶的能量得以經(jīng)由此路徑迅速地消耗掉。然而，當(dāng)外部靜電傳至ESD保護(hù)電路10時(shí)，寄生橫向NPN雙極結(jié)晶體管36并非立即地開(kāi)啟，而是需等到基底電阻Rsub兩端的電壓差達(dá)到某一程度后才會(huì)開(kāi)啟。因此ESD保護(hù)電路10的開(kāi)啟機(jī)制的表現(xiàn)并不十分地理想。
請(qǐng)參考圖3及圖4，圖3為另一現(xiàn)有基底觸發(fā)ESD保護(hù)電路50的結(jié)構(gòu)圖，圖4為圖3ESD保護(hù)電路50的電路圖。ESD保護(hù)電路50形成于一P型基底52上，并包括一電阻R、一電容C、兩反向器30、一基底電阻Rsub、一PMOS晶體管74，以及兩寄生橫向PNP雙極結(jié)晶體管(parasitic lateral p-n-nbipolar junction transistor)76、78。與圖1的ESD保護(hù)電路10相同的，ESD保護(hù)電路50的電阻R與電容C亦串聯(lián)于電源端VDD與電源端VSS之間，而其兩個(gè)反向器30則連接于電源端VDD與電源端VSS，且串聯(lián)在一起，左邊的反向器30的輸入端連接于電阻R與電容C而其輸出端連接于右邊的反向器30的輸入端，而右邊的反向器30的輸出端VB則連接于兩寄生橫向雙極結(jié)晶體管76、78的基極。PMOS晶體管74形成于P型基底52上的一N阱54內(nèi)，而包括一摻雜多晶硅柵極64，且由一p+擴(kuò)散區(qū)域58構(gòu)成其源極，以及由另一p+擴(kuò)散區(qū)域60構(gòu)成其漏極，其中源極58連接于電源端VDD，柵極64連接于反向器30的輸出端VB，而漏極60連接于電源端VSS。寄生橫向雙極結(jié)晶體管76由p+擴(kuò)散區(qū)域58、N阱54以及P+擴(kuò)散區(qū)域60所構(gòu)成，而寄生橫向雙極結(jié)晶體管78則是由p+擴(kuò)散區(qū)域58、N阱54以及P型基底52所構(gòu)成。多個(gè)淺溝隔離(STI)66，形成于P型基底內(nèi)，用以隔絕PMOS晶體管74與其它電子元件設(shè)計(jì)。此外，一p+擴(kuò)散區(qū)域62形成于P型基底52內(nèi)并與電源端VSS連接。
當(dāng)發(fā)生靜電放電的情形時(shí)，電源端VDD受到一瞬間的正電壓，而因電容C充電的影響，左側(cè)反向器30的輸入端的電位會(huì)逐漸地由低電位逐漸升至高電位，因此當(dāng)靜電放電的現(xiàn)象剛發(fā)生時(shí)，反向器30的輸入端會(huì)處于低電位，并因而使得右側(cè)反向器30的輸出端處于低電壓，進(jìn)而使得PMOS晶體管74的柵極與寄生橫向雙極結(jié)晶體管76、78的基極同時(shí)處于低電壓。另外，因電源端VDD的電壓受到靜電的影響而處于高電壓，故PMOS晶體管74的通道會(huì)開(kāi)啟，且p+擴(kuò)散區(qū)域58與N阱54會(huì)形成一PN結(jié)(PN junction)，進(jìn)而使得兩寄生橫向雙極結(jié)晶體管76、78導(dǎo)通。靜電因而可從電源端VDD分別經(jīng)由PMOS晶體管74的通道以及兩寄生橫向雙極結(jié)晶體管76、78流至電源端VSS。另外，因?yàn)楫?dāng)電源端VDD受到瞬間的正電壓時(shí)，PMOS晶體管74與兩寄生橫向雙極結(jié)晶體管76、78會(huì)實(shí)時(shí)地開(kāi)啟，故相較于圖1的ESD保護(hù)電路10，ESD保護(hù)電路50的開(kāi)啟機(jī)制的表現(xiàn)會(huì)較為理想。然而，因ESD保護(hù)電路50主要是通過(guò)空穴的流動(dòng)來(lái)產(chǎn)生靜電電流，故其靜電傳導(dǎo)效率會(huì)較ESD保護(hù)電路10因通過(guò)電子的流動(dòng)來(lái)產(chǎn)生靜電電流的傳導(dǎo)效率為差。

發(fā)明內(nèi)容
因此本發(fā)明的目的即在于提供一種基底觸發(fā)ESD保護(hù)電路，其不但具有較優(yōu)的開(kāi)啟機(jī)制表現(xiàn)，且亦具有優(yōu)選的靜電傳導(dǎo)效率，而解決了現(xiàn)有基底觸發(fā)ESD保護(hù)電路的問(wèn)題。
在本發(fā)明的最佳實(shí)施例中，該靜電放電(electrostatic discharge，ESD)保護(hù)電路，形成于一P型基底上，且其包括一第一電源端；一第二電源端；一電阻，連接于該第一電源端；一電容，連接于該電阻與該第二電源端之間；一第一p+擴(kuò)散區(qū)域，設(shè)于該P(yáng)型基底內(nèi)，且連接于該第二電源端；一N阱(N-well)，設(shè)于該P(yáng)型基底內(nèi)；一第一n+擴(kuò)散區(qū)域，設(shè)于該N阱內(nèi)，且連接于該第一電源端；一P阱(P-well)，設(shè)于該N阱內(nèi)；至少一第二p+擴(kuò)散區(qū)域、至少一第二n+擴(kuò)散區(qū)域以及至少一第三n+擴(kuò)散區(qū)域，設(shè)于該P(yáng)阱內(nèi)，該第二n+擴(kuò)散區(qū)域連接于該第一電源端，該第三n+擴(kuò)散區(qū)域連接于該第二電源端；以及一ESD偵測(cè)電路，連接于第一電源端，而其輸入端連接于該電阻與該電容，而其輸出端連接于該第二p+擴(kuò)散區(qū)域，用于輸出與該輸入端的信號(hào)反向的信號(hào)，以改變?cè)揚(yáng)阱的電壓準(zhǔn)位。
當(dāng)靜電從該第一電源端輸入到該ESD保護(hù)電路時(shí)，該N阱會(huì)將該P(yáng)阱與該P(yáng)型基底形成電性的隔絕，而使得一形成于該P(yáng)阱內(nèi)的NPN型雙極結(jié)晶體管得以于靜電輸入時(shí)實(shí)時(shí)地開(kāi)啟。也因此，該NPN型雙極結(jié)晶體管的基極與發(fā)射極之間的等效電路可視為一不與任何電阻并聯(lián)的二極管。


圖1為現(xiàn)有基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖2為圖1ESD保護(hù)電路的電路圖。
圖3為另一現(xiàn)有基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖4為圖3ESD保護(hù)電路的電路圖。
圖5為本發(fā)明第一實(shí)施例基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖6為圖5ESD保護(hù)電路的電路圖。
圖7為圖5ESD保護(hù)電路的布線圖。
圖8為本發(fā)明第二實(shí)施例基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖9為圖8ESD保護(hù)電路的電路圖。
圖10為本發(fā)明第三實(shí)施例基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖11為圖10ESD保護(hù)電路的電路圖。
圖12為本發(fā)明第四實(shí)施例基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖13為圖12ESD保護(hù)電路的電路圖。
圖14為本發(fā)明第五實(shí)施例基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖15為圖14ESD保護(hù)電路的電路圖。
圖16為本發(fā)明第六實(shí)施例基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖17為圖16ESD保護(hù)電路的電路圖。
圖18為本發(fā)明第七實(shí)施例基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖19為圖18ESD保護(hù)電路的電路圖。
圖20為圖18ESD保護(hù)電路的布線圖。
圖21為本發(fā)明第八實(shí)施例基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖22為圖21ESD保護(hù)電路的電路圖。
圖23為本發(fā)明第九實(shí)施例基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖24為圖23ESD保護(hù)電路的電路圖。
圖25為本發(fā)明第十實(shí)施例基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖26為圖25ESD保護(hù)電路的電路圖。
圖27為本發(fā)明第十一實(shí)施例基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖28為圖27ESD保護(hù)電路的電路圖。
圖29為本發(fā)明第十二實(shí)施例基底觸發(fā)ESD保護(hù)電路的結(jié)構(gòu)圖。
圖30為圖29ESD保護(hù)電路的電路圖。
簡(jiǎn)單符號(hào)說(shuō)明10、50、100、120、140、160、180、200、220、240、260、280、300、320 基底觸發(fā)ESD保護(hù)電路12、52、102P型基底14、22、58、60、62 n+擴(kuò)散區(qū)域16、18、56 n+擴(kuò)散區(qū)域20、54、104N阱24、122柵極26、66 淺溝隔離30 反向器32、74、130PMOS晶體管34、38、150NMOS晶體管36 寄生橫向NPN雙極結(jié)晶體管76、78 寄生橫向PNP極結(jié)晶體管106P阱112第一p+擴(kuò)散區(qū)域112114第一n+擴(kuò)散區(qū)域114115第二n+擴(kuò)散區(qū)域115116第三n+擴(kuò)散區(qū)域116118第二p+擴(kuò)散區(qū)域118190NPN雙極結(jié)晶體管具體實(shí)施方式
請(qǐng)參考圖5及圖6，圖5為本發(fā)明第一實(shí)施例基底觸發(fā)ESD保護(hù)電路100的結(jié)構(gòu)圖，圖6為圖5ESD保護(hù)電路100的電路圖。ESD保護(hù)電路100形成在一P型基底上102，并包括第一電源端VDD、一接地的第二電源端(一般標(biāo)示為VSS或GND)、一電阻R、一電容C、一第一p+擴(kuò)散區(qū)域112、一N阱(N-well)104、一第一n+擴(kuò)散區(qū)域114、一P阱(P-well)106、至少一第二p+擴(kuò)散區(qū)域118、至少一第二n+擴(kuò)散區(qū)域115、至少一第三n+擴(kuò)散區(qū)域116、一ESD偵測(cè)電路30，以及一NMOS晶體管150。其中電阻R連接于該第一電源端VDD，電容C連接于電阻R與接地端之間。第一p+擴(kuò)散區(qū)域112及N阱104皆設(shè)于P型基底102內(nèi)，且第一p+擴(kuò)散區(qū)域112連接于接地端。第一n+擴(kuò)散區(qū)域114與P阱116皆設(shè)于N阱104內(nèi)，且第一n+擴(kuò)散區(qū)域114連接于第一電源端VDD。第二p+擴(kuò)散區(qū)域118、第二n+擴(kuò)散區(qū)域115以及第三n+擴(kuò)散區(qū)域116皆設(shè)于P阱106內(nèi)，其中第二n+擴(kuò)散區(qū)域115連接于第一電源端VDD，第三n+擴(kuò)散區(qū)域116連接于接地端。ESD偵測(cè)電路30連接于第一電源端VDD及接地端，且其輸入端連接于電阻R與電容C，而其輸出端連接于第二p+擴(kuò)散區(qū)域118，用于輸出與輸入端的信號(hào)反向的信號(hào)，以改變P阱106的電壓準(zhǔn)位。NMOS晶體管150的漏極由第二n+擴(kuò)散區(qū)域115所構(gòu)成，而其源極由第三n+擴(kuò)散區(qū)域116所構(gòu)成，NMOS晶體管150還包括一摻雜多晶硅柵極122連接于接地端。與ESD保護(hù)電路10相似地，一寄生橫向NPN雙極結(jié)晶體管(未顯示)會(huì)形成于NMOS晶體管150的下方，其集電極為第二n+擴(kuò)散區(qū)域115，其基極為P阱106，而其發(fā)射極則為第三n+擴(kuò)散區(qū)域116。
當(dāng)發(fā)生靜電放電的情形時(shí)，電源端VDD受到一瞬間的正電壓，而通過(guò)第一n+擴(kuò)散區(qū)域114會(huì)使得N阱104處于高正電壓，而使得N阱104會(huì)將P阱106與P型基底102形成電性的隔絕。另外因電容C充電的影響，反向器30的輸入端的電位會(huì)逐漸地由低電位逐漸升至高電位，因此當(dāng)靜電放電的現(xiàn)象剛發(fā)生時(shí)，反向器30的輸入端會(huì)處于低電位，并因而使得反向器30的PMOS晶體管(如圖1的32)開(kāi)啟，進(jìn)而使得第二p+擴(kuò)散區(qū)域118被施予正電壓。因第二p+擴(kuò)散區(qū)域118被施予正電壓，且第三n+擴(kuò)散區(qū)域116處于接地狀態(tài)，故P阱106與第三n+擴(kuò)散區(qū)域116之間會(huì)形成一PN結(jié)(PNjunction)，而使得NMOS晶體管150的寄生橫向NPN雙極結(jié)晶體管被開(kāi)啟，而如此一來(lái)，靜電即可從電源端VDD經(jīng)由寄生橫向NPN雙極結(jié)晶體管流至接地端。另外，因?yàn)楫?dāng)電源端VDD受到瞬間的正電壓時(shí)，P阱106與第三n+擴(kuò)散區(qū)域116之間會(huì)立即形成一PN結(jié)，故NMOS晶體管150的寄生橫向NPN雙極結(jié)晶體管的基極與發(fā)射極之間的等效電路可視為一不與任何電阻并聯(lián)的二極管(diode)。也因此，相較于圖1中的現(xiàn)有ESD保護(hù)電路10，ESD保護(hù)電路10需通過(guò)基底電阻Rsub將其寄生橫向NPN雙極結(jié)晶體管的基極與發(fā)射極之間的偏壓升至剖一電壓值，才得以使其寄生橫向NPN雙極結(jié)晶體管被開(kāi)啟，本發(fā)明第一實(shí)施例的ESD保護(hù)電路100則是當(dāng)至靜電輸入時(shí)，其P阱106與第三n+擴(kuò)散區(qū)域116之間會(huì)形成一PN結(jié)，進(jìn)而使得NMOS晶體管150的寄生橫向NPN雙極結(jié)晶體管會(huì)被實(shí)時(shí)地開(kāi)啟，因此ESD保護(hù)電路100的開(kāi)啟機(jī)制的表現(xiàn)會(huì)較好。此外，相較于圖3中的現(xiàn)有ESD保護(hù)電路50，ESD保護(hù)電路50通過(guò)空穴的飄移來(lái)疏導(dǎo)所輸入的靜電，ESD保護(hù)電路100則是通過(guò)電子的飄移，故ESD保護(hù)電路100的靜電電流的傳導(dǎo)效率會(huì)較ESD保護(hù)電路50的來(lái)得優(yōu)良。
請(qǐng)參考圖7，圖7為圖5ESD保護(hù)電路100的布線圖。如圖所示，N阱104被第一p+擴(kuò)散區(qū)域112所包圍，P阱106則被第一n+擴(kuò)散區(qū)域114所包圍，而第二p+擴(kuò)散區(qū)域118設(shè)置于兩個(gè)第二n+擴(kuò)散區(qū)域115(即NMOS晶體管150的漏極)之間。
請(qǐng)參考圖8及圖9，圖8為本發(fā)明第二實(shí)施例基底觸發(fā)ESD保護(hù)電路120的結(jié)構(gòu)圖，圖9為圖8ESD保護(hù)電路120的電路圖。ESD保護(hù)電路120的結(jié)構(gòu)與圖5中的ESD保護(hù)電路100相似，兩者的不同點(diǎn)在于ESD保護(hù)電路100中的NMOS晶體管150的柵極122連接于接地端，而ESD保護(hù)電路120中的NMOS晶體管150的柵極122則連接于反向器30的輸出端。
請(qǐng)參考圖10及圖11，圖10為本發(fā)明第三實(shí)施例基底觸發(fā)ESD保護(hù)電路140的結(jié)構(gòu)圖，圖11為圖10ESD保護(hù)電路140的電路圖。ESD保護(hù)電路140的結(jié)構(gòu)與圖5中的ESD保護(hù)電路100相似，兩者的不同點(diǎn)在于ESD保護(hù)電路140中沒(méi)有柵極122的結(jié)構(gòu)，而直接于P阱106內(nèi)形成一NPN型雙極結(jié)晶體管190，以取代保護(hù)電路100中的NMOS晶體管150。
請(qǐng)參考圖12及圖13，圖12為本發(fā)明第四實(shí)施例基底觸發(fā)ESD保護(hù)電路160的結(jié)構(gòu)圖，圖13為圖12ESD保護(hù)電路160的電路圖。ESD保護(hù)電路160的結(jié)構(gòu)與圖5中的ESD保護(hù)電路100相似，兩者的不同點(diǎn)在于ESD保護(hù)電路160中以一PMOS晶體管130，來(lái)取代保護(hù)電路100中的反向器30。當(dāng)發(fā)生靜電放電的情形時(shí)，PMOS晶體管130會(huì)使得P阱處于高電位，其功能與反向器30相當(dāng)。
請(qǐng)參考圖14及圖15，圖14為本發(fā)明第五實(shí)施例基底觸發(fā)ESD保護(hù)電路180的結(jié)構(gòu)圖，圖15為圖14ESD保護(hù)電路180的電路圖。ESD保護(hù)電路180的結(jié)構(gòu)與圖8中的ESD保護(hù)電路120相似，兩者的不同點(diǎn)在于ESD保護(hù)電路180中以一PMOS晶體管130，來(lái)取代保護(hù)電路120中的反向器30。
請(qǐng)參考圖16及圖17，圖16為本發(fā)明第六實(shí)施例基底觸發(fā)ESD保護(hù)電路200的結(jié)構(gòu)圖，圖17為圖16ESD保護(hù)電路200的電路圖。ESD保護(hù)電路200的結(jié)構(gòu)與圖10中的ESD保護(hù)電路140相似，兩者的不同點(diǎn)在于ESD保護(hù)電路200中以一PMOS晶體管130，來(lái)取代保護(hù)電路140中的反向器30。
請(qǐng)參考圖18至圖20，圖18為本發(fā)明第七實(shí)施例基底觸發(fā)ESD保護(hù)電路220的結(jié)構(gòu)圖，圖19為圖18ESD保護(hù)電路220的電路圖，圖20為圖18ESD保護(hù)電路200的布線圖。ESD保護(hù)電路220的電路設(shè)計(jì)與圖5中的ESD保護(hù)電路100一樣，而兩者的不同點(diǎn)在于布線的方式。如圖7所示，在ESD保護(hù)電路100中，第二p+擴(kuò)散區(qū)域118設(shè)置于兩第二n+擴(kuò)散區(qū)域115(即NMOS晶體管150的漏極)之間，而如圖20所示，在ESD保護(hù)電路220中，第二n+擴(kuò)散區(qū)域115及第三n+擴(kuò)散區(qū)域116(即NMOS晶體管150的漏極與源極)被則第二p+擴(kuò)散區(qū)域118所環(huán)繞住。因此，相較于圖7的ESD保護(hù)電路100，圖20的ESD保護(hù)電路220可以有較小的布局面積。
請(qǐng)參考圖21及圖22，圖21為本發(fā)明第八實(shí)施例基底觸發(fā)ESD保護(hù)電路240的結(jié)構(gòu)圖，圖22為圖21ESD保護(hù)電路240的電路圖。ESD保護(hù)電路240的電路設(shè)計(jì)與圖8中的ESD保護(hù)電路120一樣，而兩者的不同點(diǎn)在于布線的方式。ESD保護(hù)電路120的布線方式與ESD保護(hù)電路100一樣，采用如圖7的布線方式，其第二p+擴(kuò)散區(qū)域118設(shè)置于兩第二n+擴(kuò)散區(qū)域115。而ESD保護(hù)電路240的布線方式與ESD保護(hù)電路220一樣，采用如圖20的布線方式，其第二n+擴(kuò)散區(qū)域115及第三n+擴(kuò)散區(qū)域116被第二p+擴(kuò)散區(qū)域118所環(huán)繞住。
請(qǐng)參考圖23及圖24，圖23為本發(fā)明第九實(shí)施例基底觸發(fā)ESD保護(hù)電路260的結(jié)構(gòu)圖，圖24為圖23ESD保護(hù)電路260的電路圖。ESD保護(hù)電路260的電路設(shè)計(jì)與圖10中的ESD保護(hù)電路140一樣，而兩者的不同點(diǎn)在于布線的方式。ESD保護(hù)電路140的布線方式與ESD保護(hù)電路100一樣，采用如圖7的布線方式，而ESD保護(hù)電路260的布線方式與ESD保護(hù)電路220一樣，采用如圖20的布線方式。
請(qǐng)參考圖25及圖26，圖25為本發(fā)明第十實(shí)施例基底觸發(fā)ESD保護(hù)電路280的結(jié)構(gòu)圖，圖26為圖25ESD保護(hù)電路280的電路圖。ESD保護(hù)電路280的電路設(shè)計(jì)與圖12中的ESD保護(hù)電路160一樣，而兩者的不同點(diǎn)在于布線的方式。ESD保護(hù)電路160的布線方式與ESD保護(hù)電路100一樣，采用如圖7的布線方式，而ESD保護(hù)電路280的布線方式與ESD保護(hù)電路220一樣，采用如圖20的布線方式。
請(qǐng)參考圖27及圖28，圖27為本發(fā)明第十一實(shí)施例基底觸發(fā)ESD保護(hù)電路300的結(jié)構(gòu)圖，圖28為圖27ESD保護(hù)電路300的電路圖。ESD保護(hù)電路300的電路設(shè)計(jì)與圖14中的ESD保護(hù)電路180一樣，而兩者的不同點(diǎn)在于布線的方式。ESD保護(hù)電路180的布線方式與ESD保護(hù)電路100一樣，采用如圖7的布線方式，而ESD保護(hù)電路300的布線方式與ESD保護(hù)電路220一樣，采用如圖20的布線方式。
請(qǐng)參考圖29及圖30，圖29為本發(fā)明第十二實(shí)施例基底觸發(fā)ESD保護(hù)電路320的結(jié)構(gòu)圖，圖30為圖29ESD保護(hù)電路320的電路圖。ESD保護(hù)電路320的電路設(shè)計(jì)與圖16中的ESD保護(hù)電路200一樣，而兩者的不同點(diǎn)在于布線的方式。ESD保護(hù)電路200的布線方式與ESD保護(hù)電路100一樣，采用如圖7的布線方式，而ESD保護(hù)電路320的布線方式與ESD保護(hù)電路220一樣，采用如圖20的布線方式。
相較于現(xiàn)有的基底觸發(fā)ESD保護(hù)電路，本發(fā)明的基底觸發(fā)ESD保護(hù)電路形成于一P型基底上，且包括一三重阱的結(jié)構(gòu)。該ESD保護(hù)電路包括一形成于該P(yáng)型基底內(nèi)的N阱以及一形成于該N阱內(nèi)的P阱。該N阱通過(guò)一第一n+擴(kuò)散區(qū)域連接于一第一電源端，該P(yáng)型基底通過(guò)一第一p+擴(kuò)散區(qū)域連接于一第二電源端，而該P(yáng)阱通過(guò)一第二p+擴(kuò)散區(qū)域連接于一ESD偵測(cè)電路的輸出端。該ESD偵測(cè)電路來(lái)改變?cè)揚(yáng)阱的電壓準(zhǔn)位。當(dāng)靜電從該第一電源端輸入到該ESD保護(hù)電路時(shí)，該N阱會(huì)將該P(yáng)阱與該P(yáng)型基底形成電性的隔絕，而使得一形成于該P(yáng)阱內(nèi)的NPN型雙極結(jié)晶體管得以于靜電輸入時(shí)實(shí)時(shí)地開(kāi)啟。因此，本發(fā)明的ESD保護(hù)電路不但具有較優(yōu)的開(kāi)啟機(jī)制表現(xiàn)，且亦具有優(yōu)選的靜電傳導(dǎo)效率。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種靜電放電保護(hù)電路，形成于一P型基底上，其包括一第一電源端；一第二電源端；一電阻，連接于該第一電源端；一電容，連接于該電阻與該第二電源端之間；一第一p+擴(kuò)散區(qū)域，設(shè)于該P(yáng)型基底內(nèi)，且連接于該第二電源端；一N阱，設(shè)于該P(yáng)型基底內(nèi)；一第一n+擴(kuò)散區(qū)域，設(shè)于該N阱內(nèi)，且連接于該第一電源端；一P阱，設(shè)于該N阱內(nèi)；至少一第二p+擴(kuò)散區(qū)域、至少一第二n+擴(kuò)散區(qū)域以及至少一第三n+擴(kuò)散區(qū)域，設(shè)于該P(yáng)阱內(nèi)，該第二n+擴(kuò)散區(qū)域連接于該第一電源端，該第三n+擴(kuò)散區(qū)域連接于該第二電源端；以及一靜電放電偵測(cè)電路，連接于第一電源端，而其輸入端連接于該電阻與該電容，而其輸出端連接于該第二p+擴(kuò)散區(qū)域，用于輸出與該輸入端的信號(hào)反向的信號(hào)，以改變?cè)揚(yáng)阱的電壓準(zhǔn)位。
2.如權(quán)利要求1所述的靜電放電保護(hù)電路，其中當(dāng)該第一電源端被施予一瞬間正電壓時(shí)，該P(yáng)阱與該第三n+擴(kuò)散區(qū)域之間會(huì)形成一PN結(jié)。
3.如權(quán)利要求1所述的靜電放電保護(hù)電路，其中至少有一NMOS晶體管形成于該P(yáng)阱內(nèi)，該NMOS晶體管的漏極為該第二n+擴(kuò)散區(qū)域，其源極為該第三n+擴(kuò)散區(qū)域，其基體為該P(yáng)阱。
4.如權(quán)利要求3所述的靜電放電保護(hù)電路，其中該NMOS晶體管的柵極連接于該第二電源端。
5.如權(quán)利要求3所述的靜電放電保護(hù)電路，其中該NMOS晶體管的柵極連接于該靜電放電偵測(cè)電路的輸出端。
6.如權(quán)利要求1所述的靜電放電保護(hù)電路，其中一NPN型雙極結(jié)晶體管形成于該P(yáng)阱內(nèi)，該NPN型雙極結(jié)晶體管的集電極為該第二n+擴(kuò)散區(qū)域，其基極為該P(yáng)阱，而其發(fā)射極為該第三n+擴(kuò)散區(qū)域。
7.如權(quán)利要求1所述的靜電放電保護(hù)電路，其中該靜電放電偵測(cè)電路為一反向器。
8.如權(quán)利要求1所述的靜電放電保護(hù)電路，其中該靜電放電偵測(cè)電路為一PMOS晶體管。
9.如權(quán)利要求1所述的靜電放電保護(hù)電路，其中該第二p+擴(kuò)散區(qū)域設(shè)置于兩該第二n+擴(kuò)散區(qū)域之間。
10.如權(quán)利要求1所述的靜電放電保護(hù)電路，其中該第二n+擴(kuò)散區(qū)域及該第三n+擴(kuò)散區(qū)域被該第二p+擴(kuò)散區(qū)域所環(huán)繞住。
11.一種靜電放電保護(hù)電路，形成于一P型基底上，其包括一第一p+擴(kuò)散區(qū)域，設(shè)于該P(yáng)型基底內(nèi)；一N阱，設(shè)于該P(yáng)型基底內(nèi)；一第一n+擴(kuò)散區(qū)域，設(shè)于該N阱內(nèi)；一P阱，設(shè)于該N阱內(nèi)；以及一NPN型雙極結(jié)晶體管，形成于該P(yáng)阱內(nèi)，該NPN型雙極結(jié)晶體管的基極與發(fā)射極之間的等效電路為一不與任何電阻并聯(lián)的二極管。
12.如權(quán)利要求11所述的靜電放電保護(hù)電路，其還包括一第一電源端，連接于該第一n+擴(kuò)散區(qū)域；一第二電源端，連接于該第一p+擴(kuò)散區(qū)域；一電阻，連接于該第一電源端；一電容，連接于該電阻與該第二電源端之間；至少一第二p+擴(kuò)散區(qū)域、至少一第二n+擴(kuò)散區(qū)域以及至少一第三n+擴(kuò)散區(qū)域，設(shè)于該P(yáng)阱內(nèi)，該第二n+擴(kuò)散區(qū)域連接于該第一電源端，該第三n+擴(kuò)散區(qū)域連接于該第二電源端；以及一靜電放電偵測(cè)電路，連接于第一電源端，而其輸入端連接于該電阻與該電容，而其輸出端連接于該第二p+擴(kuò)散區(qū)域，用于輸出與該輸入端的信號(hào)反向的信號(hào)，以改變?cè)揚(yáng)阱的電壓準(zhǔn)位。
13.如權(quán)利要求12所述的靜電放電保護(hù)電路，其中至少有一NMOS晶體管形成于該P(yáng)阱內(nèi)，該NMOS晶體管的漏極為該第二n+擴(kuò)散區(qū)域，其源極為該第三n+擴(kuò)散區(qū)域，其基體為該P(yáng)阱，而該NPN型雙極結(jié)晶體管為該NMOS晶體管的一寄生橫向雙極結(jié)晶體管。
14.如權(quán)利要求13所述的靜電放電保護(hù)電路，其中該NMOS晶體管的柵極連接于該第二電源端。
15.如權(quán)利要求13所述的靜電放電保護(hù)電路，其中該NMOS晶體管的柵極連接于該靜電放電偵測(cè)電路的輸出端。
16.如權(quán)利要求12所述的靜電放電保護(hù)電路，其中該NPN型雙極結(jié)晶體管的集電極為該第二n+擴(kuò)散區(qū)域，其基極為該P(yáng)阱，而其發(fā)射極為該第三n+擴(kuò)散區(qū)域。
17.如權(quán)利要求12所述的靜電放電保護(hù)電路，其中該靜電放電偵測(cè)電路為一反向器。
18.如權(quán)利要求12所述的靜電放電保護(hù)電路，其中該靜電放電偵測(cè)電路為一PMOS晶體管。
19.如權(quán)利要求12所述的靜電放電保護(hù)電路，其中該第二p+擴(kuò)散區(qū)域設(shè)置于兩該第二n+擴(kuò)散區(qū)域之間。
20.如權(quán)利要求12所述的靜電放電保護(hù)電路，其中該第二n+擴(kuò)散區(qū)域及該第三n+擴(kuò)散區(qū)域被該第二p+擴(kuò)散區(qū)域所環(huán)繞住。
全文摘要
一種靜電放電(electrostatic discharge，ESD)保護(hù)電路形成于一P型基底上，并包括一第一p+擴(kuò)散區(qū)域，設(shè)于該P(yáng)型基底內(nèi)；一N阱(N－well)，設(shè)于該P(yáng)型基底內(nèi)；一第一n+擴(kuò)散區(qū)域，設(shè)于該N阱內(nèi)；一P阱(P－well)，設(shè)于該N阱內(nèi)；以及一NPN型雙極結(jié)晶體管(Bipolar Junction Transistor，BJT)，形成于該P(yáng)阱內(nèi)，該NPN型雙極結(jié)晶體管的基極與發(fā)射極之間的等效電路為一不與任何電阻并聯(lián)的二極管。
文檔編號(hào)H01L27/04GK1741269SQ20051007021
公開(kāi)日2006年3月1日 申請(qǐng)日期2005年5月11日 優(yōu)先權(quán)日2004年8月27日
發(fā)明者陳孝賢 申請(qǐng)人:聯(lián)華電子股份有限公司