專利名稱：集成電路裝置的制作方法
技術領域：
本發(fā)明涉及一種電子可程序且可抹除的非揮發(fā)性存儲裝置，且特別是涉及一種具有偏壓排列方式的電荷陷入存儲裝置，除了提高及降低閾值電壓的操作外，還修改了存儲裝置的電荷分布狀況。
背景技術：
以電荷儲存結構為基礎的電子可程序且可抹除非揮發(fā)性存儲裝置的技術，如今已被廣泛的應用，例如已知的EEPROM(Electrically programmableand erasable read only memory)及快閃存儲裝置。傳統(tǒng)上此兩種存儲裝置是使用浮動柵極來記錄數(shù)字數(shù)據(jù)。然而，隨著集成電路尺寸的縮小，為了簡化制造過程，引起了大家對以電荷陷入介電層為基礎的非揮發(fā)性存儲裝置結構的興趣。其中，以電荷陷入介電層為基礎的非揮發(fā)性存儲裝置結構包括一些已知其工業(yè)名稱的結構，例如NROM，SONOS，及PHINES等非揮發(fā)性存儲裝置結構。這些非揮發(fā)性存儲裝置結構是將電荷存放于電荷陷入介電層中而儲存數(shù)據(jù)，上述的電荷陷入介電層例如為氮化硅層。當負電荷被阻陷時，存儲裝置的閾值電壓就增加。反之，移除電荷陷入層中的負電荷，將使存儲裝置的閾值電壓降低。
一般的硅-氧化硅-氮化硅-氧化硅-硅(SONOS)裝置是使用超薄的底氧化層，其厚度例如小于3毫微米，且對于通道的抹除是利用偏壓排列讓硅基板上的電洞直接穿隧進入氮化硅層。雖然運用此技術的抹除速度很快，但由于電荷會從底氧化層漏出，因此電荷的保存是不佳的。
相對地，NROM裝置則使用相當厚的底氧化層，其厚度例如大于3毫微米，而一般來說約為5～9毫微米之間，以防止裝置漏電流的情況發(fā)生。此外，NROM裝置是以價帶間的穿隧作用取代直接穿隧的方式來注入熱電洞(BTBTHH)，上述的穿隧作用可被用來抹除存儲裝置。然而，熱電洞的注入會造成氧化層的損壞，導致在高閾值電壓的存儲裝置有漏電流的情況，而在低閾值電壓的存儲裝置則因為電洞的逃離而使得閾值電壓上升。再者，在程序化與抹除循環(huán)過程中，由于電子與電洞堆積在電荷陷入層中而難以相互中和，因此其抹除所需的時間必然逐漸地增加。而會發(fā)生電荷堆積的原因是在于電洞注入的位置與電子注入的位置不一致，且有些電子在經(jīng)過抹除的操作之后依然存在。此外，由于制程中的差異性(例如通道長度差異)，因此NROM快閃存儲裝置的每一個存儲裝置在區(qū)段抹除期間的抹除速度皆不相同。而抹除速度的差異將導致抹除狀態(tài)的大閾值電壓分布，其中有些存儲裝置變得難以抹除，有些存儲裝置則是發(fā)生過度抹除的狀況。因此，存儲裝置在多次程序化與抹除的循環(huán)之后，目標閾值電壓窗就關閉。當技術持續(xù)朝縮小裝置尺寸的發(fā)展時，上述的現(xiàn)象將變得更為嚴重。
此外，電荷陷入存儲裝置捕捉電子于電荷陷入層中，且處于淺能階與深能階之中。而被捕捉到淺能階的電子，其熱激發(fā)而逃離缺陷的速度比被捕捉到較深能階的電子來得快。而就電荷保存的問題來說，淺能階的電子是影響數(shù)據(jù)儲存的重要因子。為了能有好的電荷保存能力，捕捉電子到深能階是最佳的狀態(tài)。
因此，對存儲裝置而言存在著能被多次程序化及抹除的需求，且不會在操作后遭受閾值電壓改變的問題而使得存儲裝置不能操作，還要能控制改善電荷的保存及可靠度。
由此可見，上述現(xiàn)有的存儲裝置在結構與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決存儲裝置存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發(fā)展完成，而一般產(chǎn)品又沒有適切的結構能夠解決上述問題，此顯然是相關業(yè)者急欲解決的問題。
有鑒于上述現(xiàn)有的存儲裝置存在的缺陷，本發(fā)明人基于從事此類產(chǎn)品設計制造多年豐富的實務經(jīng)驗及專業(yè)知識，并配合學理的運用，積極加以研究創(chuàng)新，以期創(chuàng)設一種新型結構的集成電路裝置，能夠改進一般現(xiàn)有的存儲裝置，使其更具有實用性。經(jīng)過不斷的研究、設計，并經(jīng)反復試作樣品及改進后，終于創(chuàng)設出確具實用價值的本發(fā)明。

發(fā)明內容
本發(fā)明的目的在于，克服現(xiàn)有的存儲裝置存在的缺陷，而提供一種新的集成電路裝置，所要解決的技術問題是使其可以改善存儲裝置的持久性及可靠度，從而更加適于實用。
本發(fā)明提出電荷陷入型存儲裝置結構的電荷平衡操作方法，此方法是包括一種含有電場(E-field)的偏壓排列以幫助電子從柵極注入電荷陷入層后并隨之排出至通道中，以及/或可應用在前述中具有薄底介電層的存儲裝置的電洞直接穿隧作用。另外，電荷平衡操作是藉由電場促進柵極到電荷陷入層的電子注入來達到平衡，且上述的電場供應負柵極電壓到基底(供應-VG與正基底電壓+VSUB其中之一，或是-VG與+VSUB的電壓差)，接地或供應一個低的正電壓到源極/漏極。為了在實際的時間限制內達到本發(fā)明的電荷平衡操作，電壓穿過存儲裝置的柵極而到基底的通道內，其中上述的時間限制大約高于每納米-0.7伏特(-0.7伏特/納米)以及在實施例中所揭露約低于每納米-1.0伏特。因此，對于具有柵極電極，頂氧化層，電荷陷入層以及位于通道上的底氧化層的存儲裝置而言，其電荷平衡操作的柵極到基底的偏壓排列約等于頂介電層，電荷陷入介電層以及底介電層的組合的有效氧化層厚度，約為每納米-0.7到-1.0伏特之間。
在電荷平衡操作期間，利用柵極注入及電子溢出的方法能使存儲裝置處于動態(tài)平衡或均衡的狀態(tài)。在裝置被熱電洞被抹除后，利用柵極注入電子可以中和電洞。因此，電荷平衡操作可以熱電洞注入后提供了一種強大的“電性上的回火效果”，將由熱電洞注入造成的不穩(wěn)定減到最低。存儲裝置在經(jīng)過多次寫入及抹除循環(huán)(P/E)后，測試其可靠度的結果依舊顯示電荷平衡操作大大地減少漏電流的情況。
根據(jù)本發(fā)明的描述的方法，包括藉由第一偏壓排列方式降低存儲裝置的閾值電壓，藉由第二偏壓排列提高存儲裝置的閾值電壓，以及供應第三偏壓排列到存儲裝置的柵極，例如電荷平衡脈沖，且與第一和第二偏壓排列其中之一結合。其中，第三偏壓排列是造成電子的第一動向及第二動向的原因。假設柵極供應負電壓到基底，則電子的第一動向是從基底到電荷陷入層(電子注入柵極)，而電子的第二動向是從電荷陷入層到基底(電子排出至通道)。此外，假設柵極供應正電壓到基底，則電子的第一動向是從基底到電荷陷入層，而電子的第二動向是從電荷陷入層到柵極。當閾值電壓增加時，電子的第一動向的速度隨之減慢，同時，電子的第二動向的速度隨之加快；反之，當閾值電壓降低時，電子的第二動向的速度隨之減慢，而電子的第一動向的速度反而加快。因此，電子的動向使得閾值電壓趨于目標閾值電壓。
每一個存儲裝置具有閾值電壓，且包括電荷陷入層，柵極和基底內的源極/漏極區(qū)。電路控制器包括利用邏輯操作藉由第一偏壓排列以提升閾值電壓，以及藉由供應第二偏壓排列及第三偏壓排列以降低閾值電壓。藉由第二偏壓排列存儲裝置的閾值電壓就降低。此外，第三偏壓排列使電子的第一動向及第二動向發(fā)生閾值電壓朝平衡狀態(tài)下的的閾值電壓聚集。
依照本發(fā)明的較佳實施例所述，在上述的一種具有基底的集成電路，配置在基底上的存儲裝置以及耦接存儲裝置的電路控制器中，每一個存儲裝置具有閾值電壓，且包括電荷陷入層，柵極和基底內的源極/漏極區(qū)。電路控制器包括利用邏輯操作以供應第一偏壓排列。第一偏壓排列影響電洞的動向，包括第一動向及第二動向。在電洞的動向中，電洞移動至電荷陷入層，且降低存儲裝置的閾值電壓。由于電荷的動向的原因，閾值電壓朝向聚合電壓。
在一些實施例中，第三偏壓排列從電荷陷入層中去除電洞。舉例來說，電子被注入到電荷陷入層，將導致陷入的電洞被中和而等效移除電洞。
在一些實施例中，電荷平衡偏壓排列可以發(fā)生在任何提高及降低閾值電壓的循環(huán)之前。通過上述的方式，存儲裝置的閾值電壓先是被提高，然后才進行提高及降低閾值電壓的操作循環(huán)。在一實施例中，在提高及降低閾值電壓的任何循環(huán)之前的這個已提高的閾值電壓，比存儲裝置的程序化確認電壓及抹除確認電壓來得低。
依照本發(fā)明的較佳實施例所述的一種操作方法，適于含有電荷陷入層的存儲裝置。此方法包括降低存儲裝置的閾值電壓以穿過第一偏壓排列，以及提高存儲裝置的閾值電壓以穿過第二偏壓排列。在一間隔時間內，數(shù)次的閾值電壓提高及降低循環(huán)發(fā)生或是有可能發(fā)生的，第三偏壓排列被供應到電荷陷入層以決定電荷陷入層中的電荷分布平衡。當?shù)谌珘号帕性陂g隔時間內供應，電荷平衡操作包括長時間的脈沖(例如接下來實施例敘述的1秒)，使得存儲裝置達到均衡狀態(tài)，或接近于均衡狀態(tài)。在包括提供第三偏壓排列的電荷平衡操作的間隔時間是由數(shù)種方法來決定，而這些方法就像是適合于一些特殊的執(zhí)行。譬如間隔的時間可以用計時器來設定，使得電荷平衡操作在一個有規(guī)律的時間內完成。
本技術的實施例包括一種操作存儲裝置的方法，其中包括提出第一步驟(傳統(tǒng)的抹除)以建立低閾值電壓狀態(tài)，而此低閾值電壓狀態(tài)包括第一偏壓排列減少電荷陷入層中的負電荷，還包括第二偏壓排列以平衡柵極和電荷陷入層之間以及電荷陷入層和通道之間的電荷穿隧作用。此外，第二步驟(傳統(tǒng)的程序化)被用來建立高閾值電壓存儲裝置的狀態(tài)，其中包括第三偏壓排列使得電荷陷入層中的負電荷增加。在實施例中，在為了建立低閾值電壓狀態(tài)的第一步驟中，供應電荷平衡脈沖，然而此電荷平衡脈沖的時間可能不足以達到均衡狀態(tài)，但是此電荷平衡脈沖的時間卻足以導致閾值電壓緊縮(在接下來的實施例會提到介于50～100毫秒之間)，以及在電荷陷入層中的電荷達到平衡。
在此描述電荷平衡與抹除的技術，此技術可以在任何順序內執(zhí)行，例如啟動抹除命令以啟動抹除操作，如區(qū)段抹除。通過使用電荷平衡操作在上述的抹除程序，可能被使用在電荷平衡脈沖的短間隔上，這不一定達到平衡態(tài)，而是傾向于在電荷陷入層的電荷分布平衡。例如，相對短電荷平衡脈沖可能被運用在抹除操作之前，由于電荷在熱電洞注入之前使電荷陷入層里的負電荷平衡脈沖的電荷將傾向于引起的更大的電子排出，為了收緊抹除的狀態(tài)Vt分布，使抹除操作容易些。二者擇一，相對短的電荷平衡脈沖可能被使用在抹除之后，平電荷衡脈沖的傾向于引起更巨大將電子注入，因為電荷陷入層有更高的正電壓以中和電洞陷入且改善電荷的保存。
對于像NROM的快閃存儲裝置而言，區(qū)段抹除是藉由熱電洞抹除步驟來執(zhí)行。在本技術的實施例中描述一個附加的電荷平衡操作被提出，且與熱電洞抹除步驟結合。由于電荷平衡操作具有自行聚集的特性，將有助于提升過度抹除的存儲裝置的閾值電壓，以及以助于降低難以抹除的存儲裝置的閾值電壓。同樣地，利用電荷平衡操作使目標閾值電壓的分布緊密而達到低閾值電壓穿過陣列的存儲裝置的任務。此外，對SONOS型的存儲裝置，F(xiàn)-N穿隧作用被用在抹除步驟上，且與電荷平衡脈沖結合。
在為了電荷平衡的負柵極電壓偏壓排列時，一種可選擇的方法是結合電荷平衡及熱電洞抹除以打開源極/漏極的接合偏壓排列。在這個的情況下，熱電洞注入，柵極電子注入以及電子溢出電荷陷入層會同時發(fā)生。因此，比起傳統(tǒng)的熱電洞抹除的方法，本發(fā)明的混合的方式亦會顯現(xiàn)出更好的持久性以及較佳的可靠度。
藉由本發(fā)明的技術提出敏捷的抹除規(guī)則系統(tǒng)。使用者可以設計電荷平衡及抹除的最適順序以得到好的持久性及可靠度。電荷平衡操作以負柵極穿隧作用為基礎，而此負柵極穿隧作用與熱電洞或其他偏壓排列結合，可達到較佳的抹除狀態(tài)的閾值電壓的控制，以及令人滿意的速度。電壓平衡/熱電洞抹除能同時地聚集過度抹除的存儲裝置與難以抹除的存儲裝置的閾值電壓。
電荷平衡操作可視為一種可使電洞中和的電性上的回火步驟，因此可大大地改善裝置的可靠度。
在抹除操作中，電荷平衡的方法和抹除的方法可以在任何的順序中結合，或可以同時地被開啟。
另一實施例的方法亦提供數(shù)種偏壓排列方式。穿過第一偏壓排列，存儲裝置的閾值電壓就提高。以降低閾值電壓為指令，則第二偏壓排列與第三偏壓排列被提出。穿過第二偏壓排列，存儲裝置的閾值電壓就降低。第三偏壓排列包括電荷平衡脈沖使得閾值電壓朝平衡狀態(tài)下的閾值電壓聚集。在一些實施例中，以降低閾值電壓為指令，則在第二偏壓排列之后提出第三偏壓排列。然而，在一些實施例中，以降低閾值電壓為指令者，第三偏壓排列被提出在第二偏壓排列之前。此外，還有一些實施例，也是以降低閾值電壓為指令，其第三偏壓排列卻在第二偏壓排列前后都出現(xiàn)。在另一些實施例中，電荷平衡第三偏壓排列與第二偏壓排列結合并同時被提出。
在另一實施例中提出一種具有基底的集成電路，配置在基底上的存儲裝置以及耦合存儲裝置的電路控制器。每一個存儲裝置具有閾值電壓，且包括電荷陷入層，柵極和基底內的源極/漏極區(qū)。電路控制器包括利用邏輯操作以提升閾值電壓(程序化)穿過第一偏壓排列，以及藉由供應第二偏壓排列及第三偏壓排列以降低閾值電壓(抹除)為指令的邏輯操作。穿過第二偏壓排列后，存儲裝置的閾值電壓就降低。第三偏壓排列使得電荷動向達到平衡，以致于閾值電壓均朝平衡狀態(tài)下的閾值電壓聚集。
在一些實施例中，在任何提高及降低閾值電壓循環(huán)之前，電荷偏壓排列被提出以增加電荷陷入層中的電荷。舉例來說，在任何提高及降低閾值電壓循環(huán)之前，通過電荷偏壓排列方始使得電荷陷入層中的電荷分布平衡；原本高過平衡閾值電壓者會降低到平衡閾值電壓，反之，原本低于平衡閾值電壓的裝置會升高到平衡的閾值電壓。如此一來有助于解決制造過程中的紫外光或電將造成的電荷陷入層充電的問題。
依照本發(fā)明的實施例，程序化的規(guī)則系統(tǒng)包括一個再填入的循環(huán)以改變存儲裝置的電荷陷入層中的電荷陷入范圍。藉由短電荷平衡脈沖使得電荷從電荷陷入層中的淺能階上排出，接著再填入循環(huán)包括供應一個偏壓排列以增加電荷陷入層中的負電荷，之后重復這些動作以增加電荷陷入層中的負電荷。一次或多次的再填入循環(huán)被提出以增加電荷陷入層中的深陷阱里的電荷數(shù)量，且維持程序化操作的目標高閾值電壓狀態(tài)。而在淺能階上的電子逃逸的速度比深能階的電子快。在電荷平衡脈沖后，閾值電壓些微降低，且電子的再程序化或再填入被提出以回復裝置最初的程序化閾值能階。一直重復電荷平衡/再填入的過程導致陷入的光譜改變朝向深能階電子，這個現(xiàn)象就叫做”光譜藍色變化”(spectrum blue shift)。再填入的過程可以大大地改善電荷的保持，改善傳統(tǒng)NROM裝置在多次程序化與抹除循環(huán)后所造成底氧化層損壞。因此，再填入的過程提供一個有效的操作以改善電荷陷入存儲裝置中的電荷的保持。再者，依照再填入的方法，較薄的介電層可以被用來當作底介電層，電荷陷入層及頂介電層而不會有漏電流的情況發(fā)生。此外，較薄的介電層對電荷陷入存儲裝置而將有助于縮減裝置的尺寸。
在另一實施例中，提出了一種具有基底的集成電路，配置在基底上的存儲裝置以及耦合存儲裝置的電路控制器。每一個存儲裝置具有閾值電壓，且包括電荷陷入層，柵極和基底內的源極/漏極區(qū)。電路控制器包括利用邏輯操作以提高閾值電壓(程序化)，且如上所述穿過一個再填入步驟。
電荷平衡操作的目標閾值電壓依賴很多因素，包括一些對應的電荷穿隧作用，如由柵極穿過頂介電層到電荷陷入層的穿隧作用，以及從電荷陷入層穿過底介電層到通道的穿隧作用。對于一個較低平衡的閾值電壓而言，需要減少是由從柵極注入到電荷陷入層的電子穿隧作用的電流。因此，本發(fā)明的實施例是利用具有高的功函數(shù)的柵極材料以抑制頂介電層內的穿隧作用。
綜上所述，本發(fā)明特殊結構的集成電路裝置，可以改善存儲裝置的持久性及可靠度。其具有上述諸多的優(yōu)點及實用價值，并在同類產(chǎn)品中未見有類似的結構設計公開發(fā)表或使用而確屬創(chuàng)新，其不論在裝置結構或功能上皆有較大的改進，在技術上有較大的進步，并產(chǎn)生了好用及實用的效果，且較現(xiàn)有的存儲裝置具有增進的多項功效，從而更加適于實用，誠為一新穎、進步、實用的新設計。
上述說明僅是本發(fā)明技術方案的概述，為了能夠更清楚了解本發(fā)明的技術手段，而可依照說明書的內容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。


圖1A所示為依照本發(fā)明的較佳實施例的未經(jīng)過程序化及抹除循環(huán)前的電荷陷入存儲裝置的簡圖。
圖1B所示為依照圖1A的電荷陷入存儲裝置的電荷在多次程序化與抹除循環(huán)之前電荷增加的簡圖。
圖2A所示為依照本發(fā)明的較佳實施例的經(jīng)過數(shù)次程序化與抹除循環(huán)的電荷陷入存儲裝置的簡圖。
圖2B所示為圖2A的電荷陷入存儲裝置隨著電荷分布的改變以及供應像先前描述的圖1B的偏壓排列。
圖3A所示為依照本發(fā)明的較佳實施例的電荷陷入存儲裝置的簡圖。
圖3B所繪示為圖3A的電荷陷入存儲裝置未經(jīng)過通道熱電子注入的簡圖。
圖3C所示為依照本發(fā)明的較佳實施例的圖3B的電荷陷入層為經(jīng)過包括熱電洞注入的價帶間的穿隧作用的簡圖。
圖3D所示為依照本發(fā)明的較佳實施例的圖3C的電荷陷入存儲裝置的簡圖。
圖4所示為依照本發(fā)明的較佳實施例的一種典型的制程，為了在經(jīng)過多次程序化與抹除循環(huán)后，改變電荷陷入存儲裝置的電荷分布的步驟流程圖。
圖5所示為依照本發(fā)明的較佳實施例的為一種典型的步驟流程圖，在任何程序化與抹除循環(huán)之前，加入電荷到電荷陷入存儲裝置中，且在數(shù)次程序化與抹除的循環(huán)后，改變電荷陷入存儲裝置中的電荷的分布。
圖6所示為依照本發(fā)明的較佳實施例的閾值電壓與程序化和抹除循環(huán)的次數(shù)的對應關系圖。
圖7所示為依照本發(fā)明的較佳實施例的閾值電壓與程序化和抹除循環(huán)的次數(shù)的對應關系圖。
圖8所示為依照本發(fā)明的較佳實施例的為閾值電壓與抹除次數(shù)的對應關系圖。
圖9所示為依照本發(fā)明的較佳實施例的閾值電壓的變化與保存的時間的對應關系圖。
圖10所示為依照本發(fā)明的較佳實施例的閾值電壓的變化與保存的時間的對應關系圖。
圖11所示為依照本發(fā)明的較佳實施例的在增加存儲裝置到電荷陷入層之前，執(zhí)行多次程序化與抹除循環(huán)，并且在程序化與抹除循環(huán)間隔可能發(fā)生之下，改變電荷陷入層中的電荷分布。
圖12所示為依照本發(fā)明的較佳實施例的集成電路的方框圖。
圖13所示為依照本發(fā)明的較佳實施例的包括偏壓排列脈沖的抹除操作的流程圖。
圖14所示為依照本發(fā)明的較佳實施例的包括偏壓排列脈沖的可選擇的抹除操作的流程圖。
圖15所示為依照本發(fā)明的較佳實施例的閾值電壓與時間的關系圖。
圖16與圖17所示為依照本發(fā)明的較佳實施例的閾值電壓與時間的關系圖，并且由于改變一種電荷使電荷陷入層中的電荷分布的偏壓排列，顯示存儲裝置的集中的行為。
圖18所示為依照本發(fā)明的較佳實施例的閾值電壓與時間的關系圖。
圖19所示為依照本發(fā)明的較佳實施例的閾值電壓與程序化和抹除循環(huán)的次數(shù)關系圖。
圖20所示為依照本發(fā)明的較佳實施例的閾值電壓與程序化和抹除循環(huán)的次數(shù)關系圖。
圖21所示為依照本發(fā)明的較佳實施例的閾值電壓的變化與保存的時間的關系圖。
圖22所示為依照本發(fā)明的較佳實施例的一個具有混合偏壓排列抹除程序的電荷陷入存儲裝置的簡圖。
圖23所示為依照本發(fā)明的較佳實施例的閾值電壓與時間的關系圖。
圖24與圖25所示為依照本發(fā)明的較佳實施例的在降低存儲裝置的閾值電壓前后，電荷陷入層的電荷分布趨于平衡的步驟流程圖。
圖26所示為依照本發(fā)明的較佳實施例的執(zhí)行混合偏壓排列以操作存儲裝置的過程步驟流程圖。
圖27所示為依照本發(fā)明的較佳實施例的程序化操作流程圖。
圖28所示為依照本發(fā)明的較佳實施例的閾值電壓與電荷平衡脈沖的抹除時間的關系圖。
圖29所示為依照本發(fā)明的較佳實施例的每一個成功的再填入循環(huán)閾值電壓方面的下降情形。
圖30所示為依照本發(fā)明的較佳實施例的閾值電壓與電荷平衡脈沖的抹除時間的關系圖。
圖31所示為依照本發(fā)明的較佳實施例的在每一個再填入循環(huán)的閾值電壓的下降情形。
圖32所示為依照本發(fā)明的較佳實施例的存儲裝置有經(jīng)過再填入處理和沒有經(jīng)過再填入處理的比較數(shù)據(jù)。
圖33所示為依照本發(fā)明的較佳實施例的電荷陷入存儲裝置的能階簡圖。
110、210、310、2210柵極120、220、320、2220頂氧化層130、230、330、2230電荷陷入層140、240、340、2240底氧化層150、250、350、2250源極160、260、360、2260漏極170、270、370、2270基底131、132、231、232、331、332、333、334、335、2233、2253、2263、2273電子410、420、430、440、450、510、515、520、530、540、550、2410、2420、2430、2440、2510、2520、2525、2530、2610、2620、2630步驟610、620、630、640、650、660、710、720、810、820、910、920、930、1000、1010、1020、1030、1505、1510、520、1530、1540、1610、1620、1630、1640、1650、1710、1720、1725、1730、1735、1740、1810、1820、1830、1840、1850、1910、1920、1930、1940、1950、1960、2010、2020、2030、2040、2050、2060、2110、2120、2125、2130、2140、2145、2310、2320、2330、2340、2350、2800、2801、2802、2803、2804、3000、3001、3002、3003、3004、3200、3201圖標670、680電壓線1110、1115、1120、1140、1150、1201、1203、1206、1208、1209、1211、1212、1300、1301、1302、1303、1304、1305、1306、1307、1308、1400、1401、1402、1403、1404、1405、1406、1407、1408、1409、2700、2701、2702、2703、2704、2705、2706、2707、2708、2709指令1202字線1204、1207位線1205地址1250集成電路具體實施方式
為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據(jù)本發(fā)明提出的集成電路裝置其具體實施方式
、結構、特征及其功效，詳細說明如后。
請參閱圖1所示，為電荷陷入存儲裝置的簡圖。首先，如圖1所示，此電荷陷入存儲裝置結構包括n型重摻雜區(qū)150、160，以及介于前述的n型重摻雜區(qū)150、160之間的p型淡摻雜區(qū)170。另外還包括底介電層(底氧化層)140，電荷陷入層130，頂介電層(頂氧化層)120以及柵極110。其中，底介電層140配置于基底上。電荷陷入層130配置于底介電層140上。頂介電層120配置于電荷陷入層130上。柵極110配置于頂介電層120上。典型的頂介電層的厚度大約為5～10納米，且其材質例如是二氧化硅、氮氧化硅或是其他相似于高介電常數(shù)的材質，例如氧化鋁(Al2O3)。而典型的底介電層的厚度大約為3～10納米，且其材質例如是二氧化硅、氮氧化硅或是其他相似于高介電常數(shù)的材質。此外，典型的電荷陷入層的厚度大約為3～9納米，且其材質例如是氮化硅或其他相似于高介電常數(shù)的材質，例如包括氧化鋁、氧化鉿及其他的金屬氧化物。另外，電荷陷入層可能由一些不連續(xù)的區(qū)塊所組成，也可能像圖中所示的整層連續(xù)的電荷陷入層。而電荷阻陷于電荷陷入層130中，其代表如圖所示的電荷131。
例如像NROM這種存儲裝置具有底氧化層，電荷陷入層以及頂氧化層。其中，底氧化層的厚度范圍在3～10納米之間，電荷陷入層的厚度范圍在3～9納米之間，而頂氧化層的厚度范圍在5～10納米之間。另外，例如像SONOS這種存儲裝置一樣具有底氧化層，電荷陷入層以及頂氧化層。但是，其厚度范圍卻分別在1～3納米之間，3～5納米之間，以及3～10納米之間。
在一些實施例中，柵極包括一個具有大于n型硅本身的功函數(shù)的材質，也就是說大于4.1電子伏特，且最好是大于4.25電子伏特，當然也包括大于5電子伏特。其中，典型的具有高功函數(shù)柵極的材質例如為p型多晶硅，氮化鈦，鉑金屬以及其他高功函數(shù)的金屬及材料。其中，上述的其他具有高功函數(shù)的金屬與材料例如包括銣、鎳以及鈷金屬等，以及金屬合金例如銣鈦合金與鎳鈦合金等，還有金屬氮化物、金屬氧化物如氧化銣皆適用于本發(fā)明的實施例，但不用以限定本發(fā)明。然而，比起材質為典型的n型多晶硅柵極，具有高的功函數(shù)的柵極材料可以抑制電子注入的電荷儲存層的穿隧作用。
請參閱圖1A所示，在圖1A中的存儲裝置尚未經(jīng)過任何的程序化及抹除循環(huán)，且被阻陷的電荷例如是半導體制造過程中的結果。像這樣的存儲裝置的陣列，存儲裝置中的電荷是來自于制造過程中因為紫外光或電漿所造成的充電效應。
在一般的使用中，程序化的動作表示提高存儲裝置的閾值電壓，而抹除的動作則表示降低存儲裝置的閾值電壓。然而，本發(fā)明包括上述的兩種結果及方法。
請參閱圖1B所示，為依照圖1A的電荷陷入存儲裝置的電荷在多次程序化與抹除循環(huán)之前因為閾值電壓達到平衡狀態(tài)下的簡圖。
請參閱圖1B所示，源極150、漏極160和基底170的電位皆為0伏特，而柵極的電位為-20伏特，且此電位足以產(chǎn)生一個電場穿過底氧化層，而此電場約每納米0.7到1.0伏特或更高。偏壓排列有助于電荷陷入層130中的電子分布趨于平衡，其中包括從柵極到電荷陷入層的電子注入以及從電荷陷入層到通道的電子排出。其中，此平衡包括在足夠的時間內達到動態(tài)平衡或均衡狀態(tài)。此時，存儲裝置的閾值電壓趨于平衡狀態(tài)下的閾值電壓，使得電荷的分布平衡發(fā)生在整個通道上的任何一的位置。偏壓排列大致上是一致地發(fā)生在存儲裝置通道之上的每一個點，并增加電子到電荷陷入層中，如電子132，在供應偏壓排列之前，存儲裝置可能有少量的電子存在。然而，這些電子被阻陷于電荷陷入層中，是因為裝置在電場中被程序化及抹除之前，因為制造過程中來自紫外光或電漿產(chǎn)生充電應力所造成，若這些電子不均勻的分布則會嚴重擴大集成電路的存儲陣列于某一狀態(tài)下的分布，進而影響寫入數(shù)據(jù)的判讀。圖1B的偏壓排列趨于平衡，且建立一個均衡狀態(tài)。圖1B的偏壓排列的平衡閾值電壓仰賴著電子注入以及電子排出的均衡狀態(tài)。均衡狀態(tài)發(fā)生于當注入電荷陷入層的電子數(shù)量等于離開電荷陷入層的電子數(shù)量，且在偏壓排列狀態(tài)下大致上保持不變。存儲裝置的閾值電壓是這些電荷陷入層中電子數(shù)量的函數(shù)，而動態(tài)平衡是仰賴著頂氧化層、底氧化層、柵極與電荷陷入層的特性。從柵極中的電子排出超過電子注入會降低平衡閾值電壓。低的目標閾值電壓是令人滿意的，因為這樣可以允許在讀取期間有較低的電壓操作。因此，本發(fā)明的存儲裝置具有高功函數(shù)的柵極材質，如p型重摻雜的摻雜多晶硅，或材質為高介電常數(shù)的頂氧化層，如氧化鋁，或者是兩者皆包括其中，以達到低目標閾值電壓。
柵極到基底的偏壓排列的強度是根據(jù)實施例的偏壓排列平衡脈沖所造成在堆疊介電層上的電場大小，而對于一個偏壓排列平衡脈沖電壓而言，電場大小是取決于堆疊介電層的有效氧化層的厚度(EOT)，此堆疊介電層包括頂氧化層，電荷陷入層與底氧化層，EOT是堆疊介電層的實際厚度對于二氧化硅的介電常數(shù)作標準化后所得到的等效厚度。例如當頂氧化層、底氧化層與電荷陷入層的材質分別為二氧化硅、氮化硅及二氧化硅時，此結構可被當作為ONO堆疊結構。對一個ONO堆疊結構而言，其EOT等于頂氧化層的厚度，加上底氧化層的厚度，再加上電荷陷入層的厚度乘于氧化物的介電常數(shù)對于氮化物的介電常數(shù)的商值。于是，電荷平衡脈沖的偏壓排列可被定義為兩類，一為類NROM的存儲裝置令一為類SONOS的存儲裝置，其詳細說明如下
1.為了上述的描述，類NROM的存儲裝置具有底氧化層厚度＞3納米。這個介電堆疊結構有EOT厚度(例如10納米到25納米)，且底氧化層的厚度大于3納米以防止電子直接穿隧到基底。而柵極到基底的偏壓排列具有一電壓(例如為-12伏特到-24伏特)，將此電壓除以EOT的結果小于-0.7伏特/納米，且最好是小于-1.0伏特/納米，或者大約正負10％范圍內。
類NROM的存儲裝置的EOT的計算最小值 最大值頂氧化層(介電常數(shù)為3.9) 5nm10nm氮化硅層(節(jié)點常數(shù)為7) 3nm9nm底氧化層(介電常數(shù)為3.9) 3nm10nm總和 5+3*3.9/7+3＝10nm 10+9*3.9/7+10＝25nm2.為了上述的描述，類SONOS一樣的存儲裝置具有底氧化層厚度＜3納米。這個介電堆疊結構有EOT厚度(例如5納米到16納米)，且底氧化層的厚度小于3納米，允許電洞由基底直接穿隧進入電荷陷入層。而柵極到基底的偏壓排列具有一電壓(例如為-5伏特到-15伏特)，將此電壓除以EOT的結果小于-0.3伏特/納米，且最好是小于-1.0伏特/納米，或者大約正負10％。
類SONOS的存儲裝置的EOT的計算最小值 最大值頂氧化層(介電常數(shù)為3.9)3nm 10nm氮化硅層(節(jié)點常數(shù)為7) 3nm 5nm底氧化層(介電常數(shù)為3.9)1nm 3nm總和 3+3*3.9/7+1＝5.7nm 10+5*3.9/7+3＝15.85nm對于堆疊結構而言，除了二氧化硅和氮化硅以外其他材料來說，EOT的計算方式相同，藉由二氧化硅的介電常數(shù)與材料的介電常數(shù)之間的商值將材料的厚度標準化。
請參閱圖2A所示，為依照電荷陷入存儲裝置在多次程序化與抹除循環(huán)之后的簡圖。如圖2A所示，基底包括n型重摻雜區(qū)250、260以及介于n型重摻雜區(qū)250、260之間的p型淡摻雜區(qū)270。此存儲裝置的結構從基底由下而上依序為氧化層240，電荷陷入層230，另一氧化層220以及柵極210。然而，在多程序化與抹除循環(huán)之后，發(fā)現(xiàn)殘余電子遺留在于電荷陷入層中230，如電子232，而無法使用價帶間的穿隧作用來移除殘存電子232，因為此種抹除方式是非常局部化的。
圖2B所示為圖2A的電荷陷入存儲裝置隨著電荷分布的改變的簡圖，且提供一個偏壓排列方式如上述的圖1B。源極250、漏極260與基底270的電位為0伏特。在這個例子中，柵極210為-20伏特。電荷平衡偏壓排列傾向于平衡電荷陷入層230的電荷分布，是藉由去除區(qū)域內殘余的電子，這些多余的電子是在程序化與抹除循環(huán)期間所累積的，例如電子232，以及在足夠的時間內藉由使柵極210到電荷陷入層230的電子注入及電荷陷入層230到通道的電子排出，達到一個動態(tài)平衡或均衡狀態(tài)。此時，存儲裝置的閾值電壓被回復到平衡閾值電壓。這個電荷平衡偏壓排列一致地發(fā)生在存儲裝置的通道上的每一個點。
依照本發(fā)明的方法所述，其中包括藉由第一偏壓排列以降低存儲裝置的閾值電壓，藉由第二偏壓排列以提高存儲裝置的閾值電壓，以及供應第三偏壓排列到存儲裝置的柵極并結合第一偏壓排列或第二偏壓排列。此外，第三偏壓排列可被視為影響電子的第一動向及第二動向。如果柵極相較于基底有負電壓，則電子的第一動向是從柵極到電荷陷入層而電子的第二動向是從電荷陷入層到基底。反之，如果柵極相對于基底有正電壓，則電子的第一動向是從基底到電荷陷入層而電子的第二動向是從電荷陷入層到柵極。當閾值電壓增加時，電子的第一動向的速度減慢，而當閾值電壓減少時，電子的第一動向的速度加快。反之，當閾值電壓增加時，電子的第二動向的速度加快，而當閾值電壓減少時，電子的第二動向的速度也跟著減慢。這些電子的動向使得閾值電壓朝平衡閾值電壓聚集。偏壓排列使得在電荷陷入層的電荷的分布平衡，并且發(fā)生在通道上的每一個點，所以存儲裝置閾值電壓維持固定值。
圖3A到圖3D所示為在改變電荷的分布之后(圖3A)，以程序化(圖3B)與抹除(圖3C)的循環(huán)過程，并且顯示利用偏壓排列方式來驅離存儲裝置的電荷陷入層中殘存的電子(圖3D)。
圖3A所示為在一次平衡動作之后的電荷陷入存儲裝置的簡圖。如圖3A所示，基底包括n型重摻雜區(qū)350、360以及介于n型重摻雜區(qū)350、360之間的p型淡摻雜區(qū)370。此存儲裝置的結構從基底由下而上依序為氧化層340，電荷陷入層330，另一氧化層320以及柵極310。
圖3B與圖3C所示分別為程序化與抹除存儲裝置的偏壓排列的例子。
圖3B所示為圖3A的電荷陷入存儲裝置，在經(jīng)歷通道熱電子注入之后的簡圖。其中，源極350的電位為0伏特，漏極360的電位為5.5伏特，而柵極310的電位為8伏特。偏壓排列使得通道熱電子，如電子332，從n型摻雜的通道370傳送到電荷陷入層330，且集中于靠近有供應正電壓的漏極的區(qū)域。而電子331是在電子注入后被阻陷于電荷陷入層330的例子。其他的程序化偏壓排列(偏壓排列為了建立高閾值偏壓排列狀態(tài))適用于其他實施例。典型的程序化偏壓排列方式包括通道初使化二次電子注入(channel initiated secondary electron injection，CHISEL)、源極側注入(source side injection，SSI)、漏極大量熱電子注入(drain avalanchehot electron injection，DAHE)、脈沖激烈的基底熱電子注入(pulseagitated substrate hot electron injection，PASHEI)等寫入技術，以及正柵極電場以促進F-N穿隧作用與其他偏壓排列可以將電子注入電荷陷入層。
圖3C所示為圖3B的程序化后的電荷陷入存儲裝置，經(jīng)歷包括熱電子注入的價帶間的穿隧作用的簡圖。柵極310的電位為-3伏特，源極350的電位為0伏特，漏極360的電位為5.5伏特，而基底370的電位為0伏特。偏壓排列方式藉由電洞的價帶間的穿隧作用產(chǎn)生熱電洞334，如電洞334從靠近漏極360的區(qū)域加速注入到電荷陷入層330。而電洞333是在電洞334注入后被阻陷于電荷陷入層330的例子。在此區(qū)域的電洞被注入等效上減少電子在電荷陷入層330中對閾值電壓的影響。因此在幾次程序化與抹除的循環(huán)之后，有殘余電子堆積在電荷陷入層靠近通道中央的位置330中，進而干擾了低閾值電壓狀態(tài)，并使裝置的持久性受到限制。其他的抹除偏壓排列方式(為了建立低閾值電壓狀態(tài)的偏壓排列)包括負柵極電場促進穿隧作用，對于薄底氧化層實施例的電荷陷入層而言，造成電子排出而沒有柵極的電子注入，電子直接穿隧排出，或電洞穿隧注入。
圖3D所示為圖3C的電荷陷入存儲裝置的簡圖，顯示被陷入的電子335因為遠離電洞注入的位置所以無法電洞333中和，并且干擾可能被取得的最小閾值電壓。藉由提供如上述的圖1B的電荷平衡偏壓排列方式，使得電荷的分布平衡，而電荷陷入層中的電荷分布的改變，減少或消除多余的被阻陷的電荷。在這里例子，柵極的電位為-20伏特。從柵極到基底在通道地區(qū)內的電位的電壓，除以由頂介電層、電荷陷入層與底介電層組成的EOT，對類NROM的存儲裝置而言，約小于-0.7伏特/納米，最好是約為-1.0伏特/納米，而對類SONOS的存儲裝置而言，約小于-0.3伏特/納米，且最好是約為-1.0伏特/納米。在這個例子里，源極350、漏極360和部分基底370的電位為0伏特，而通道則形成于前述的部分基底中。這個偏壓排列方式引起在電荷陷入層330的電荷分布產(chǎn)生變化。此變化是去除多余的電荷，及/或增加電子。藉由像電場促進穿隧作用的電荷動向機制，電子，如電子311，從柵極310被傳送到電荷陷入層330用以去除從電荷陷入層330中被阻陷的電洞，如電洞333。此外，藉由像電場促進穿隧作用的電荷動向機制，將從電荷陷入層330難以抹除的殘余電子335排除到基底370。事實上，電場促進由電荷陷入層到通道的穿隧作用，同時發(fā)生在整個通道。這個偏壓排列方式傾向于使電荷陷入層330中的電荷分布平衡，藉由去除在程序化與抹除循環(huán)期間累積在電荷陷入層330中的殘存電子，例如電子335，以及在足夠的時間內藉由使柵極310到電荷陷入層330的電子注入中和電荷陷入層330中的過多電洞334，達到一個動態(tài)平衡或均衡狀態(tài)。此時，存儲裝置的閾值電壓恢復到平衡閾值電壓。這個電荷平衡偏壓排列同時發(fā)生在存儲裝置的通道上的每一個位置。假設偏壓排列方式供應長時間的脈沖，以0.5到1.0秒為命令，然后就可達到均衡或者接近均衡的狀態(tài)，且電荷分布的平衡就像在圖3A里說明的那樣。如果偏壓排列方式被供應短時間的脈沖，例如以1到50毫秒為命令，則電荷的分布傾向于平衡但是還不到平衡狀態(tài)。
請參閱圖4所示，為在多次存儲裝置程序化與抹除循環(huán)后，改變電荷陷入存儲裝置的電荷分布的典型的流程。首先，提供一個新的存儲裝置410，且此存儲裝置未經(jīng)過任何的寫入與抹除的循環(huán)。接著，在步驟420及步驟430中，存儲裝置藉由第一偏壓排列與第二偏壓排列而被程序化與被抹除。在步驟440中，判斷關于程序化與抹除循環(huán)區(qū)間是否中止。如果區(qū)間尚未中止，則存儲裝置是再次程序化420與抹除430。反之，若區(qū)間中止則繼續(xù)步驟450。在步驟450中，藉由第三偏壓排列改變存儲裝置的電荷的分布，而柵極到基底的通道區(qū)有一個電位的電壓，將其除以由頂介電層、電荷陷入層與底介電層組成的EOT，對類NROM的存儲裝置而言，約小于-0.7伏特/納米，最好是約為-1.0伏特/納米，而對類SONOS的存儲裝置而言，約小于-0.3伏特/納米，且最好是約為-1.0伏特/納米。
在不同的實施例中，第一偏壓排列與第二偏壓排列引起一個或多個電場以促進穿隧作用，熱電子注入如通道熱電子注入(CHEI)，CHISEL注入，以及/或如價電間的熱電子注入(BTBTHH)，而不同的偏壓排列方式下，電荷的動向可能相同或不相同。然而，在多數(shù)的不同偏壓排列下，不論是一個或多個電荷的動向機制皆相同，第一偏壓排列、第二偏壓排列與第三偏壓排列任一個都以不同的偏壓排列方式在存儲裝置上，任一都結合不同的電壓在存儲裝置的端子上。
在一些具有代表性的特定的實施例中，第三偏壓排列相對于存儲裝置的源極、漏極與基底，置于柵極一負電位；第一偏壓排列使得熱電洞注入，而第二偏壓排列使得電子注入，以及第三偏壓排列使得電場促進穿隧作用。上述的電位強度對類NROM的存儲裝置而言，約小于-0.7伏特/納米，最好是約為-1.0伏特/納米，而對類SONOS的存儲裝置而言，約小于-0.3伏特/納米，且最好是約為-1.0伏特/納米。
請參閱圖5所示，為在多次程序化與抹除循環(huán)之前，加入電荷到電荷陷入存儲裝置中的典型的流程，且在數(shù)次程序化與抹除的循環(huán)后，改變電荷陷入存儲裝置中的電荷的分布。此過程類似于圖4的制程。然而，在多次程序化存儲裝置與抹除存儲裝置的步驟520、530之前，在步驟515中是使用上述的偏壓排列平衡脈沖將電荷加入存儲裝置中，因此藉由程序化與/或抹除的操作而提高存儲裝置的閾值電壓是可達到的。在完成步驟515后，此時的閾值電壓小于抹除或程序化后的閾值電壓，且小于程序化確認及抹除確認的存儲裝置的電壓。
請參閱圖6所示，為閾值電壓與程序化和抹除循環(huán)的次數(shù)的對應關系圖，以及比較電荷分布改變前后的存儲裝置的閾值電壓。在電荷陷入層中的電荷分布改變前，存儲裝置經(jīng)歷不同次數(shù)的程序化與抹除循環(huán)。數(shù)據(jù)標示610(空心的圓點)是代表電荷分布改變前的存儲裝置。數(shù)據(jù)標示610的區(qū)域有630、640、650與660。在區(qū)域630中，每一個操作改變電荷分布前，存儲裝置每次操作都要經(jīng)過500次程序化與抹除循環(huán)。在位置640中，在第一次1000次程序化與抹除循環(huán)后，每一個操作改變電荷分布前，存儲裝置每次操作都要經(jīng)過1000次程序化與抹除循環(huán)。在位置650中，在第一次10000次程序化與抹除循環(huán)后，每一個操作改變電荷分布前，存儲裝置每次操作都要經(jīng)過10000次程序化與抹除循環(huán)。在位置660中，在第一次50000程序化與抹除循環(huán)后，每一個操作改變電荷分布前，存儲裝置每次操作都要經(jīng)過50000次程序化與抹除循環(huán)。當程序化與抹除循環(huán)的次數(shù)通過數(shù)據(jù)區(qū)域630、640、650與660增加時，及每一個操作改變電荷分布前，存儲裝置的閾值電壓高于抹除確認電壓，而造成閾值電壓窗的關閉。數(shù)據(jù)標示620(實心的圓點)是代表經(jīng)過如上述的圖3D的偏壓排列使電荷分布改變的存儲裝置。除了數(shù)據(jù)標示630之外，所有的數(shù)據(jù)標示610皆大于臨界線670所指出的抹除確認的電壓3.8伏特。數(shù)據(jù)標示660則甚至是大于臨界線680所指出的程序化確認的電壓5.3伏特。數(shù)據(jù)標示630、640、650與660顯示存儲裝置可達到的最小閾值電壓的程度。除了已經(jīng)歷一百萬次的程序化與抹除循環(huán)之后的存儲裝置，數(shù)據(jù)標示620顯示改變電荷分布的操作成功地降低存儲裝置的閾值電壓，且低于抹除確認電壓的臨界線670。如圖所示，在操作改變電荷分布前，程序化與抹除循環(huán)的次數(shù)增加會造成存儲裝置的最小閾值電壓上升，因為通道上的電荷缺陷層殘余電子增加，無法通過電洞抹除。因此，圖6的數(shù)據(jù)可看出，圖3D的偏壓排列平衡安插在程序化與抹除循環(huán)中間，且每1000次的程序化與抹除循環(huán)后發(fā)生一次偏壓排列平衡，藉由恢復到平衡閾值電壓，以維持最低可達到的閾值電壓。
請參閱圖7所示，為閾值電壓與程序化和抹除循環(huán)的次數(shù)的對應關系圖，并且顯示通過供應電荷偏壓排列平衡使存儲裝置的閾值電壓維持一致。其中，此電荷偏壓排列發(fā)生在每1000次程序化(使用CHE)和抹除循環(huán)(BTBTHH)和之后，柵極的高負電壓的相對長脈沖為2秒的命令。數(shù)據(jù)標示710(實心的圓點)代表繼程序化操作之后的存儲裝置的閾值電壓。數(shù)據(jù)標示720(空心的圓點)代表在一次抹除操作的存儲裝置的閾值電壓。如圖所示，在這個例子里多達100萬次程序化和抹除循環(huán)，而經(jīng)過抹除操作之后的閾值電壓仍然低于目標閾值電壓，約3.7伏特。
請參閱圖8所示，為閾值電壓與抹除次數(shù)的對應關系圖，并且比較于降低閾值電壓過程中，有無改變電荷分布的抹除操作的效力。數(shù)據(jù)標示810(實心的圓點)所代表為負電荷平衡操作以改變電荷分布前的存儲裝置。在負電荷平衡操作之前，即使在使用抹除脈沖很多次之后，由于只有電洞注入法無法將殘余電子抹除，再多的抹除脈沖也無法降低存儲裝置的閾值電壓。數(shù)據(jù)標示820(空心小圓點)所代表同樣為在負電荷平衡操作之后的存儲裝置。如圖所示，藉由程序化與抹除循環(huán)可產(chǎn)生最小的閾值電壓，而負電荷平衡操作即迅速消除干擾。
請參閱圖9所示，為閾值電壓的變化與保存的時間的對應關系圖，并且以一個僅被程序化而沒有經(jīng)歷任何程序化與抹除循環(huán)的存儲裝置，和一些經(jīng)歷很多次程序化與抹除循環(huán)的存儲裝置來做比較。圖形910所繪示沒有經(jīng)任何程序化與抹除循環(huán)的一個僅被程序化的存儲裝置，以致于有好的電荷的保存。920和930所繪示為已經(jīng)歷150000次程序化與抹除循環(huán)的存儲裝置，且每900次程序化與抹除循環(huán)就有一個負電荷平衡操作。圖形920為在負電荷平衡操作之后，對一個已經(jīng)歷循環(huán)的存儲裝置做數(shù)據(jù)保存的立即測試。反之，圖形930為在負電荷平衡操作之前，對一個已經(jīng)歷循環(huán)的存儲裝置所做的數(shù)據(jù)保存測試。為了加速保存的測試，供應柵極-10伏特的電位，因此加速了從存儲裝置的電荷陷入層中被阻陷的電子逃逸速度。因為，若閾值電壓改變很多表示保存的狀態(tài)不佳，而在圖示中可看出負電壓平衡操作有助于改善存儲裝置的數(shù)據(jù)的保存。
請參閱圖10所示，為閾值電壓的變化與保存的時間的對應關系圖，并且比較在任何程序化與抹除循環(huán)之前，具有負電荷平衡操作的存儲裝置，與后來經(jīng)歷不同次數(shù)的程序化與抹除循環(huán)。數(shù)據(jù)標示1000(實心的圓點)所代表為一個僅被程序化而沒經(jīng)歷任何程序化與抹除循環(huán)的存儲裝置。圖示1010(空心三角形)、圖示1020(空心正方形)，與圖示1030(空心菱形)分別代表具有150000次程序化與抹除循環(huán)、200000次程序化與抹除循環(huán)以及1000000次程序化與抹除循環(huán)的存儲裝置。由圖示1010、1020和1030所代表的存儲裝置在每1000次程序化與抹除循環(huán)后，存儲裝置就經(jīng)歷電荷分布改變的操作。在電荷分布改變的操作之后，數(shù)據(jù)的保存測試立即發(fā)生。如圖所示，對經(jīng)歷150,000次程序化與抹除循環(huán)、200,000程序化與抹除循環(huán)，與1,000,000程序化與抹除循環(huán)的存儲裝置，負電荷平衡操作的周期應用導致數(shù)據(jù)保存的特性大致不變。
請參閱圖11所示，為在任程序化與抹除循環(huán)前先執(zhí)行負電荷平衡操作，并且在程序化與抹除循環(huán)間隔可能發(fā)生之下，改變電荷陷入層中的電荷分布。首先，在步驟1110中，提供一個新的存儲裝置，且此存儲裝置沒有經(jīng)過任何的程序化與抹除循環(huán)。在1115步驟中，藉由供應電荷平衡脈沖以增加電荷到存儲裝置中。在1120步驟中，程序化與抹除循環(huán)間隔的開始有可能發(fā)生。藉由第一偏壓排列和第二偏壓排列執(zhí)行程序化與抹除操作。在步驟1140中，關于間隔是否中止的決定。如果不，間隔繼續(xù)。否則，接著步驟1150。在步驟1150中，藉由第三偏壓排列改變存儲裝置里的電荷分布。第三偏壓排列包括具有相對于基底的通道區(qū)的負電荷脈沖，傾向于藉由從柵極到電荷陷入層的電子注入，與介于電荷陷入層和通道間，得到平衡電荷的分布。以及，在一些實施例中，供應一個脈沖且其脈沖長度足以聚集存儲裝置的閾值電壓于目標閾值電壓的陣列上，如例子中的-20伏特的脈沖長度為0.5秒到1.0秒。在不同的實施例中，在一個隨機的程序化與抹除循環(huán)的次數(shù)后，間隔就中止，以及/或此時的存儲裝置抹除失敗。在另一個實施例中，間隔時間包括開始到結束的時間，例如從供應電源到存儲裝置機器直到電源供應完畢。因此，在打開機器后第三偏壓排列即被供應。
請參閱圖12所示，為本發(fā)明的較佳實施例的集成電路的方框圖。如圖所示，集成電路1250包括存儲陣列1200、列編碼器1201、行編碼器1203。存儲陣列1200是在一個半導體基底上使用，且局限在電荷陷入存儲裝置的存儲陣列。列編碼器1201被耦接到大量的字線1202，并沿著存儲陣列1200之列而排列。行編碼器1203被耦接到大量的位線1204，并沿著存儲陣列1200之行而排列。地址1205被提供到總線上，為了到列編碼器1201與行編碼器1203。感測放大器和數(shù)據(jù)輸入的架構1206通過位線1207被耦接到行編碼器1203。數(shù)據(jù)的提供是從集成電路1250的輸入/輸出接口通過數(shù)據(jù)輸入線1211提供，或者從內部數(shù)據(jù)源及在集成電路1250以外的其他數(shù)據(jù)源提供到數(shù)據(jù)輸入架構1206。數(shù)據(jù)的輸出是通過數(shù)據(jù)輸出線1212從架構1206的感測放大器到集成電路1250的輸入/輸出接口，或者到內部及集成電路1250以外的其他數(shù)據(jù)到達站。偏壓排列狀態(tài)機1209是用來控制偏壓排列的應用以提供電壓1208，如確認抹除及程序化的電壓，第一和第二偏壓排列是程序化操作及降低存儲裝置的閾值電壓，而第三偏壓排列是為了改變存儲裝置中電荷陷入層的電荷分布。
請參閱圖13和圖14所示，在圖13和圖14中提供一個技術結合抹除程序或其他步驟一起使用，以建立一個存儲裝置的低閾值電壓。在圖13中，藉由抹除命令(1300)做抹除程序的初始化。嘗試錯誤點，在抹除步驟中N值被調整到0。在一些實施例中的抹除命令，符合習知的快閃存儲裝置的典型的區(qū)段抹除操作。由于抹除命令，一個有偏壓排列的步驟被設立。在一實施例中，有偏壓排列的步驟的第一個偏壓排列操作是為了在存儲裝置(1301)的區(qū)段引起熱電洞注入的一次偏壓排列。例如，在區(qū)段內的字線有大約-3到-7伏特的偏壓排列，耦接到存儲裝置的漏極的位線有大約+3到+7伏特的偏壓排列，并且利用源線耦接到區(qū)段內的存儲裝置的接地的源極，因此，開始抹除操作使得鄰接區(qū)段內的存儲裝置的漏極端的電荷陷入層的一側有熱電洞注入。在執(zhí)行熱電洞注入偏壓排列之后，對每一區(qū)段內的存儲裝置藉由執(zhí)行抹除確認操作，以狀態(tài)機或者其他邏輯確定抹除操作成功與否。因此，在下一步里，算法確定存儲裝置是否通過確認操作(1302)。如果存儲裝置沒通過確認，則索引n增加(1303)，且算法確定是否已經(jīng)達成最大的數(shù)目N(1304)。如果最大的數(shù)量已經(jīng)被執(zhí)行而沒有經(jīng)過證實，則步驟失敗(1305)。如果最大的數(shù)量沒被執(zhí)行(1304)，則步驟返回1301以復算熱電洞注入偏壓排列。如果在步驟1302，存儲裝置通過證實，則電荷平衡偏壓操作，如同上述有關于圖1B的引起電子注入和電子排出被使用(1306)。電荷平衡偏壓排列操作包括一個負柵極電壓脈沖，且按10到100毫秒的命令為一個長度，以及例如大約50毫秒。這樣的脈沖傾向于平衡存儲裝置的電荷分布且使被阻陷的電洞無效，因而足以改善存儲裝置的持久性和可靠性。在電荷平衡偏壓操作之后，抹除確認操作被重復(1307)。如果存儲裝置沒經(jīng)過確認，則算法回路到步驟1303。然后，是否增值索引n和復算或者下降，則決定于最大的再試數(shù)量。如果在步驟1307的算法通過，則抹除步驟即完成(1308)。
在圖14中，藉由抹除命令(1400)做抹除程序的初始化。嘗試錯誤點，在抹除步驟中N值被調整到0。在一些實施例中的抹除命令，符合習知的快閃存儲裝置的典型的區(qū)段抹除操作。由于抹除命令，一個有偏壓排列的步驟被設立。在此例中，在抹除命令之后，電荷平衡偏壓排列被使用如上述的(1401)引起電子注入和電子排出。電荷平衡偏壓操作包括一個負柵極閾值電壓脈沖，且按10到100毫秒的命令為一個長度，以及例如大約50毫秒。電荷平衡偏壓排列傾向于當電荷分布的平衡時，目標閾值電壓使電荷儲存在存儲裝置里的區(qū)段內。在其他實施例方面，為了達到，或者差不多達到每一個抹除循環(huán)期間的電荷陷入層的平衡狀態(tài)，電荷平衡偏壓排列包括一個負柵極電壓脈沖，且具有500到1000毫秒的命令長度。負柵極電壓的脈沖寬度是根據(jù)存儲裝置陣列的實施例所選擇的，時間預算考慮到區(qū)段抹除程序，熱電洞注入偏壓排列使用和其他的因素的長度。在有偏壓排列的程序過程中，下一次操作是執(zhí)行在存儲裝置(1402)的區(qū)段提供熱電洞注入的偏壓排列。例如，在區(qū)段內的字線有大約-3到-7伏特的偏壓排列，耦接到存儲裝置的漏極的位線有大約+3到+7伏特的偏壓排列，并且利用源線耦接到區(qū)段內的存儲裝置的接地的源極因此，開始抹除操作使得鄰接區(qū)段內的存儲裝置的漏極端的電荷陷入層的一側有熱電洞注入。在執(zhí)行熱電洞注入偏壓排列之后，對每一區(qū)段內的存儲裝置藉由執(zhí)行抹除確認操作，以狀態(tài)機或者其他邏輯確定抹除操作成功與否。因此，在下一步里，算法確定存儲裝置是否通過確認操作(1403)。如果存儲裝置沒通過確認，則索引n增加(1404)，且算法確定是否已經(jīng)達成最大的數(shù)目N(1405)。如果最大的數(shù)量已經(jīng)被執(zhí)行而沒有經(jīng)過證實，則步驟失敗(1406)。如果最大的數(shù)量沒被執(zhí)行1405，則步驟返回1402以復算熱電洞注入偏壓排列。如果在步驟1403，存儲裝置通過確認，則第二電荷平衡偏壓排列即同時引起電子注入和電子排出，如上面所描述的一樣(1407)。電荷平衡偏壓排列操作包括一個負柵極電壓脈沖，且按10到100毫秒的命令為一個長度，以及例如大約50毫秒。這樣的脈沖傾向于平衡存儲裝置的電荷分布且使被阻陷的電洞無效，因而足以改善存儲裝置的持久性和可靠性。在本發(fā)明的實施例方面，步驟1407的第二電荷平衡偏壓排列沒被利用。在1401的電荷平衡偏壓操作及1407的電荷平衡偏壓操作的脈沖長度可能比只有一個電荷平衡偏壓操作的實施例來得短。在步驟1407的電荷偏壓排列操作之后，抹除確認操作被重復(步驟1408)。如果存儲裝置沒有通過確認，在回到算法回路的步驟1404，增值索引n和復算或者失敗是根據(jù)是否是最大的再試數(shù)量。如果在步驟1408，通過抹除確認，則抹除程序被完成(步驟1409)。
請參閱圖15所示，是閾值電壓與時間的關系圖，此時間是指負柵極電荷平衡偏壓排列被供應到低閾值電壓的存儲裝置的時間長短，平衡脈沖被用于低閾值電壓存儲裝置的偏壓排列充電的時間的長短，例如是新存儲裝置在沒有程序化與抹除循環(huán)之前就像在圖1A和圖1B中的說明。有4種圖示包括1510(空心三角形)、1520(實心的三角形)、1530(空心小圓點)和1540(實心的小圓點)，在各種各樣的柵極電壓比閾值電壓會集的差別速度。這個實驗的存儲裝置有長度/寬度尺寸為0.5微米/0.38微米，還有ONO的厚度(氧化物-氮化物-氧化物)分別為55埃、60埃、90埃，以及p型摻雜多晶硅的柵極。在任何程序化和抹除循環(huán)之前，負柵極電荷平衡脈沖包括在建立于源極、基底、漏極基礎上時，在柵極陰性的電壓的平衡脈沖被使用。數(shù)據(jù)標示1510提供-21伏特到柵極；數(shù)據(jù)標示1520提供-20伏特到柵極；數(shù)據(jù)標示1530提供19伏特到柵極；數(shù)據(jù)標示1540相當于提供-18伏特到柵極。數(shù)據(jù)標示1510、1520、1530和1540的閾值電壓全部會集到普通電壓1505，約3.8伏特。負柵極電壓的更高強度引起閾值電壓的更快的飽和。由于大約-21伏特在柵極上，閾值電壓實質上被會集約0.1到1.0秒的脈沖完成。其他實施例提供更高強度的柵極電壓以減少需要的時間，或者使用更低強度的柵極電壓以增加需要的時間，而把閾值電壓回歸到平衡電壓上。ONO堆疊結構的厚度或更厚的底氧化層將增加需要的時間，或者需要更高強度的負柵極電壓，把閾值電壓回歸到平衡電壓。同樣地，ONO堆疊結構的厚度或者更薄的底氧化物將減少需要的時間，或者需要較低強度的負柵極電壓，把閾值電壓回歸到平衡電壓。
請參閱圖16和圖17所示，是閾值電壓與時間的關系圖，并且由于改變電荷陷入層中的電荷分布的偏壓排列，顯示存儲裝置的集中行為。存儲裝置的長度/寬度為0.5微米/0.38微米。
關于圖16，多個不同存儲裝置的閾值電壓代表沒經(jīng)歷任何程序化與抹除循環(huán)或者不同程度地提升后，分別由5個圖示1610、1620、1630、1640和1650分別表示。在增加這些電子之后，1610的存儲裝置有大約5.3伏特的閾值電壓、1620的存儲裝置有大約3.0伏特的閾值電壓、1630的存儲裝置有大約2.4伏特的閾值電壓、1640的存儲裝置有大約2.0伏特的閾值電壓以及1650的存儲裝置有大約1.5伏特的閾值電壓。如圖所示，說明這些存儲裝置的閾值電壓的變化與時間的關系，隨著-21伏特的負柵極電壓被供應到柵極以建立在源極、基底和漏極基礎上。在經(jīng)過大約1秒的負柵極偏壓之后，符合圖形1610、1620、1630、1640與1650的存儲裝置全部朝向一個一致的平衡閾值電壓會集，大約3.9伏特。
關于圖17，藉由熱載子注入包括通道熱電子注入及熱電洞排入，有4種圖形1710、1720、1730和1740的存儲裝置的閾值電壓被建立。圖形1710的存儲裝置的閾值電壓被提升到約4.9伏特。圖形1720的存儲裝置的閾值電壓被提升到約4.4伏特。圖形1730的存儲裝置的閾值電壓約是3.3伏特。圖形1740的存儲裝置的閾值電壓大約是3.1伏特。圖示為說明隨著-21伏特的負電壓被供應到柵極，圖形1710、1720、1730與1740的存儲裝置的閾值電壓變化和時間的關系，且建立于源極，基底和漏極基礎上。在經(jīng)過大約1秒的負柵極F-N偏壓排列，圖形1710、1720，1730與1740全部向一個一致的平衡電壓會集。
圖16和圖17說明盡管電荷注入種類的不同或存儲裝置的不同的閾值電壓，而偏壓平衡的應用足以引起電子注入和電子排出，達成平衡電荷分布，及恢復存儲裝置的閾值電壓到他們的平衡閾值電壓，而可以消除過多的電洞或者殘存的電子，使得存儲裝置免于受到難以抹除及穩(wěn)定度的問題。在其他實施例中，可以提供更高強度的負柵極電壓以減少所需的時間，把閾值電壓浸透到平衡電壓，或者供應較低強度的負柵極電壓以增加所需的時間，把閾值電壓恢復到平衡電壓。
請參閱圖18所示，是閾值電壓與時間的關系圖發(fā)生在不同的通道長度的存儲裝置上的行為。符合圖形1810和1820的存儲裝置的通道長度為0.38微米，而符合圖形1830和1840的存儲裝置的通道長度為0.50微米。圖形1820、1840的存儲裝置藉由通道熱電子增加到電荷陷入層，使閾值電壓提高。而圖形1820的存儲裝置的閾值電壓被提升到大約5.2伏特。圖形1840的存儲裝置的閾值電壓被提升到大約5.6伏特。圖形1810和1830并沒有經(jīng)歷任何程序化與抹除循環(huán)。圖示為說明圖形1810、1820、1830和1840的存儲裝置的閾值電壓的變化與時間的關系，并隨著-21伏特的負電壓被供應到柵極，且建立于源極，基底和漏極基礎上。相當于存儲裝置1830和1840向一個一致的會集大約3.8伏特。圖形1810和1820的存儲裝置會集向一個一致的電壓，大約3.5伏特。圖18所示具有不同通道長度的存儲裝置朝向不同的平衡電壓，圖18說明有不同的通道長度的存儲裝置向不同平衡閾值電壓浸透。但是通道長度的差別不應是決定平衡電壓的一位主要貢獻因素，以致于在穿過一個陣列的通道長度方面的變化在陣列里對平衡閾值電壓的電壓分布可以忽視影響。
在1850中說明通道長短的影響，較短的通道長度的存儲裝置有更低的閾值電壓和更低的平衡電壓。因此，為了改變電荷分布的偏壓排列應用，縮小存儲裝置通道的長度將降低存儲裝置的閾值電壓，與所供應的負柵極電壓無重要關系。在其他實施例中，可以提供更高強度的負柵極電壓以減少所需的時間，把閾值電壓恢復到平衡電壓，或者供應更低強度的負柵極電壓以增加所需的時間，充滿閾值電壓到會集電壓。以及，在平衡閾值電壓的變化可以通過選擇具有不同的功函數(shù)的柵極為材料，高的功函數(shù)材料傾向于降低會集閾值電壓。還有，在平衡閾值電壓方面的變化可以通過選擇頂氧化層和底氧化層的材料，且有助于頂氧3化層或底氧化層的穿隧作用，而在頂氧化層的穿隧作用傾向于降低平衡閾值電壓和操作電壓。
圖19和圖20都是顯示一個偏壓排列的效力，平衡電荷的分布以保持存儲裝置的閾值電壓的可達到性。
圖19所示為閾值電壓與程序化和抹除的次數(shù)的關系圖，其是對于具有電荷分布的正常變化的多位存儲裝置。第一位被程序化，且在圖形1910(實心小圓點)中第一位被讀取，而在圖形1920(空心小圓點)中第二位被讀取。第二位被程序化，且在圖形1930(實心三角形)中第一位被讀取，而在圖形1940(空心三角形)第二位被讀取。在圖形1950(實心正方形)中，第一位被抹除且被讀取。在圖形1960(空心正方形)中，第二位被抹除且被讀取。當位被程序化時，1毫秒柵極電壓是11.5伏特，漏極電壓與源極電壓其中之一是5伏特，另一個是0伏特，而基底是-2.5伏特。在程序化的操作下，CHISEL寫入技術使電荷陷入層的電荷發(fā)生動向。當位被抹除時，1毫秒柵極電壓-1.8伏特，漏極電壓與源極電壓其中之一是6伏特，另一個是0伏特，而基底則是0伏特。在抹除操作下，電荷陷入層的熱電洞發(fā)生運動。在抹除循環(huán)期間，負柵極偏壓排列傾向于平衡電荷陷入層內的電荷，且被用于適合50毫秒脈沖與-21伏特的柵極電壓和接地的源極，漏極和基底。如圖所示，閾值電壓在100,000個P/E循環(huán)后維持在一個好的分布上。
圖20所示為閾值電壓與程序化和抹除循環(huán)的次數(shù)的關系圖，像圖19的多位存儲裝置一樣。不過，與圖19不同的是，在抹除循環(huán)期間，改變電荷分布的負柵極偏壓排列不是被供應到存儲裝置。因此，電荷陷入層的電荷干擾是在程序化與抹除循環(huán)的次數(shù)增加時，而程序化和抹除循環(huán)的次數(shù)增加以提高閾值電壓。第一位被程序化，且在存儲裝置2010(實心的小圓點)中第一位被讀取，在存儲裝置2020(空心小圓點)中第二位被讀取。當?shù)诙槐怀绦蚧?，且在存儲裝置2030(實心三角形)的第一位被讀取時，存儲裝置2040(空心三角形)的第二位被讀取。在存儲裝置2050(實心的正方形)中，第一位被抹除且被讀取。在存儲裝置2060(空心的正方形)中，第二位被抹除且被讀取。不到10次的程序化和抹除循環(huán)，閾值電壓隨著抹除和程序化操作被合理的提高，且在500次程序化和抹除循環(huán)之后，存儲裝置的閾值電壓隨著沒有在此描述的電荷平衡操作而提升，且至少超過1伏特。
圖19和圖20所示為閾值電壓與程序化和抹除循環(huán)的次數(shù)關系圖，顯示執(zhí)行一個偏壓排列傾向于平衡電荷在存儲裝置內的均勻分布，或者消除在存儲裝置內的閾值電壓抹除和程序化循環(huán)所遺留下來的殘存電子。在其他實施例中，提供更高強度的負柵極電壓以減少所需的時間，把閾值電壓恢復到平衡閾值電壓，或者供應更低強度的負柵極電壓以增加所需的時間，把閾值電壓恢復到平衡閾值電壓。
請參閱圖21所示，為閾值電壓的變化與保存的時間的關系圖，且比較存儲裝置有無使用負柵極脈沖，并傾向于平衡電荷分布。圖形2110、2120、2130和2140的存儲裝置全部都經(jīng)歷過10,000次的程序化與抹除循環(huán)。但是，在抹除圖形2110和2120的存儲裝置的循環(huán)期間，假設圖形統(tǒng)稱為2125，則負柵極脈沖被使用在存儲裝置里以改變電荷分布。對圖形2130和2140的存儲裝置來說，統(tǒng)稱為圖形2145，負柵極脈沖沒被應用于存儲裝置。因為閾值電壓的更大變化代表更壞的數(shù)據(jù)保留，圖中顯示平衡電荷分布的操作以改進存儲裝置的數(shù)據(jù)保留。在保存期間的測試，負柵極電壓為-7伏特，其被用于存儲的柵極。圖形2110和2130的存儲裝置的負柵極電壓-9伏特被用于圖形2120和2140的存儲裝置的柵極。由于增加的電壓壓力，在圖形2125中，圖形2120比2110的存儲裝置保存的更差。此外，在圖形2145中，圖形2140比2130的存儲裝置保存的更差。
請參閱圖22所示，為一個具有混合偏壓排列抹除程序的電荷陷入存儲裝置的簡圖，通過熱電洞注入與電場幫助電子注入和電子排出的結合降低存儲裝置的閾值電壓，且平衡電荷陷入層中的電荷分布。其中，基底包括摻雜n+區(qū)域2250、2260，以及介于摻雜n+區(qū)域2250、2260之間的摻雜p-區(qū)域2270。其他還有包括氧化層2240、電荷陷入層2230、另一氧化層2220以及柵極2210。其中，氧化層2240配置在基底上，電荷陷入層2230配置在氧化層2240上，氧化層2220配置在電荷陷入層上，柵極配置在氧化層2220上。而柵極的電位為-23伏特，源極和漏極的電位都是3伏特，基底的電位則是0伏特?；?270接地。在這個混合的偏壓排列期間，多次電荷運動進行。在一次的電荷動向，熱電洞從源極2250和漏極2260移動進入電荷陷入層2230的電荷因此降低存儲裝置的閾值電壓。在另一個電荷動向，電子2233的動向從柵極2210到電荷陷入層2230。在又一個電荷動向，來自電荷陷入層2230的電荷到源極2250，基底2270，以及漏極2260。從柵極2210到電荷陷入層2230的電荷2233兩次的運動，以及來自源極2250和電荷陷入層2230的電荷的運動2273，基底2270和漏極2260是離開柵極的電子的運動的實例。使用潛在的電壓被像對一個特別的實施例做改變，在存儲裝置里考慮到存儲裝置和架構的尺寸，材料利用，平衡閾值電壓等等。如上所述從到基底電荷陷入層電子排出實質上發(fā)生在這條通道長度上的每一點，并且傾向于在電荷陷入層的電荷分布的平衡。從基底且靠近源極和漏極區(qū)域的熱電洞注入傾向于增加存儲裝置的閾值電壓的變化的速度，與單獨以電場促進穿隧作用相比，以致于有更快的抹除速度。
請參閱圖23所示，是閾值電壓與時間的關系圖，且以具有不同混合偏壓排列的存儲裝置做比較。具有源極和漏極電位的負柵極電荷平衡偏壓排列，被用于圖形2310的存儲裝置。一個混合的偏壓排列同時降低存儲裝置的閾值電壓和傾向于平衡圖形2320、2330、2340以及2350的存儲裝置的電荷陷入層的電荷分布。為了圖形2310、2320、2330、2340和2350的存儲裝置，提供一個負柵極電壓-21伏特用于柵極，且基底接地。在圖形2310的存儲裝置里，源極和漏極的電位為0伏特。在圖形2320的存儲裝置里，源極和漏極的電位為2.5伏特。在圖形2330的存儲裝置里，源極和漏極的電位為3伏特。在圖形2340的存儲裝置里，源極和漏極的電位為4伏特。在圖形2350的存儲裝置里，源極和漏極的電位為5伏特。在圖23中顯示更大的電壓被用于源極和漏極，更多的電洞從源極和漏極移動進入電荷陷入層，更迅速地降低閾值電壓。因此，在脈沖期間混合偏壓排列引起熱電洞注入、電子注入和電子排出的結合，其可使用短抹除脈沖于快速抹除時間。舉例來說，如果沒有熱電洞注入，則一脈沖按0.5到1秒的命令被要求在圖23的存儲裝置中建立平衡閾值電壓。如果有熱電洞注入，以源極和漏極上對稱使用的3伏特引起圖23的存儲裝置在1到50毫秒內要求把閾值電壓恢復到平衡電壓。其他實施例提供更高強度的柵極電壓以減少使閾值電壓恢復到平衡閾值電壓所需的時間，或者提供更低強度的柵極電壓以增加將閾值電壓恢復到平衡閾值電壓所需的時間。其他實施例如增加或者減少持續(xù)使用負柵極電壓，以便使閾值電壓接近會集電壓。其他實施例改變源極和漏極電壓分布，以降低存儲裝置的閾值電壓的時間數(shù)量。
請參閱圖24和圖25所示，是說明在降低存儲裝置的閾值電壓前后，電荷陷入層的電荷分布趨于平衡。
圖24的過程開始于一個還沒有經(jīng)歷任何程序化與抹除循環(huán)的新存儲裝置2410。在2420和2430中，存儲裝置被程序化與抹除循環(huán)。在一些實施例方面，在第一次程序化和抹除循環(huán)之前，傾向于平衡電荷陷入層中的電荷分布。在2440中，在程序化和抹除循環(huán)之后，傾向于平衡電荷陷入層的電荷分布。之后，過程重復用另一個程序化與抹除循環(huán)。因此，在圖24中，在一個程序化與抹除循環(huán)之后，傾向于平衡電荷陷入層中的電荷分布。在一些實施例中，在每一個程序化與抹除循環(huán)操作之后，傾向于執(zhí)行平衡電荷陷入層的電荷分布。
圖23的過程類似于圖24，而圖24的過程類似于圖25。圖25依然開始于一個未經(jīng)過程序化與抹除循環(huán)的存儲裝置2510。然而，操作上有變化且傾向于平衡電荷陷入層2525的電荷分布，發(fā)生于程序化存儲裝置2520和抹除存儲裝置2530之間，且在程序化存儲裝置2520之后。在一些實施例方面，在第一次程序化與抹除循環(huán)之前，操作上有變化且傾向于執(zhí)行平衡電荷陷入層的電荷分布。
請參閱圖26所示，為通過執(zhí)行一個偏壓排列降低存儲裝置的閾值電壓時同時改變電荷陷入層的電荷分布。圖26的過程也開始于一個還沒有經(jīng)歷任何程序化與抹除循環(huán)的新存儲裝置2610。在2620中，存儲裝置被程序化。繼程序化操作之后，在2630中，一個偏壓排列被用于存儲裝置。偏壓排列同時降低存儲裝置的閾值電壓且改變電荷陷入層中的電荷分布。在一些實施例中，第一次程序化與抹除循環(huán)之前，執(zhí)行改變電荷陷入層的電荷分布的操作。
在一些實施例中，部分圖24、圖25和圖26的過程被結合。在一個實施例內，存儲裝置的電荷分布在抹除存儲裝置前后都被改變。在不同的實施例中，抹除存儲裝置前后混合偏壓排列被用于存儲裝置。在又一個實施例中，存儲裝置的電荷分布在供應混合偏壓排列前后被改變。
一種電荷陷入存儲裝置(例如NROM或SONOS裝置)的新的抹除方法被提出。此裝置首先藉由柵極注入(-Vg)以回到起始狀態(tài)。程序化操作的完成可藉由很多方法，例如通道熱電子(CHE)，通道起始二次熱電子(CHISEL)注入，F(xiàn)N穿隧作用，激烈脈沖基底熱電子(PASHEI)或者其他方法。抹除的排出以價帶間的穿隧作用加強熱電洞(BTBTHH)注入(通常用在NROM裝置中)，負FN穿隧作用在SONOS裝置應用，或其它裝置，以及其應用于區(qū)段的抹除操作。在區(qū)段抹除操作期間，附加的通道抹除操作(用負的柵極電壓、正的基底電壓或兩者一起)被使用，通道抹除操作傾向于平衡電荷陷入層中的電荷分布。通道抹除方法提供一種自行會集的抹除機制。同時提供過度抹除的存儲裝置和難以抹除的存儲裝置電荷平衡方法。通過電荷平衡技術，抹除狀態(tài)的目標閾值電壓Vt的分布能緊縮。再者，從柵極中輸出的電子可能使阻陷于氧化物或氮化物的電洞中和。因此，電荷平衡法也降低熱電洞對存儲裝置所造成的損害。因此，藉由結合電荷平衡技術與熱電洞抹除法可以得到良好的持久性及可靠性。
在區(qū)段抹除操作期間，此種電子平衡/抹除操作可應用于任何時間或任何順序內，以改善抹除的效能。一種可選擇的方法是在通道抹除時稍微打開偏壓排列接合，并且采用熱電洞注入，即是通道抹除和熱電洞抹除同時發(fā)生。結合熱電洞的抹除和通道抹除可以增進P/E閾值電壓窗的可靠性。
這里所描述的電荷平衡/抹除方法可被應用在像NROM的裝置中，且其具有厚的底氧化層足以阻止電荷滲漏。電荷平衡/抹除特性顯示始終如一的趨勢無關于各種通道長度。因為被用在電荷平衡操作的負柵極FN通道穿隧作用是一維穿隧作用機制，且實質上整齊的穿過這條通道，而不是取決于存儲裝置的側面的尺寸大小。因此，使用在此描述的電荷平衡/抹除方法，對NROM型的裝置而言有改善其可靠性和達到其持久性。此技術被應用與程序化方法或其他方法結合，以于存儲裝置中建立高閾值電壓，如圖27的說明。這方法包括再填入操作，其中存儲裝置首先有偏壓排列引起一種高閾值電壓狀態(tài)，然后電荷平衡脈沖藉由引起電荷從電荷陷入層的淺陷阱中排出，被應用傾向于降低閾值電壓，接著藉由第二脈沖引起電荷注入到電荷陷入層中，此時電荷陷入層以負電荷再填入。在圖27中，藉由程序化命令(區(qū)塊2700)以初始化程序化的步驟。嘗試錯誤點，一個索引n被調整到零供程序化的復算程序使用，并且一索引m被調整到零供再填入程序使用。在一些實施過程中，程序化命令符合習知的快閃存儲裝置裝置的一位典型操作。由于程序化命令，偏壓排列的程序被設立。在一個實施例中，在偏壓排列的程序過程中的第一個操作是執(zhí)行熱電子注入存儲裝置的偏壓排列主要是程序化操作(區(qū)塊2701)。例如，通道起動二級電子注入被在一次第一個偏壓排列方面引起。這對在存儲裝置被編程序里使建筑物電荷陷入層的電荷的一側引起電子注入。在執(zhí)行電子注入偏壓排列之后，一狀態(tài)機或者其他邏輯確定程序化操作成功一程序化證實操作的使用的每存儲裝置是否。因此，在下一步里，算法確定是否存儲裝置通過證實操作(區(qū)塊2702)。如果存儲裝置沒通過證實，然后索引n是增加的(區(qū)塊2703)，并且算法確定是否索引已經(jīng)達成一預指定的再試(區(qū)塊2704)的最大的數(shù)目N。如果最大的再試的數(shù)量已經(jīng)被執(zhí)行而沒有通過證實，然后程序失敗(區(qū)塊2705)。如果最大的再試的數(shù)量沒被在區(qū)塊2704執(zhí)行，然后程序回來堵塞區(qū)塊2701復算電子注入偏壓排列。如果在區(qū)塊2702，存儲裝置通道證實，然后算法確定，是否被指定的再填入循環(huán)的數(shù)量已經(jīng)通過確定是否索引m已經(jīng)達成它的最大的M(2706)被執(zhí)行。如果索引m不等于M，平衡脈沖適合再填入算法適合的一電荷然后，哪個引起電子排出當今的支持的在淺的陷阱內的電子的驅逐首先，并且像高于關于圖1B描述的那樣被使用(區(qū)塊2707)。有偏壓排列操作平衡的那些電荷包括負電壓脈沖柵極有長度少于大約10毫秒，和例如大約1毫秒。這樣的脈沖傾向于引起在淺的能量陷阱的電子被排出這條通道。如果有的話，電子注入被引起，因為存儲裝置在重新填補循環(huán)期間有負電荷的比較高的集中。在電荷平衡以偏壓排列影響操作之后，那些索引(區(qū)塊2708)增值算法，和返回再填入引起區(qū)塊2701電子注入的那些偏壓排列。如果存儲裝置已經(jīng)經(jīng)歷再填入行動的數(shù)目，然后算法被完成(區(qū)塊2709)。
具體來說，此技術包含脈沖式的電子平衡，請參閱圖27所示，圖27所示為本發(fā)明的裝置中程序與抹除流程圖，或是程序控制流程圖。具體來說，當此程序操作時，此技術包括圖4，5，11的演算法實施例，以及圖24-26所描述的再輸入過程。
請參閱圖28和圖29所示，是以數(shù)據(jù)說明圖27中新輸入數(shù)據(jù)操作程序。因為程序的偏壓排列引起起始通道二次電子(CHISEL)殖入電流。這些數(shù)據(jù)是在P型復晶柵極似NROM存儲裝置中以第一次脈沖電子平衡波(以-21伏特柵極電壓，與漏極。源極和基板無電壓，歷時約一秒)所整理出，建立一大約3.8伏特的閾值電壓。然后，循環(huán)數(shù)據(jù)再填充過程。每個數(shù)據(jù)再填充循環(huán)包括提供一因為電子平衡瞬間脈沖(柵極電壓-21伏特，漏極、源極、與基板瞬間零電壓)而引起偏壓排列造成的CHISEL注入電流來建立一閾值電壓值約5.3伏特的存儲裝置。
圖28所示為閾值電壓與再填入操作成功的循環(huán)中五個電壓平衡脈沖波時間。2800顯示在第一個歷時一毫秒的電子平衡波中，電壓從5.3伏特降至4.9伏特。在2801，即下一個再填入循環(huán)中第二個歷時一毫秒的電子平衡波電壓由5.3伏特降至5.1伏特。在2802，即第三個再填入循環(huán)，即第三個歷時一毫秒的電子平衡波電壓由5.3伏特降至5.2伏特。在2803，即第四個再填入循環(huán)，第四個歷時一毫秒的電子平衡波電壓由5.3伏特降至5.22伏特。在2804，即第四個再填入循環(huán)，第四個歷時一毫秒的電子平衡波電壓由5.3伏特降至5.23伏特。
圖29與圖28顯示相同數(shù)據(jù)，說明在每一個成功的再填入循環(huán)閾值電壓方面的下降情形。因此，在第一個再填入循環(huán)期間，閾值電壓電壓從大約5.3伏特降到大約4.9伏特。在第2個再填入循環(huán)里，閾值電壓降低到大約5.1伏特。到第5個再填入循環(huán)，閾值電壓變化量因為再填入循環(huán)中電子平衡脈沖波電壓引起捕捉電子能量造成頻譜轉移而開始飽和，所以在瞬間電子平衡脈沖波所引起的電子流失減少。
請參閱圖30和圖31所示，為圖27再填入循環(huán)中因為程序偏壓排列而引起通道FN貫穿電流及一柵極輸入正電流的數(shù)據(jù)。數(shù)據(jù)由一P型復合單晶體柵極似NROM的存儲裝置與第一個執(zhí)行電子平衡脈沖(以-21伏特柵極電壓，漏極，源極和基板歷時大約一秒的零電壓)，建立大約3.8伏特的閾值電壓。然后，許多再填入循環(huán)被使用。每個再填入循環(huán)隨著有一電子平衡脈沖(柵極電壓在-21伏特，漏極，源極和基板為零伏歷時大約4毫秒)包括使用一次偏差安排(引起通道FN通道電流把存儲裝置的閾值電壓確立到大約5.3伏特)。
圖30是閾值電壓與再填入循環(huán)期間五次電子平衡脈沖時間圖。3000顯示在第一個歷時一毫秒的電子平衡波中，電壓從5.3伏特降至5.05伏特。在3001，即下一個再填入循環(huán)中第二個歷時一毫秒的電子平衡波電壓由5.3伏特降至5.16伏特。在3002，即第三個再填入循環(huán)，即第三個歷時一毫秒的電子平衡波電壓由5.3伏特降至5.2伏特。在3003，即第四個再填入循環(huán)，第四個歷時一毫秒的電子平衡波電壓由5.3伏特降至5.22伏特。在3004，即第四個再填入循環(huán)，第四個歷時一毫秒的電子平衡波電壓由5.3伏特降至5.25伏特。
圖31與圖30顯示相同的數(shù)據(jù)圖，說明在每一個再填入循環(huán)的閾值電壓的下降情形。因此，在第一個再填入循環(huán)期間，閾值電壓電壓從大約5.3伏特降到大約5.05伏特。在第2個再填入循環(huán)里，閾值電壓降低到大約5.16伏特。到第5個再填入循環(huán)，閾值電壓變化量因為再填入循環(huán)中電子平衡脈沖波電壓引起捕捉電子能量造成頻譜轉移而開始飽和，所以在瞬間電子平衡脈沖波所引起的電子流失減少。
請參閱圖32所示，顯示存儲裝置有經(jīng)過再填入處理和沒有經(jīng)過再填入處理的比較數(shù)據(jù)。在經(jīng)歷10,000次的程序化及抹除循環(huán)之后，帶有熱電洞損壞的數(shù)據(jù)。3200說明在一個沒有經(jīng)過再填入處理設備里，大約150度時，閾值電壓損失超過0.5伏特，大約停留時間的符合100萬秒。3201說明在一個設備里有再填入循環(huán)，閾值電壓在相同時間損失不到0.3伏特。
請參閱圖33所示，為電荷陷入存儲裝置的能階簡圖，這說明與目前的技術有關的概念。在此能階圖里，第一個地區(qū)3300在基底的通道。第2地區(qū)3301符合底氧化層，通常包括二氧化硅。第3個地區(qū)3302符合電荷陷入層，通常包括氮化硅。第4地區(qū)3303符合頂氧化層，通常包括二氧化硅。第5個地區(qū)3304符合柵極，通常包括p型多晶硅或者其他比較高的功函數(shù)材料。如上所述，一種比較高的功函數(shù)材料在柵極被使用，以便電子3305注入的能障3306高于n型多晶硅與材質為二氧化硅的頂氧化層。功函數(shù)3307如圖33說明，柵極的移動電子符合導帶能源在自由電子能階的數(shù)量。圖33也分別說明在電荷陷入層內電子3308和3309的淺和深陷阱。一個短的電荷平衡脈沖就像圖27所描述的傾向于在一個淺的陷阱引起電子3308的排出。在一個更深的陷阱電子3309的排出之前。電子3309在深陷阱內更對有抵抗力電荷滲漏并且證明更好的電荷滯留特性。使用再填入操作的實施例，也適合運用在類SONOS的存儲裝置上以抑制直接穿隧作用所造成的漏電流。此外，全部情況頂介電層的材料可能是其他高的介電常數(shù)材料，例如包括氧化鋁(Al2O3)和氧化鉿(HfO2)。同樣地，其他材料可能被為電荷陷入層利用。
負電荷平衡操作具有自行會集閾值電壓的特性，因此可以在陣列上及大量的程序化與抹除循環(huán)上保持閾值電壓的穩(wěn)定分布。此外，由于降低底介電層中的熱電洞損壞，因此可以得到極佳的可靠性。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術人員，在不脫離本發(fā)明技術方案范圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術方案的內容，依據(jù)本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術方案的范圍內。
權利要求
1.一種集成電路裝置，其特征在于其包括一基底；多數(shù)個存儲裝置，該些存儲裝置設置于該基底上，每一該些存儲裝置具有一閾值電壓，且包括一柵極與多數(shù)個源極/漏極區(qū)，其中該些源極/漏極區(qū)設置于該基底中，每一該些存儲裝置更包括一頂介電層、一電荷陷入層與一底介電層介于該柵極與通道之間，其中該柵極包含一材料層，且該材料層具有一高于n型多晶硅的功函數(shù)；以及一電流控制器，且該電流控制器耦接該些存儲裝置，且包括利用邏輯操作以供應一電荷平衡偏壓排列，其中該頂介電層、該電荷陷入層與該底介電層具有一組合的有效氧化層厚度，以及該底介電層具有一有效底氧化層厚度，且該有效底氧化層厚度大于3納米，以及該電荷平衡偏壓排列包括一負電壓，該負電壓是從該存儲裝置的該柵極到該基底的該通道區(qū)域，該負電壓的強度為每納米0.7伏特或更高。
2.根據(jù)權利要求1所述的集成電路裝置，其特征在于其中所述的柵極包括一材料層，且該材料層具有高于4.25伏特的功函數(shù)。
3.根據(jù)權利要求1所述的集成電路裝置，其特征在于其中所述的柵極包括一材料層，且該材料層具有高于5伏特的功函數(shù)。
4.根據(jù)權利要求1所述的集成電路裝置，其特征在于其中所述的柵極的材質包括一具有p型摻質的摻雜多晶硅。
5.根據(jù)權利要求1所述的集成電路裝置，其特征在于其中所述的電荷平衡偏壓排列包括一負電壓，該負電壓是從該存儲裝置的該柵極到該基底的通道區(qū)，每納米-1±10％伏特。
6.根據(jù)權利要求1所述的集成電路裝置，其特征在于其中邏輯操作使用電荷平衡偏壓排列的間隔大于100毫秒。
7.根據(jù)權利要求1所述的集成電路裝置，其特征在于其中邏輯操作使用電荷平衡偏壓排列的間隔大于500毫秒。
8.根據(jù)權利要求1所述的集成電路裝置，其特征在于其中邏輯操作使用電荷平衡偏壓排列的間隔大于1毫秒。
9.一種集成電路裝置，其特征在于其包括一基底；多數(shù)個存儲裝置，該些存儲裝置設置于該基底上，每一該些存儲裝置具有一閾值電壓，且包括一柵極與多數(shù)個源極/漏極區(qū)，其中該些源極/漏極區(qū)設置于基底中，另外每一該些存儲裝置更包括一頂介電層，一電荷陷入層與一底介電層介于該柵極與一通道之間，其中該柵極包含一材料層，且該材料層具有一高于n型多晶硅的功函數(shù)；以及一電流控制器，且該電流控制器耦接該些存儲裝置，且包括利用邏輯操作以供應一電荷平衡偏壓排列，其中該頂介電層、該電荷陷入層與該底介電層具有一組合的有效氧化層厚度，以及該底介電層具有一有效底氧化層厚度，且該有效底氧化層厚度小于3納米，以及該電荷平衡偏壓排列包括一負電壓，該負電壓是從該存儲裝置的該柵極到該基底的該通道區(qū)域，該負電壓的強度為每納米0.7伏特或更高。
10.根據(jù)權利要求9所述的集成電路裝置，其特征在于其中所述的柵極包含一材料層，且該材料層具有一高于4.25伏特的功函數(shù)。
11.根據(jù)權利要求9所述的集成電路裝置，其特征在于其中所述的柵極包含一材料層，且該材料層具有一高于5伏特的功函數(shù)。
12.根據(jù)權利要求9所述的集成電路裝置，其特征在于其中所述的柵極的材質包括一具有p型摻質的摻雜多晶硅。
13.根據(jù)權利要求9所述的集成電路裝置，其特征在于其中所述的電荷平衡偏壓排列包括一負電壓，該負電壓是從該存儲裝置的柵極到基底的通道區(qū)，每納米-1±10％伏特。
14.根據(jù)權利要求9所述的集成電路裝置，其特征在于其中邏輯操作使用電荷平衡偏壓排列的間隔大于100毫秒。
15.根據(jù)權利要求9所述的集成電路裝置，其特征在于其中邏輯操作使用電荷平衡偏壓排列的間隔大于500毫秒。
16.根據(jù)權利要求9所述的集成電路裝置，其特征在于其中邏輯操作使用電荷平衡偏壓排列的間隔大于1毫秒。
全文摘要
本發(fā)明是有關于一種集成電路裝置。具有電荷陷入層的集成電路裝置存儲有數(shù)種偏壓排列方式用以改變存儲裝置的閾值電壓，并通過改變閾值電壓的高低來記錄數(shù)字訊號－0或1。傳統(tǒng)的存儲裝置中，在經(jīng)過多次循環(huán)降低及升高閾值電壓后，會造成電荷陷入層中的電荷分布不均勻。這樣的電荷不均勻效應會干擾了可達到最低的閾值電壓。藉由應用電荷平衡偏壓排列方式，可使電荷的分布達到平衡而重新恢復操作的最低閾值電壓范圍。而應用具有高功函數(shù)柵極的存儲裝置可降低電荷平衡偏壓操作方式下的最低閾值電壓。
文檔編號H01L27/115GK1713391SQ200510051070
公開日2005年12月28日 申請日期2005年3月1日 優(yōu)先權日2004年6月24日
發(fā)明者施彥豪, 呂函庭 申請人:旺宏電子股份有限公司