專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)，特別是，涉及對隨著下述電荷的產(chǎn)生而引起的半導(dǎo)體節(jié)點(diǎn)電位的翻轉(zhuǎn)、即軟錯(cuò)誤具有高耐性的半導(dǎo)體存儲(chǔ)裝置，所述電荷是由于半導(dǎo)體周圍的空間中存在的能量粒子的沖撞而產(chǎn)生的。
背景技術(shù)：
例如，在場效應(yīng)晶體管(MOSFET)中，如果α射線等的粒子沖撞晶體管的節(jié)點(diǎn)，則會(huì)產(chǎn)生電子和空穴，如果所產(chǎn)生的電荷量超過節(jié)點(diǎn)的臨界電荷量，則會(huì)引起電位翻轉(zhuǎn)。這種誤動(dòng)作不是由于硬件的缺陷而產(chǎn)生的，因此被稱為軟錯(cuò)誤。
為了防止這種軟錯(cuò)誤，有效的做法是對于可能發(fā)生電位翻轉(zhuǎn)的節(jié)點(diǎn)附加靜電電容，但是，附加較大值的電容在面積方面存在困難，另外通過增加半導(dǎo)體單元的制造工序來附加電容在成本方面也不利。當(dāng)采取使用ECC等糾錯(cuò)功能的對策時(shí)，處理速度的損失大，并且對于與處理較大單位的數(shù)據(jù)的RAM相比處理小數(shù)據(jù)單位的鎖存器來說，ECC存在面積方面的效率低的問題。當(dāng)在這種鎖存器中采用三倍化結(jié)構(gòu)從而使用多數(shù)決定邏輯時(shí)，雖然處理較為簡單，適于小規(guī)模的數(shù)據(jù)處理，但存在需要三倍以上的面積的問題。
近年來隨著晶片技術(shù)的微細(xì)化，即使對于RAM以外的通常的鎖存器來說，其軟錯(cuò)誤的發(fā)生也達(dá)到了不能忽視的水平。作為有關(guān)這種軟錯(cuò)誤的對策的現(xiàn)有技術(shù)，有下面的文獻(xiàn)。
專利文獻(xiàn)1日本專利文獻(xiàn)特開平7-7089號(hào)公報(bào)“存儲(chǔ)單元”。
在該文獻(xiàn)中，公開了以下技術(shù)將構(gòu)成鎖存器的第一類型(N型)的晶體管分成兩部分，并使用第二類型(P型)的勢阱來分離配置，由此來改善荷電粒子入射時(shí)的收集電荷量與節(jié)點(diǎn)電容之比，降低軟錯(cuò)誤的發(fā)生率。但是，為了完全防止軟錯(cuò)誤，不僅要對N型(N溝道)晶體管采取對策，而且還需要對P型(P溝道)晶體管采取對策。另外，即使減小節(jié)點(diǎn)電容與收集電荷量之比，也未能解決當(dāng)由于中子射線而產(chǎn)生了大的電荷時(shí)存儲(chǔ)狀態(tài)翻轉(zhuǎn)的問題。
本發(fā)明的目的是提供一種對軟錯(cuò)誤具有高免疫性的半導(dǎo)體存儲(chǔ)裝置，例如CMOS靜態(tài)RAM單元、鎖存器。

發(fā)明內(nèi)容
在本發(fā)明的半導(dǎo)體存儲(chǔ)裝置中，構(gòu)成反相器的P型和N型晶體管分別被二倍化，所述被二倍化的P型晶體管和N型晶體管各有一個(gè)配置在不同的勢阱上。
另外，本發(fā)明的半導(dǎo)體存儲(chǔ)裝置包括四對連接N型晶體管與P型晶體管而成的晶體管對；以及節(jié)點(diǎn)-柵極間連接單元，將所述各個(gè)晶體管對中的N型晶體管與P型晶體管之間的連接節(jié)點(diǎn)和各個(gè)P型、N型晶體管的柵極在防止因軟錯(cuò)誤引起的某個(gè)節(jié)點(diǎn)的電位翻轉(zhuǎn)向其他節(jié)點(diǎn)傳播的方向上連接；另外，四對晶體管對以每兩對為一組被二倍化，所述被二倍化的晶體管對中的P型晶體管和N型晶體管各有一個(gè)配置在不同的勢阱上。
如上所述，根據(jù)本發(fā)明，構(gòu)成反相器的被二倍化的P型和N型晶體管、或者連接N型晶體管和P型晶體管而成并被二倍化的晶體管對中的P型晶體管和N型晶體管各有一個(gè)配置在不同的勢阱上，由此提高了對軟錯(cuò)誤的免疫性。另外，通過在某個(gè)節(jié)點(diǎn)的電位翻轉(zhuǎn)不向其他節(jié)點(diǎn)傳播的方向上連接四對晶體管對中的連接節(jié)點(diǎn)和各個(gè)晶體管的柵極，即使在一個(gè)節(jié)點(diǎn)上產(chǎn)生大的電荷也可以防止錯(cuò)誤向相鄰節(jié)點(diǎn)傳播。


圖1是本發(fā)明半導(dǎo)體存儲(chǔ)裝置的第一實(shí)施例的構(gòu)成電路圖；圖2是與圖1的電路相對應(yīng)的布置說明圖；圖3是半導(dǎo)體存儲(chǔ)裝置的第二實(shí)施例的構(gòu)成電路圖；
圖4是與圖3的電路相對應(yīng)的布置說明圖；圖5是第二實(shí)施例中的數(shù)據(jù)存儲(chǔ)狀態(tài)的例子的示意圖；圖6是在第二實(shí)施例中發(fā)生軟錯(cuò)誤時(shí)的狀態(tài)轉(zhuǎn)移例(之一)的說明圖；圖7是在第二實(shí)施例中發(fā)生軟錯(cuò)誤時(shí)的狀態(tài)轉(zhuǎn)移例(之二)的說明圖；圖8是半導(dǎo)體存儲(chǔ)裝置的第三實(shí)施例的構(gòu)成電路圖；圖9是在第三實(shí)施例中寫入數(shù)據(jù)0時(shí)的狀態(tài)轉(zhuǎn)移例的說明圖；圖10是半導(dǎo)體存儲(chǔ)裝置的第四實(shí)施例的構(gòu)成電路圖。
具體實(shí)施例方式
首先，進(jìn)一步對本發(fā)明進(jìn)行原則性說明。在本發(fā)明中，例如進(jìn)行如下布置構(gòu)成存儲(chǔ)單元內(nèi)的反相器的P型和N型晶體管分別被二倍化，所述被二倍化的P型晶體管和N型晶體管各有一個(gè)配置在不同的勢阱上。
另外，本發(fā)明的半導(dǎo)體存儲(chǔ)裝置包括四對連接N型晶體管與P型晶體管而成的晶體管對；以及節(jié)點(diǎn)-柵極間連接單元，將各個(gè)晶體管對中的N型晶體管與P型晶體管之間的連接節(jié)點(diǎn)和各個(gè)P型、N型晶體管的柵極在防止因軟錯(cuò)誤引起的某個(gè)節(jié)點(diǎn)的電位翻轉(zhuǎn)向其他節(jié)點(diǎn)傳播的方向上連接；另外，在四對晶體管對中，每兩對分別為被二倍化的晶體管對，所述被二倍化的晶體管對中的P型晶體管和N型晶體管各有一個(gè)配置在不同的勢阱上。
另外還可以如下所述四對晶體管對形成在前后方向上共為四級(jí)的環(huán)結(jié)構(gòu)，當(dāng)從一個(gè)晶體管對觀看時(shí)位于兩級(jí)后級(jí)、即兩級(jí)前級(jí)的晶體管對和所述一個(gè)晶體管對是被二倍化的晶體管對。此時(shí)，節(jié)點(diǎn)-柵極間連接配線也可以將所述連接節(jié)點(diǎn)連接在所述晶體管對中從自己晶體管對觀看時(shí)位于后級(jí)的晶體管對的P型晶體管的柵極、以及位于前級(jí)的晶體管對的N型晶體管的柵極上。在本發(fā)明中，也可以在所述四對晶體管對的每對中的P型晶體管和N型晶體管的連接節(jié)點(diǎn)上分別連接用于接收輸入信號(hào)或用于輸出輸出信號(hào)的晶體管。
另外，在本發(fā)明中也可以如下在所述四級(jí)的晶體管對中，向所述被二倍化的一組晶體管對的所述連接節(jié)點(diǎn)中的兩個(gè)連接節(jié)點(diǎn)提供輸入數(shù)據(jù)，從二倍化的其他組晶體管對的連接節(jié)點(diǎn)中的一個(gè)連接節(jié)點(diǎn)輸出輸出數(shù)據(jù)。
此時(shí)，也可以在被提供輸入數(shù)據(jù)的兩個(gè)連接節(jié)點(diǎn)上分別具有接收輸入數(shù)據(jù)的傳輸門，在輸出輸出數(shù)據(jù)的連接節(jié)點(diǎn)與外部之間具有反相器。
或者，也可以在被提供輸入數(shù)據(jù)的兩個(gè)連接節(jié)點(diǎn)上分別具有接收輸入數(shù)據(jù)的傳輸門，在輸出輸出數(shù)據(jù)的連接節(jié)點(diǎn)上連接反相器，在所述被二倍化的其他組晶體管對的每對上連接在柵極被提供時(shí)鐘信號(hào)的晶體管和在柵極被提供時(shí)鐘的翻轉(zhuǎn)信號(hào)的晶體管，此時(shí)，使接收輸入數(shù)據(jù)的時(shí)鐘控制式反相器(clocked inverter)動(dòng)作的時(shí)鐘信號(hào)的值和使與二倍化的其他組晶體管對連接的兩個(gè)晶體管導(dǎo)通的時(shí)鐘信號(hào)的值可以相反。
下面，使用附圖來更加詳細(xì)地說明本發(fā)明的實(shí)施方式。
圖1是本發(fā)明半導(dǎo)體存儲(chǔ)裝置的第一實(shí)施例、例如靜態(tài)RAM單元或鎖存器的構(gòu)成電路圖。該圖是由構(gòu)成RAM單元或鎖存器的N型晶體管和P型晶體管的對構(gòu)成的兩個(gè)反相器分別被二倍化從而對軟錯(cuò)誤具有高耐性的半導(dǎo)體存儲(chǔ)裝置的電路圖。
在圖1中，柵極分別與節(jié)點(diǎn)CX相連的晶體管11a和12a、11b和12b是分別被二倍化的反相器，因此，晶體管11a和11b是被二倍化的P型晶體管，12a和12b是被二倍化的N型晶體管。
同樣，柵極分別與節(jié)點(diǎn)C相連的P型晶體管16a和16b、N型晶體管17a和17b是構(gòu)成分別被二倍化的反相器的P型晶體管和N型晶體管。節(jié)點(diǎn)C和CX是在該半導(dǎo)體存儲(chǔ)裝置分別存儲(chǔ)作為數(shù)據(jù)的1和0的狀態(tài)下變?yōu)镠電平的節(jié)點(diǎn)，例如被稱為正節(jié)點(diǎn)、負(fù)節(jié)點(diǎn)。
并且，晶體管11a和12a、以及11b和12b的連接點(diǎn)(節(jié)點(diǎn))通過晶體管18而與位線BL連接，同樣地，晶體管16a和17a、以及16b和17b的連接點(diǎn)通過晶體管19而與位線BLX連接，在晶體管18和19的柵極上連接有字線WL。
圖2是在圖1的電路中被二倍化的晶體管的布置說明圖。該圖示出了圖1中被二倍化的晶體管11a和11b、12a和12b、16a和16b、17a和17b在各不相同的勢阱內(nèi)間隔距離而配置的布置。
即，在圖2中，在中央的P-勢阱上配置了N型晶體管12a和17a，在其右側(cè)的N-勢阱上配置了P型晶體管16a和11b，在左側(cè)的N-勢阱上配置了P型晶體管11a和16b，在最右側(cè)的P-勢阱上配置了N型晶體管12b，在最左側(cè)的P-勢阱上配置了N型晶體管17b。
另外，在圖2中，橫向長的粗線示出了表示對圖1中的節(jié)點(diǎn)C或CX進(jìn)行連接的多晶硅連接(ポリ接続)，右側(cè)和左側(cè)的P-勢阱上的短粗線表示向字線WL連接的多晶硅連接，在這些短粗線的下面構(gòu)成了向圖1的位線BL或BLX的連接晶體管18、19。
這樣，在第一實(shí)施例中采用這樣的結(jié)構(gòu)例如將構(gòu)成鎖存器的兩個(gè)反相器的P型和N型晶體管分別二倍化，將二倍化的各個(gè)晶體管配置在中間隔著其他類型勢阱的勢阱上、或間隔距離而配置，并對于二倍化的晶體管的各個(gè)節(jié)點(diǎn)，分別連接相對應(yīng)的節(jié)點(diǎn)。導(dǎo)致軟錯(cuò)誤的由荷電粒子引起的電荷的產(chǎn)生是局部性的，同時(shí)在二倍化的晶體管的區(qū)域的雙方產(chǎn)生電荷的幾率小，即使在一個(gè)勢阱中產(chǎn)生了電荷，該電荷越過勢阱間勢壘的可能性也很小。由此，可以增大節(jié)點(diǎn)的臨界電荷量，從而可通過減小荷電粒子入射時(shí)電荷收集區(qū)域與節(jié)點(diǎn)臨界電荷量之比來提高對軟錯(cuò)誤的耐性。
另外，在圖2的布置中，當(dāng)將二倍化的晶體管配置在不同的勢阱上并同時(shí)將兩個(gè)晶體管配置在同一勢阱上時(shí)，例如采用配置柵極與正節(jié)點(diǎn)C相連的晶體管和柵極與負(fù)節(jié)點(diǎn)CX相連的晶體管的方式的布置。與同一勢阱內(nèi)的P型晶體管或N型晶體管相對應(yīng)的正節(jié)點(diǎn)C和負(fù)節(jié)點(diǎn)CX在保持狀態(tài)時(shí)成互補(bǔ)的關(guān)系，不會(huì)同時(shí)成為蓄電節(jié)點(diǎn)，因此，在荷電粒子入射時(shí)不會(huì)同時(shí)導(dǎo)致錯(cuò)誤的發(fā)生。
另外，在圖2中，由于荷電粒子入射時(shí)產(chǎn)生的電荷很少跨越勢阱而產(chǎn)生，因此引起軟錯(cuò)誤的擴(kuò)散僅在與單元的存儲(chǔ)節(jié)點(diǎn)C和CX相對應(yīng)的兩組復(fù)制晶體管中的一個(gè)中產(chǎn)生。因此，如上所述，可改善收集電荷與節(jié)點(diǎn)電容之比，從而可降低軟錯(cuò)誤率。
圖3是半導(dǎo)體存儲(chǔ)裝置的第二實(shí)施例的電路圖。在該圖中，半導(dǎo)體裝置基本由4對P型和N型MOS晶體管的對構(gòu)成。在該圖中，P型晶體管21a和N型晶體管22a的對、以及P型晶體管21b和N型晶體管22b的對是相對應(yīng)的被二倍化的晶體管對。同樣，由晶體管26a和27a構(gòu)成的對、以及由26b和27b構(gòu)成的對是被二倍化的晶體管對。
此外，例如連接第一晶體管對21a和22a的節(jié)點(diǎn)C1與P型晶體管26a的柵極以及N型晶體管27b的柵極相連，并通過晶體管23a而與位線Bla相連，晶體管23a的柵極與字線WLa連接。
同樣地，第二晶體管對的P型的26a和N型的27a的連接節(jié)點(diǎn)、即C2與P型晶體管21b的柵極以及N型晶體管22a的柵極相連，并通過晶體管28a而與位線BLXa連接，晶體管28a的柵極與字線Wla連接。對于第三晶體管對中的節(jié)點(diǎn)C3和第四晶體管對中的節(jié)點(diǎn)C4也進(jìn)行了同樣的連接。這些節(jié)點(diǎn)C1～C4與各個(gè)晶體管的柵極的連接配線相當(dāng)于本發(fā)明權(quán)利要求2中的節(jié)點(diǎn)-柵極間連接單元。
在第二實(shí)施例中，如上所述通過第一晶體管對和第三晶體管對來進(jìn)行了二倍化，并通過第二晶體管對和第四晶體管對來進(jìn)行了二倍化。并且，連接各個(gè)晶體管對中的P型晶體管與N型晶體管的節(jié)點(diǎn)分別與后級(jí)的P型晶體管的柵極和前級(jí)的N型晶體管的柵極連接。通過具有這樣的結(jié)構(gòu)，當(dāng)荷電粒子入射時(shí)即使在一個(gè)節(jié)點(diǎn)上產(chǎn)生了超過臨界電荷量的電荷，錯(cuò)誤狀態(tài)也難以向后級(jí)的節(jié)點(diǎn)或前級(jí)的節(jié)點(diǎn)傳播，從而可進(jìn)一步提高軟錯(cuò)誤耐性，關(guān)于這樣的效果將在后面詳細(xì)描述。
圖4是圖3的電路的布置例。在該圖中，與圖2相同，在中央的P-勢阱的兩側(cè)配置了兩個(gè)N-勢阱，并在其外側(cè)配置了兩個(gè)P-勢阱。在中央的P-勢阱上配置了N型晶體管22a和27a，在右側(cè)的N-勢阱上配置了P型晶體管21b和26b，在左側(cè)的N-勢阱上配置了P型晶體管21a和26a，在最右側(cè)的P-勢阱上配置了N型晶體管22b，在最左側(cè)的P-勢阱上配置了N型晶體管27b。該配置例是在易于布線、縮小面積等方面屬優(yōu)選配置的一個(gè)具體例。
圖5示出了圖3的半導(dǎo)體存儲(chǔ)裝置的第二實(shí)施例中的存儲(chǔ)狀態(tài)、即數(shù)據(jù)保持狀態(tài)的例子。在該圖中，如上所述，晶體管對1和晶體管對3、以及晶體管對2和晶體管對4是分別被二倍化的晶體管對，在這些對內(nèi)的P型晶體管和N型晶體管的連接節(jié)點(diǎn)中，C1和C3、C2和C4分別作為被二倍化的節(jié)點(diǎn)而保持相同的值。
在圖5中，當(dāng)存儲(chǔ)裝置例如作為存儲(chǔ)器而保持?jǐn)?shù)據(jù)0時(shí)，節(jié)點(diǎn)C1和C3為L，節(jié)點(diǎn)C2和C4為H。構(gòu)成晶體管對的各個(gè)晶體管的狀態(tài)由表示截止的負(fù)號(hào)(-)、導(dǎo)通時(shí)欲將節(jié)點(diǎn)下拉至L的向下的箭頭、或?qū)〞r(shí)欲將節(jié)點(diǎn)的電位上拉至H的向上的箭頭中的某一個(gè)來表示。各個(gè)節(jié)點(diǎn)的電壓狀態(tài)由表示高電壓狀態(tài)的H、表示中間電位狀態(tài)的M、以及表示低電位狀態(tài)的L中的某一個(gè)來表示。
當(dāng)作為存儲(chǔ)器而保存數(shù)據(jù)1時(shí)，節(jié)點(diǎn)C1和C3保持H，節(jié)點(diǎn)C2和C4保持L，各個(gè)晶體管對的狀態(tài)由負(fù)號(hào)(-)、向下的箭頭、或向上的箭頭中的某一個(gè)來表示。
在圖5中若要寫入數(shù)據(jù)0，則在圖3中同時(shí)使字線Wla和WLb為H、使位線Bla和BLb為L即可。另外，若要寫入數(shù)據(jù)1，則可通過同時(shí)使Wla、WLb為H并將位線BLXa和BLXb設(shè)定為L來進(jìn)行寫入。當(dāng)讀出數(shù)據(jù)時(shí)，通過獨(dú)立使用WLa、Bla、BLXa和WLb、BLb、BLXb的各個(gè)組，也可以使圖3的電路作為具有兩個(gè)讀端口的存儲(chǔ)裝置而動(dòng)作。如果不區(qū)分這兩組而與寫入數(shù)據(jù)時(shí)一樣地提供相同的信號(hào)，則可使圖3的電路作為通常的單端口RAM單元或鎖存器而發(fā)揮作用。
圖6、圖7是說明在圖3的電路中發(fā)生了軟錯(cuò)誤時(shí)、即在一個(gè)節(jié)點(diǎn)的電位翻轉(zhuǎn)時(shí)直至狀態(tài)恢復(fù)為止的狀態(tài)轉(zhuǎn)移例的圖。在本實(shí)施方式中，假設(shè)如下狀態(tài)來說明狀態(tài)轉(zhuǎn)移，即在構(gòu)成晶體管對的P型晶體管和N型晶體管中，N型晶體管處于強(qiáng)的狀態(tài)、也就是尺寸和流經(jīng)的電流大從而支配晶體管對的動(dòng)作的狀態(tài)，并且當(dāng)節(jié)點(diǎn)的電位從H翻轉(zhuǎn)為L時(shí)比從L翻轉(zhuǎn)為H時(shí)更容易恢復(fù)的狀態(tài)。
圖6示出了如上述容易恢復(fù)的電位的翻轉(zhuǎn)方向、即在節(jié)點(diǎn)C3發(fā)生了從H到L的電位翻轉(zhuǎn)時(shí)的狀態(tài)轉(zhuǎn)移的例子。在該圖中假定在時(shí)刻0，處于圖5所示的保持“1”時(shí)的狀態(tài)，在時(shí)刻1，由于軟錯(cuò)誤而節(jié)點(diǎn)C3的電位翻轉(zhuǎn)為L。
節(jié)點(diǎn)C3在圖3中與P型晶體管26b的柵極和N型晶體管27a的柵極連接，在時(shí)刻2，晶體管26b導(dǎo)通，從而成為將節(jié)點(diǎn)C4的電位上拉至H的狀態(tài)。另外，晶體管27a截止。
此后，在時(shí)刻3，C3的電位朝著恢復(fù)的方向變化，但由于晶體管對2一側(cè)的晶體管26a和27b均截止的時(shí)間長，所以在節(jié)點(diǎn)C2幾乎不發(fā)生電位變化，另外盡管在晶體管對4一側(cè)晶體管26b導(dǎo)通從而欲將節(jié)點(diǎn)C4的電位上拉至H，但由于N型晶體管27b也導(dǎo)通，從而相反地欲將節(jié)點(diǎn)C4的電位下拉至L，因此，節(jié)點(diǎn)C4的電位變化也很緩慢。于是，錯(cuò)誤節(jié)點(diǎn)C3迅速恢復(fù)，從而如時(shí)刻4所示，節(jié)點(diǎn)C3的電位恢復(fù)為H，N型晶體管27a導(dǎo)通，變?yōu)閷⒐?jié)點(diǎn)C2下拉至L的狀態(tài)。另外，P型晶體管26b截止，節(jié)點(diǎn)C4的電位保持為L。
圖7示出了節(jié)點(diǎn)電位的翻轉(zhuǎn)方向?yàn)楸葓D6的翻轉(zhuǎn)方向難以恢復(fù)的、從L向H的方向時(shí)的狀態(tài)轉(zhuǎn)移的例子。在該圖中，圖3的節(jié)點(diǎn)C2的電位由于軟錯(cuò)誤而從時(shí)刻0的L翻轉(zhuǎn)為時(shí)刻1的H。
在時(shí)刻2，在柵極被提供節(jié)點(diǎn)C2的電位的P型晶體管21b截止，并且N型晶體管22a從截止?fàn)顟B(tài)變?yōu)閷?dǎo)通狀態(tài)，從而變?yōu)閷⒐?jié)點(diǎn)C1的電位下拉至L的狀態(tài)。通常來說，因軟錯(cuò)誤而電位發(fā)生翻轉(zhuǎn)的節(jié)點(diǎn)C2最早恢復(fù)，但由于其恢復(fù)的趨勢弱于圖6，因此，這里假定節(jié)點(diǎn)C1的電位在C2的電位恢復(fù)之前已經(jīng)翻轉(zhuǎn)。在時(shí)刻3，節(jié)點(diǎn)C2的電位為H與L中間的M，節(jié)點(diǎn)C1的電位翻轉(zhuǎn)為L，但構(gòu)成晶體管對1的P型晶體管21a和N型晶體管22a均導(dǎo)通，因而節(jié)點(diǎn)C1的電位變化緩慢。
這里，如上所述假定了N型晶體管較強(qiáng)，在時(shí)刻4，節(jié)點(diǎn)C1和C2的電位均通過N型晶體管的動(dòng)作而向L變化，并在時(shí)刻5變?yōu)榕c圖6中的時(shí)刻2相當(dāng)?shù)哪Ｊ?。即，在圖6的時(shí)刻2和圖7的時(shí)刻5，通過互換晶體管對3及4與晶體管1及2的狀態(tài)而變?yōu)橥耆嗤臓顟B(tài)。在圖3中，晶體管對1和3、晶體管對2和4相當(dāng)于分別被二倍化的晶體管對，因此即使在晶體管對1及3、與2及4之間交換狀態(tài)數(shù)據(jù)，整體動(dòng)作也完全相同。因此，其后的狀態(tài)轉(zhuǎn)移如圖6的時(shí)刻2至?xí)r刻4那樣進(jìn)行，并最終向圖7的時(shí)刻0的狀態(tài)進(jìn)行狀態(tài)轉(zhuǎn)移。
即，在第二實(shí)施例中，即使在某個(gè)節(jié)點(diǎn)例如因中子射線而產(chǎn)生了大的電荷并導(dǎo)致電位翻轉(zhuǎn)，其影響波及到相鄰節(jié)點(diǎn)的可能性也很小。
圖8是半導(dǎo)體存儲(chǔ)裝置的第三實(shí)施例的電路圖。在該圖中，作為存儲(chǔ)裝置、例如鎖存器的基本構(gòu)成要素的四對晶體管對具有與圖3相同的結(jié)構(gòu)，其不同點(diǎn)在于具有用于分別向節(jié)點(diǎn)C1和C3施加輸入的傳輸門30a、30b，以及用于從節(jié)點(diǎn)C4取出輸出的反相器31。在該電路中，與圖3一樣，例如可通過向節(jié)點(diǎn)C1和C3施加數(shù)據(jù)0、即將節(jié)點(diǎn)C1和C3驅(qū)動(dòng)為L，來變?yōu)閳D5中的保持“0”時(shí)的狀態(tài)。
圖9示出了寫入該“0”時(shí)的狀態(tài)轉(zhuǎn)移的例子。在該圖中，在時(shí)刻0為圖5中的保持“1”時(shí)的狀態(tài)，在該狀態(tài)下，通過在時(shí)刻1將節(jié)點(diǎn)C1和C3驅(qū)動(dòng)為L來進(jìn)行“0”狀態(tài)的寫入。
即，在時(shí)刻2，由于節(jié)點(diǎn)C1和C3的電位變化，與這些節(jié)點(diǎn)連接的晶體管的狀態(tài)發(fā)生變化。即，在晶體管對2中，P型晶體管26a導(dǎo)通，從而欲將節(jié)點(diǎn)C2的電位上拉為H，N型晶體管27a截止。晶體管對4中的晶體管26a導(dǎo)通，從而欲將節(jié)點(diǎn)C4的電位上拉為H，N型晶體管27b截止。
在時(shí)刻3，節(jié)點(diǎn)C1和C3的電位保持它們被驅(qū)動(dòng)時(shí)的值，兩端的節(jié)點(diǎn)、即節(jié)點(diǎn)C2和C4的電位從L翻轉(zhuǎn)為H。由此，在時(shí)刻4，晶體管對1的P型晶體管21a截止，N型晶體管22a導(dǎo)通從而欲將節(jié)點(diǎn)C1下拉至電位L。另外，晶體管對3中的P型晶體管21b截止，N型晶體管22b導(dǎo)通，從而欲將節(jié)點(diǎn)C3的電位下拉至L。由此，動(dòng)作穩(wěn)定，向圖5中的“保持0”時(shí)的狀態(tài)的轉(zhuǎn)移結(jié)束。
即，在第二、第三實(shí)施例中，當(dāng)寫入數(shù)據(jù)時(shí)通過向兩個(gè)節(jié)點(diǎn)提供兩個(gè)輸入(相同值)，能夠可靠地進(jìn)行數(shù)據(jù)的寫入。
圖10是半導(dǎo)體存儲(chǔ)裝置的第四實(shí)施例的電路圖。在該實(shí)施例中，圖8的第三實(shí)施例中的用于寫入數(shù)據(jù)的兩個(gè)傳輸門被替換為時(shí)鐘控制式反相器，在柵極被提供時(shí)鐘信號(hào)CK的P型晶體管、以及在柵極被提供時(shí)鐘的翻轉(zhuǎn)信號(hào)CKX的N型晶體管連接在四對晶體管對中的兩對晶體管對上。
即，在圖10中，圖8中的傳輸門30a、30b被分別替換為由晶體管50a、51a、52a構(gòu)成的時(shí)鐘控制式反相器、和由晶體管50b、51b、52b構(gòu)成的時(shí)鐘控制式反相器，并且晶體管41a和42a與晶體管對2連接，晶體管41b和42b與晶體管對4連接。
在圖10中，例如向構(gòu)成輸入側(cè)的時(shí)鐘控制式反相器的N型晶體管50a的柵極提供時(shí)鐘信號(hào)CK，向P型晶體管51a的柵極提供時(shí)鐘的翻轉(zhuǎn)信號(hào)CKX。與此相對，例如向與晶體管對2串聯(lián)連接的N型晶體管42a的柵極提供時(shí)鐘的翻轉(zhuǎn)信號(hào)CKX，向P型晶體管41a的柵極提供時(shí)鐘信號(hào)CK。
由此，當(dāng)輸入側(cè)的時(shí)鐘控制式反相器動(dòng)作從而向節(jié)點(diǎn)C1和C3提供寫入數(shù)據(jù)時(shí)，與相鄰節(jié)點(diǎn)C2和C4連接的晶體管對變?yōu)椴粍?dòng)作的狀態(tài)。例如，當(dāng)如通過圖9所說明的那樣進(jìn)行數(shù)據(jù)寫入時(shí)，雖然存在來自相鄰節(jié)點(diǎn)的晶體管的影響，但在圖10的第四實(shí)施例中，通過切斷該影響，可加快動(dòng)作速度。
工業(yè)實(shí)用性本發(fā)明可以應(yīng)用于半導(dǎo)體存儲(chǔ)裝置、例如存儲(chǔ)器單元或鎖存器等的制造業(yè)、以及使用將這種半導(dǎo)體存儲(chǔ)裝置用作元件的各種裝置的所有產(chǎn)業(yè)中。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，構(gòu)成反相器的P型和N型晶體管分別被二倍化，所述被二倍化的P型晶體管和N型晶體管各有一個(gè)配置在不同的勢阱上。
2.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，包括四對連接N型晶體管與P型晶體管而成的晶體管對；以及節(jié)點(diǎn)-柵極間連接單元，將所述各個(gè)晶體管對中的N型晶體管與P型晶體管之間的連接節(jié)點(diǎn)和各個(gè)N型、P型晶體管的柵極在防止因軟錯(cuò)誤引起的某個(gè)節(jié)點(diǎn)的電位翻轉(zhuǎn)向其他節(jié)點(diǎn)傳播的方向上連接。
3.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述四對晶體管對形成在前后方向上共為四級(jí)的環(huán)結(jié)構(gòu)，當(dāng)從一個(gè)晶體管對觀看時(shí)位于兩級(jí)后級(jí)、即兩級(jí)前級(jí)的晶體管對和所述一個(gè)晶體管對是被二倍化的晶體管對。
4.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述節(jié)點(diǎn)-柵極間連接單元將所述連接節(jié)點(diǎn)連接在所述晶體管對中從自己晶體管對觀看時(shí)位于后級(jí)的晶體管對的P型晶體管的柵極、以及位于前級(jí)的晶體管對的N型晶體管的柵極上。
5.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述被二倍化的晶體管對中的P型晶體管和N型晶體管各有一個(gè)配置在不同的勢阱上。
6.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，在所述四對晶體管對的每對中的所述連接節(jié)點(diǎn)上分別連接用于接收輸入信號(hào)或用于輸出輸出信號(hào)的晶體管。
7.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，在所述四級(jí)的晶體管對中，向所述被二倍化的一組晶體管對中的所述連接節(jié)點(diǎn)的兩個(gè)連接節(jié)點(diǎn)提供輸入數(shù)據(jù)，從二倍化的其他組晶體管對中的所述連接節(jié)點(diǎn)輸出輸出數(shù)據(jù)。
8.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，在被提供所述輸入數(shù)據(jù)的兩個(gè)連接節(jié)點(diǎn)上分別具有接收輸入數(shù)據(jù)的傳輸門，在輸出所述輸出數(shù)據(jù)的連接節(jié)點(diǎn)與外部之間具有反相器。
9.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，在被提供所述輸入數(shù)據(jù)的兩個(gè)連接節(jié)點(diǎn)上分別連接接收輸入數(shù)據(jù)的傳輸門，在輸出所述輸出數(shù)據(jù)的連接節(jié)點(diǎn)上連接反相器，在所述被二倍化的其他組晶體管對的每對上連接在柵極被提供時(shí)鐘信號(hào)的晶體管和在柵極被提供時(shí)鐘的翻轉(zhuǎn)信號(hào)的晶體管。
10.如權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，使接收所述輸入數(shù)據(jù)的時(shí)鐘控制式反相器動(dòng)作的時(shí)鐘信號(hào)的值和使與所述被二倍化的其他組晶體管對連接的兩個(gè)晶體管導(dǎo)通的時(shí)鐘信號(hào)的值相反。
全文摘要
本發(fā)明涉及存儲(chǔ)器單元、鎖存器等半導(dǎo)體存儲(chǔ)裝置，其目的在于提供對軟錯(cuò)誤具有高免疫性的存儲(chǔ)器單元等。在本發(fā)明中，構(gòu)成反相器的P型和N型晶體管被二倍化，被二倍化的P型晶體管和N型晶體管各有一個(gè)配置在不同的勢阱上。另外，在本發(fā)明中，包括四對連接P型晶體管與N型晶體管而成的晶體管對；以及節(jié)點(diǎn)－柵極間連接配線，將各個(gè)晶體管對中的P型晶體管和N型晶體管之間的連接節(jié)點(diǎn)和各個(gè)P型、N型晶體管的柵極在防止因軟錯(cuò)誤引起的某個(gè)節(jié)點(diǎn)的電位翻轉(zhuǎn)向其他節(jié)點(diǎn)傳播的方向上連接。
文檔編號(hào)H01L21/70GK1993827SQ20048004367
公開日2007年7月4日 申請日期2004年8月10日 優(yōu)先權(quán)日2004年8月10日
發(fā)明者鶴田智也, 清水宏 申請人:富士通株式會(huì)社