專利名稱：功率半導(dǎo)體器件及制造方法
技術(shù)領(lǐng)域：
總體來說，本發(fā)明涉及半導(dǎo)體器件，具體來說，涉及關(guān)于改進(jìn) 的功率半導(dǎo)體器件(例如，晶體管和二極管)及其制造方法，包括 封裝和結(jié)合有功率半導(dǎo)體器件的電路的各種實(shí)施例。
背景技術(shù)：
功率半導(dǎo)體器件中的關(guān)4建部^f牛是固態(tài)開關(guān)(solid state switch )。 從自動(dòng)應(yīng)用中對(duì)電池操作的消費(fèi)電子器件的點(diǎn)火控制，到工業(yè)應(yīng)用 中的功率轉(zhuǎn)換，都需要最滿足特定應(yīng)用需要的功率開關(guān)。持續(xù)發(fā)展 包括諸如功率金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(功率MOSFET)、 絕緣柵型雙極性晶體管(IGBT )和各種類型的閘流管的固態(tài)電子開 關(guān)來滿足這種需要。例如，在功率MOSFET的情況下，在許多其 他技術(shù)中，已經(jīng)開發(fā)了具有橫向溝道(lateral channel)的雙擴(kuò)散結(jié) 構(gòu)(DMOS)(例如，Blanchard等人的美國(guó)專利第4,682,405號(hào))、 溝槽斥冊(cè)(trenched gate )結(jié)構(gòu)(例如，Mo等人的美國(guó)專利第6,429,481 號(hào))、以及用于晶體管漂移區(qū)中電荷平^f軒的各種4支術(shù)(例如，Temple 的美國(guó)專利第4，941，026號(hào)、Chen的第5,216,275號(hào)、以及Neilson 的第6,081,009號(hào))，以滿足不同且經(jīng)常為竟?fàn)幮阅艿男枨蟆?br> 用于定義功率開關(guān)的某些性能特性是其導(dǎo)通電阻、擊穿電壓和 開關(guān)速度。根據(jù)特殊應(yīng)用的要求，不同的側(cè)重點(diǎn)放在這些性能標(biāo)準(zhǔn) 的每個(gè)上。例如，對(duì)于大于大約300-400伏特的功率應(yīng)用來i兌，IGBT 與功率MOSFET相比顯示出固有較低的導(dǎo)通電阻，但是由于其較 慢的斷開特性使其開關(guān)速度較低。因此，對(duì)于具有要求低導(dǎo)通電阻 的孑氐開關(guān)頻率的大于400伏特的應(yīng)用來"i兌，IGBT是優(yōu)選的開關(guān)， 而功率MOSFET經(jīng)常是用于相對(duì)較高的頻率應(yīng)用所選擇的器件。 如果給定應(yīng)用的頻率要求指定所使用的開關(guān)類型，那么電壓要求確 定具體開關(guān)的組成結(jié)構(gòu)。例如，在功率MOSFET的情況下，因?yàn)?br> 漏極-源極的導(dǎo)通電阻Ros。n和擊穿電壓之間的比例關(guān)系，使得造成 了在改進(jìn)晶體管電壓性能的同時(shí)保持低RDS。n的困難。已經(jīng)開發(fā)了 在晶體管漂移區(qū)中的各種電荷平衡結(jié)構(gòu)來解決這個(gè)困難，并且獲得 不同程度的成功。
器件性能參數(shù)也會(huì)受到制造工藝和管芯(die)封裝的影響。已 經(jīng)做出各種努力以通過發(fā)展各種改進(jìn)的工藝和封裝技術(shù)來解決這 些問題中的某些問題。
無論是在超便攜消費(fèi)電子器件中還是在通信系統(tǒng)中的路由器 和集線器中，功率開關(guān)的各種應(yīng)用隨著電子工業(yè)的擴(kuò)張而持續(xù)增 長(zhǎng)。因此，功率開關(guān)是具有高發(fā)展?jié)摿Φ陌雽?dǎo)體器件。

發(fā)明內(nèi)容
本發(fā)明提供了用于各種功率電子應(yīng)用的功率器件及其制造方 法、封裝、以及結(jié)合有功率器件的電路的各種實(shí)施例。概括地，本 發(fā)明的一個(gè)方面將許多電荷平衡技術(shù)和其他用于減小寄生電容的 技術(shù)進(jìn)行結(jié)合，以實(shí)現(xiàn)具有改進(jìn)的電壓性能、較高開關(guān)速度、以及 較低導(dǎo)通電阻的功率器件的各種實(shí)施例。本發(fā)明的另 一方面提供了 用于4氐、中和高壓器件的改進(jìn)鄉(xiāng)冬端結(jié)構(gòu)(termination structure )。才艮 據(jù)本發(fā)明的其他方面，提供了功率器件制造的改進(jìn)方法。通過本發(fā) 明的各種實(shí)施例提供了對(duì)具體處理步驟的改進(jìn)，例如，溝槽的形成、 溝才曹內(nèi)介電層的形成、臺(tái)面結(jié)構(gòu)(mesa structure )的形成、用于減 小基板厚度的工藝。根據(jù)本發(fā)明的另一方面，電荷平衡的功率器件 將諸如二極管的溫度和電流感應(yīng)元件結(jié)合在相同的管芯上。本發(fā)明 的其他方面改進(jìn)了功率器件的等效串4關(guān)電阻(ESR)、或棚4及電阻， 在與功率器件相同的芯片上結(jié)合附加電路，以及提供了對(duì)電荷平衡
功率器件的封裝的改進(jìn)。
下面^)奪結(jié)合附圖，洋細(xì)描述本發(fā)明的這些和其j也方面。


圖1示出示例性n型溝槽(trench)功率MOSFET的一部分的 截面圖2A示出乂又溝沖曹功率MOSFET的示例性實(shí)施例；
圖2B示出具有源極屏蔽溝槽結(jié)構(gòu)的平面柵極(planar gate) MOSFET的示例性實(shí)施例；
圖3B示出結(jié)合圖2A的雙溝槽結(jié)構(gòu)和圖3A的屏蔽柵極結(jié)構(gòu)的 屏蔽4冊(cè)才及溝才曹功率MOSFET的可選實(shí)施例；
圖4A是雙柵極溝槽功率MOSFET的示例性實(shí)施例的簡(jiǎn)化部分
圖4B示出結(jié)合平面乂又4冊(cè)才及結(jié)構(gòu)和用于垂直電祠H空制的溝槽電 才及的示例'[生功率MOSFET;
圖4C示出在相同的溝槽內(nèi)將雙柵極和屏蔽柵極4支術(shù)結(jié)合的功 率MOSFET的示例't"生實(shí)施例；
圖4D和圖4E是具有深體結(jié)構(gòu)(deep body structure)的功率 MOSFET的可選實(shí)施例的截面圖4F和圖4G示出溝沖曹深體結(jié)構(gòu)對(duì)功率MOSFET內(nèi)4妄近4冊(cè)電 極的電位線分布的影響；圖5A、圖5B和圖5C是示出具有各種垂直電荷平衡結(jié)構(gòu)的示 例'l"生功率MOSFET的部分的截面圖6示出結(jié)合示例性垂直電荷控制結(jié)構(gòu)和屏蔽柵極結(jié)構(gòu)的功率 MOSFET的簡(jiǎn)化截面圖7示出結(jié)合示例性垂直電荷控制結(jié)構(gòu)和雙4冊(cè)極結(jié)構(gòu)的另 一個(gè) 功率MOSFET的簡(jiǎn)4匕截面圖8示出具有垂直電荷控制結(jié)構(gòu)和集成肖特基二極管的屏蔽柵 才及功率MOSFET的一個(gè)實(shí)例；
圖9A、圖9B和圖9C示出具有集成肖特基二4及管的功率 MOSFET的各種示例'I"生實(shí)施例；
圖9D、圖9E和圖9F示出用于在功率MOSFET的有源單元陣 列(active cell array )內(nèi)散置肖特基二極管單元的示例性布局變化；
圖IO示出具有掩埋二極管(buried diode，又稱嵌入二極管) 電荷平4釺結(jié)構(gòu)的示例性溝沖曹式功率MOSFET的簡(jiǎn)4匕截面圖11和圖12示出分別將屏蔽柵極和雙柵極結(jié)構(gòu)與掩埋二極管 電^f平4軒結(jié)合的功率MOSFET的示例性實(shí)施例；
圖13是結(jié)合掩埋二極管電荷平衡技術(shù)和集成肖特基二極管的 示例'l"生平面功率MOSFET的簡(jiǎn)4匕截面圖14示出具有與電流平行設(shè)置的交替導(dǎo)電區(qū)的示例性累積模 式(accumulation-mode)功率晶體管的簡(jiǎn)4匕實(shí)施例；
圖15是具有用于電荷擴(kuò)展的溝槽電極的另一個(gè)累積模式器件 的簡(jiǎn)化圖16是示例性雙溝槽累積模式器件的簡(jiǎn)化圖17和圖18示出具有相反4及性的外部襯套(exterior liner)的 填充介電材料的溝槽的示例性累積模式器件的其他簡(jiǎn)化實(shí)施例；
圖19是使用一個(gè)或多個(gè)掩埋二極管的累積模式器件的另一個(gè) 簡(jiǎn)化實(shí)施例；
圖20是沿著硅的表面包括重?fù)诫s相反極性區(qū)的示例性累積模 式晶體管的簡(jiǎn)化等視軸圖21示出在電壓維持層內(nèi)具有交替相反極性區(qū)的超級(jí)結(jié) (super-junction，又稱超級(jí)結(jié))功率MOSFET的簡(jiǎn)化實(shí)例；
圖22示出在電壓維持層內(nèi)的垂直方向具有不統(tǒng)一分隔的相反 才及性島的超級(jí)結(jié)功率MOSFET的示例性實(shí)施例；
圖23和圖24分別示出具有雙柵極和屏蔽柵極結(jié)構(gòu)的超級(jí)結(jié)功 率MOSFET的示例4生實(shí)施例；
圖25A示出溝槽晶體管的有源和終端溝槽布局的頂視圖25B至25F示出溝槽終端結(jié)構(gòu)的可選實(shí)施例的簡(jiǎn)化布局圖26A至26C是示例性溝槽終端結(jié)構(gòu)的截面圖27示出具有大曲率半徑的終端溝槽的示例性器件；
圖28A至28D是具有硅柱(silicon pillar)電荷平衡結(jié)構(gòu)的終 端區(qū)的截面圖29A至29C是使用超級(jí)結(jié)技術(shù)的超高壓器件的示例性實(shí)施 例的截面圖30A示出溝槽器件的邊*彖4妄觸(edge contacting )的實(shí)例；
圖30B至30F示出在形成溝槽器件的邊^(qū)彖4妻觸結(jié)構(gòu)的示例性工 藝步驟；
圖31A是多個(gè)掩埋多晶硅層(poly layer )的有源區(qū)接觸(active area contact)結(jié)構(gòu)的實(shí)例；
圖31B至31M示出用于形成溝槽的有源區(qū)屏蔽4妄觸結(jié)構(gòu)的示 例性工藝流程；
圖31N是有源區(qū)屏蔽接觸結(jié)構(gòu)的可選實(shí)施例的截面圖32A和圖32B是具有有源區(qū)屏蔽接觸結(jié)構(gòu)的示例性溝槽器 件的布局圖32C至32D是用于使得接觸到具有中斷溝槽結(jié)構(gòu)的溝槽器 件中的溝槽周邊的兩個(gè)實(shí)施例的簡(jiǎn)化布局圖33A是用于接觸有源區(qū)內(nèi)的溝槽式屏蔽多晶硅層的可選實(shí) 施例；
圖33B至33M示出用于4妾觸圖33A中所示類型的有源區(qū)屏蔽 結(jié)構(gòu)的工藝流禾呈的實(shí)例；
圖34示出具有隔離層(spacer)或緩沖(勢(shì)壘)層以減小外延 漂移區(qū)(epi drift region )厚度的外延層；
圖35示出具有勢(shì)壘層的器件的可選實(shí)施例；
圖36示出為了最小化外延層厚度在深體-夕卜延結(jié)處所使用的勢(shì) 壘層；
圖37是使用擴(kuò)散勢(shì)壘層的晶體管的阱-漂移區(qū)結(jié)的簡(jiǎn)化實(shí)例；
圖38A至38D示出具有掩埋電極的自對(duì)準(zhǔn)外延-阱溝槽器件的 實(shí)例的簡(jiǎn)化工藝；
圖39A至39B示出角度阱注入的示例性工藝流禾呈；
圖40A至40E示出自只于準(zhǔn)外延阱工藝的實(shí)例；
圖40R至40U示出減小基板厚度的方法；
圖41示出4吏用化學(xué)工藝作為最后的減薄(thinning)步驟的工 藝流程的實(shí)例；
圖42A至42F示出改進(jìn)的蝕刻工藝的實(shí)例；
圖43A和圖43B示出消除鳥嘴問題的溝槽蝕刻工藝的實(shí)施例；
圖44A和圖44B示出可選的蝕刻處理；
圖45A至45C示出形成改進(jìn)的多晶硅層間(inter-poly )介電層 的工藝；
圖46A、 46B和46C示出形成IPD層的可選方法；
圖47A和圖47B是形成高質(zhì)量的多晶石圭層間介電層的另一種 方法的截面圖； 圖48和圖49A至49D示出用于形成改進(jìn)的IPD層的其他實(shí)施
例；
圖50A示出用于IPD平面4匕的各向異性等離子蝕刻工藝；
圖50B示出使用化學(xué)機(jī)械工藝的可選IPD平面化方法；
圖51是用于控制氧化速度的示例性方法的流程圖52示出用于使用低壓化學(xué)汽相淀積處理在溝槽底部形成厚 氧化層的改進(jìn)方法；
圖53是用于《吏用定向正石圭酸乙酉旨(Tetraethoxyorthsilicate )工 藝在溝槽底部形成厚氧化層的示例性流程圖54和圖55示出用于形成厚底部氧化層的另一個(gè)實(shí)施例；
圖56至59示出用于在溝槽底部形成厚介電層的另 一工藝；
圖60是具有電流感應(yīng)器件的MOSFET的簡(jiǎn)化圖61A是具有平面棚4及結(jié)構(gòu)和獨(dú)立電濟(jì)u感應(yīng)結(jié)構(gòu)的電荷平衡— MOSFET的實(shí)例；
圖61B示出將電流感應(yīng)器件和溝槽MOSFET集成的實(shí)例；
圖62A至62C示出具有串聯(lián)溫度感應(yīng)二極管的MOSFET的可 選實(shí)施例；
圖63A和圖63B示出具有ESD保護(hù)的MOSFET的可選實(shí)施例； 圖64A至64D示出ESD保護(hù)電路的實(shí)例；
工藝； 、 、'_》<
圖66A和圖66B示出減小ESR的布局4支術(shù)； 圖67示出使用功率開關(guān)的DC-DC轉(zhuǎn)換器電^^; 圖68示出另一個(gè)使用功率開關(guān)的DC-DC轉(zhuǎn)換器電路； 圖69示出雙4冊(cè)極MOSFET的示例性驅(qū)動(dòng)電路； 圖70A示出具有分離的驅(qū)動(dòng)?xùn)烹奮l的可選實(shí)施例； 圖70B示出說明圖70A的電路操作的時(shí)序圖； 圖71是模制封裝的簡(jiǎn)化截面圖；以及 圖72是未模制封裝的簡(jiǎn)化截面圖。
具體實(shí)施例方式
電源開關(guān)可以通過功率MOSFET、 IGBT、各種類型的晶閘管 等中的^f壬^r一種來實(shí)JE見。為了"i兌明的目的，本文出if見的"i午多^N支術(shù) 在功率MOSFET的條件下進(jìn)行描述。然而，應(yīng)該理解，本文所述 的本發(fā)明的各種實(shí)施例不限于MOSFET,而是可以應(yīng)用于許多其他 類型的功率開關(guān)才支術(shù)中，例如包括IGBT、其他類型的雙才及開關(guān)、 各種類型的晶閘管以及二極管。進(jìn)一步，為了說明的目的，示出的 本發(fā)明的各種實(shí)施例包4舌具體的p和n型區(qū)。本領(lǐng)域的^支術(shù)人員應(yīng) 中。" '、、 '、 '
參照?qǐng)D1,示出了示例性n型溝槽功率MOSFET100的部分截 面圖。如本文描述的其他-魄圖，應(yīng)該明白圖中示出的各種元件和部 件的相對(duì)尺寸和大小并不直4妄反映實(shí)際尺寸，4又是用于i兌明的目 的。溝槽MOSFETIOO包括在溝槽102內(nèi)形成的柵電極，其中，溝 槽102從基板的上表面開始穿過p型阱或主體區(qū)(body region ) 104 延伸，終止在n型漂移或外延區(qū)106中。沿著溝槽102設(shè)置薄介電 層108,且溝槽102基本由導(dǎo)電材料110 (例如，摻雜多晶硅)填 充。在鄰近于溝槽102的主體區(qū)104內(nèi)形成n型源才及區(qū)112。在連 接到重?fù)诫sn+基4反區(qū)114的基板后側(cè)形成MOSFET 100的漏極端 子。在由諸如硅制成的普通基板上多次重復(fù)圖1所示的結(jié)構(gòu)，以形 成晶體管陣列。該陣列可以配置成本領(lǐng)域所熟知的各種網(wǎng)狀
(cellular)或條紋結(jié)構(gòu)。當(dāng)晶體管導(dǎo)通時(shí)，沿著柵極溝槽102側(cè)壁 在源才及區(qū)112和漂移區(qū)106之間形成導(dǎo)電溝道。
由于其垂直棚-4及結(jié)構(gòu)，當(dāng)與平面柵極器件相比時(shí)，MOSFET 100 能夠?qū)崿F(xiàn)高的封裝密度，而且較高的封裝密度能實(shí)現(xiàn)相對(duì)較低的導(dǎo) 通電阻。為了改進(jìn)這種晶體管的擊穿電壓性能，在p-阱104內(nèi)形成 p+重?fù)诫s主體區(qū)118，使得在p+重?fù)诫s的主體區(qū)118和p-阱104之 間的界面處形成突變結(jié)。通過相對(duì)于溝槽深度和阱的深度控制p+ 重?fù)诫s主體區(qū)118的深度，使得當(dāng)對(duì)晶體管施加電壓時(shí)產(chǎn)生的電場(chǎng) 從溝槽中消失。這樣就增加了晶體管的雪崩電流處理能力。對(duì)這種
改進(jìn)結(jié)構(gòu)的變化和用于形成晶體管的工藝，尤其是突變結(jié)在Mo等 人共有的美國(guó)專利第6,429,481號(hào)中進(jìn)行了詳細(xì)描述，其全部?jī)?nèi)容 結(jié)合于此作為參考。
盡管垂直溝槽MOSFET 100顯示出良好的導(dǎo)通電阻和改善的 耐用性，-f旦是它具有相對(duì)較高的輸入電容。溝槽MOSFET 100的輸 入電容包括兩部分柵極-源極電容Cgs和柵極-漏極電容Cgd。柵極-源才及電容C&由棚-4及導(dǎo)電材并牛110和4妾近溝沖曹頂部的源才及區(qū)112之 間的疊加產(chǎn)生。4冊(cè)極和主體中的反向溝道之間形成的電容同樣能夠
增加cgs，這是因?yàn)樵诘湫偷墓β书_關(guān)應(yīng)用中，晶體管的主體和源 電極短路在一起。柵極-漏極電容cgd由每個(gè)溝槽底部的柵極導(dǎo)電材 料110和連接到漏極的漂移區(qū)106之間的疊加產(chǎn)生。柵才及-漏極電容 Cgd、或密勒電容限制勒晶體管的Vos過渡時(shí)間。因此，較高的Cgs 和Cgd導(dǎo)致了可觀的開關(guān)損耗。這些開關(guān)損耗隨著功率管理應(yīng)用接 近更高的開關(guān)頻率而變得越來越大。
減小柵極-源極電容Cgs的 一種方法是減d、晶體管的溝道長(zhǎng)度。 較短的溝道長(zhǎng)度直接減小Cgs的柵極-溝道分量。較短溝道長(zhǎng)度還正 好與Rds。d成比例，并能夠在具有較少斥冊(cè)極溝槽的情況下獲得相同 的器件電流量。這樣就通過減小柵極-源極和柵極-漏極疊加量同時(shí) 減小了Cgs和Cgd。然而，當(dāng)由于反向偏置的主體-漏才及結(jié)深入到主 體區(qū)并接近源極區(qū)而形成耗盡層時(shí)，較短的溝道長(zhǎng)度使得器件脆弱 而導(dǎo)致穿通(punch through )。減小漂移區(qū)的摻雜濃度，佳:得維持更 寬的耗盡層而具有增加晶體管導(dǎo)通電阻RDS。n的不期望的效應(yīng)。
使用與柵極溝槽橫向分離的附加"屏蔽，，溝槽對(duì)晶體管結(jié)構(gòu)進(jìn) 行改進(jìn)，不但減小了溝道長(zhǎng)度，并且還有效地解決了上述缺點(diǎn)。參 照?qǐng)D2A，示出了雙溝槽MOSFET 200的示例性實(shí)施例。術(shù)語"雙 溝槽"是指具有與相似溝槽的總數(shù)相對(duì)的兩種不同類型的溝槽的晶 體管。除了與圖1的MOSFET 100共同的結(jié)構(gòu)特征外，雙溝槽 MOSFET 200包括夾置在相鄰柵極溝槽202之間的屏蔽溝槽220。 在圖2A示出的示例性實(shí)施例中，屏蔽溝槽220從表面穿過p+區(qū) 218、主體區(qū)204延伸進(jìn)漂移區(qū)206,充分低于柵極溝槽202的深度。 沿著溝槽220設(shè)置有介電材料222，并且將溝槽220基本填充諸如 摻雜多晶硅的導(dǎo)電材料224。金屬層216將溝槽220內(nèi)的導(dǎo)電材料 224電連4妄到n+源才及區(qū)212和重?fù)诫sp+主體區(qū)218。因此，在該實(shí) 施例中，溝槽220可以稱為源極屏蔽溝槽。在Steven Sapp的題為 "Dual Trench Power MOSFET"的共同轉(zhuǎn)讓的美國(guó)專利申i青第
10/209， 110號(hào)中詳細(xì)描述了這種類型的雙溝槽MOSFET的實(shí)例、制 造工藝以及其電i 各應(yīng)用，其全部?jī)?nèi)容結(jié)合于此作為參考。
較深的源極屏蔽溝槽220的影響是使得由于反向偏置的主體-漏才及結(jié)形成的肆毛盡層更加深入到漂移區(qū)206中。因此，較寬的4€盡 區(qū)可以4吏得不增加電場(chǎng)。這就允i午更加重?fù)诫s漂移區(qū)，而又不會(huì)降 低擊穿電壓。更加重?fù)诫s的漂移區(qū)減小了晶體管的導(dǎo)通電阻。此外， 在主體-漏極結(jié)附近減小的電場(chǎng)使得溝道長(zhǎng)度充分減小，進(jìn)一步減小 晶體管的導(dǎo)通電阻，并充分減小斥冊(cè)極-源極電容Cgs。此外，與圖1 中的MOSFET相比，雙溝槽MOSFET使得能夠在具有更少的柵極 溝槽情況下獲得相同的晶體管電流量。這樣顯著地減小了柵極-源極 和柵極-漏極疊加電容。注意到，在圖2A中所示的示例性實(shí)施例中， 柵極溝槽導(dǎo)電層210掩埋在消除層間介電圓頂(dome)需要的溝槽 中，其中，層間介電圓頂在圖1所示MOSFET 100中的溝槽102的 上面。同樣，這里作為說明的源極屏蔽溝槽的使用不限于溝槽柵 MOSFET，當(dāng)源極屏蔽溝槽使用在在基板的上表面上水平形成柵極 的平面MOSFET中時(shí)可以獲得相同的優(yōu)點(diǎn)。在圖2B中示出具有源 極屏蔽溝槽結(jié)構(gòu)的平面柵極MOSFET的示例性實(shí)施例。
為了進(jìn)一步減小輸入電容，可以進(jìn)行附加結(jié)構(gòu)改進(jìn)，重點(diǎn)在于 減小柵極-漏極電容Cgd。如上所述，柵極-漏極電容Cgd是通過柵極 和溝槽底部的漏極區(qū)之間疊加而產(chǎn)生的。減小該電容的一種方法是 增加溝槽底部的柵極介電層的厚度。重新參照?qǐng)D2A，示出與沿著 柵極溝槽側(cè)壁的介電層相比，柵極溝槽202在與漂移區(qū)206 (晶體 管漏極端子)存在疊加的溝槽底部具有較厚的介電層226。這樣減 小了柵極-漏極電容Cgd，卻沒有降低晶體管的正向傳導(dǎo)?？梢砸栽S 多方法實(shí)現(xiàn)在棚4及溝槽底部生成更厚的介電層。Hurst等人的共有 美國(guó)專利第6,437,386號(hào)中描述了用于生成更厚的介電層的一個(gè)示 例性工藝，其全部?jī)?nèi)容結(jié)合于此作為參考。后面結(jié)合附圖56到59 進(jìn)一步描述用于在溝槽底部形成厚介電層的其他工藝。減小4冊(cè)才及-
漏極電容的另 一種方法為在從溝槽基底上的介電襯套向上延伸的
溝槽內(nèi)中心設(shè)置的第二介電核心(core)。在一個(gè)實(shí)施例中，第二介 電核心可以從各個(gè)方向向上延伸，以4矣觸溝槽導(dǎo)電材料210上面的 介電層。這個(gè)實(shí)施例的實(shí)例和其更改在Shenoy的共有美國(guó)專利第 6,573,560號(hào)中進(jìn)行了詳細(xì)描述。
用于減小柵極-漏極電容Cgd的另 一種技術(shù)涉及使用 一個(gè)或多個(gè) 偏置電極來屏蔽柵極。根據(jù)這個(gè)實(shí)施例，在柵極溝槽內(nèi)和在形成柵 電極的導(dǎo)電材料的下面，形成一個(gè)或多個(gè)電極來將柵極與漂移區(qū)屏 蔽開來，從而充分減小了柵極-漏極疊加電容。參照?qǐng)D3A，示出了 屏蔽柵極溝槽MOSFET 300A的示例性實(shí)施例的一部分。在這個(gè)實(shí) 例中，MOSFET 300A中的溝槽302包4舌4冊(cè)電才及310和在4冊(cè)電才及310 下面的兩個(gè)附力o電才及311a和311b。電才及311a和311b屏蔽4冊(cè)電招_ 310, ^吏其不與漂移區(qū)306具有任何實(shí)質(zhì)性的疊加，從而幾乎消除 了柵極-漏極疊加電容。屏蔽電極311a和311b可以在最佳電位獨(dú)立 偏置。在一個(gè)實(shí)施例中，屏蔽電極311a和311b的一個(gè)可以與源極 端子一樣在相同電位處偏置。與雙溝槽結(jié)構(gòu)類似，屏蔽電4及的偏置 同樣能夠有助于加寬在主體-漏極結(jié)處形成的耗盡區(qū)，進(jìn)一步減小了 Cgd。應(yīng)該明白，可以才艮才居開關(guān)應(yīng)用，尤其是應(yīng)用的電壓要求來改變 屏蔽電極311的數(shù)目。類似地，在給定溝槽中的屏蔽電極的大小也 可以改變。例如，屏蔽電才及311a可以大于屏蔽電才及311b。在一個(gè) 實(shí)施例中，最小的屏蔽電極最接近溝槽底部，剩余的屏蔽電極隨著 逐漸接近柵電極而逐漸增大。溝槽內(nèi)獨(dú)立偏置的電極還可以用于垂 直電荷控制，以改善4交小的正向電壓損失和壽交高的阻斷(blocking) 能力。將在后面結(jié)合高壓器件進(jìn)一步描述的晶體管結(jié)構(gòu)的這個(gè)方面 還在Kocon的題為 "Semiconductor Structure with Improved Smaller Forward Loss and Higher Blocking Capability"的共同4爭(zhēng)i上的美國(guó)專 利申"i貪第09/981,583號(hào)中進(jìn)4亍了詳細(xì)描述，其全部?jī)?nèi)容結(jié)合于此作 為參考。
圖3B示出將圖2A中的雙溝槽結(jié)構(gòu)和圖3A的屏蔽柵極結(jié)構(gòu)結(jié) 合的屏蔽斥冊(cè)極溝槽MOSFET 300B的可選實(shí)施例。在圖3B所示的 示例性實(shí)施例中，與MOSFET 300A的溝槽302類似，柵才及溝槽301 包4舌屏蔽電才及311上面的4冊(cè)電才及310。然而，為了垂直電荷控制的
如圖2A所示，當(dāng)電荷控制溝槽301可以在溝槽頂部具有連4妄源招^ 金屬的導(dǎo)電材料(例如，多晶硅)單層時(shí)，圖3B中的實(shí)施例使用 多個(gè)堆疊的可以獨(dú)立偏置的多晶石圭電才及313。在溝槽中堆疊的電招_ 313的數(shù)目可以根據(jù)應(yīng)用需要來改變，也可以為圖3B中所示的電 才及313的大小。電才及可以獨(dú)立偏置或電連4妻到一起。器件內(nèi)的電荷 控制溝槽的數(shù)目同樣取決于該應(yīng)用。
用于改進(jìn)功率MOSFET開關(guān)速度的又一技術(shù)通過使用雙柵極 結(jié)構(gòu)來減小柵極-漏極電容Cgd。根據(jù)該實(shí)施例，溝槽內(nèi)的柵極結(jié)構(gòu) 分成兩部分第一部分用于執(zhí)行4妄收開關(guān)信號(hào)的傳統(tǒng)柵才及功能，第 二部分將第一柵極部分與漂移(漏極)區(qū)屏蔽開來，并能夠獨(dú)立偏 置。這樣就顯著地減小了 MOSFET的柵極-漏極電容。圖4A是雙 柵極溝槽MOSFET 400A的示例性實(shí)施例的簡(jiǎn)化部分圖。如圖4A 所示，MOSFET 400A的柵極具有兩個(gè)部分Gl和G2。不同于圖3A 的MOSFET 300A中的屏蔽電極(311a和311b )，形成MOSFET 400A 中G2的導(dǎo)電材料具有與溝道疊加的區(qū)401，因此用作柵極端子。 然而，這個(gè)次棚-;f及端子G2獨(dú)立于主柵4及端子Gl偏置，并且不才妄 收驅(qū)動(dòng)開關(guān)晶體管的相同信號(hào)。相反地，在一個(gè)實(shí)施例例中，G2 在僅大于MOSFET閾電壓的恒定電位上偏置，以反轉(zhuǎn)疊加區(qū)401 中的溝道。這樣將確保當(dāng)從次柵極G2轉(zhuǎn)換到主柵極G1時(shí)形成連 續(xù)溝道。此外，因?yàn)镚2處的電位高于源才及電位，所以減小了Cgd， 并且從漂移區(qū)到次柵極G2的電荷轉(zhuǎn)移也有助于減小Cgd。在另一個(gè) 實(shí)施例中，代替恒定電位，次柵極G2可以僅在開關(guān)動(dòng)作之前，偏 置到高于閾電壓的電位。在其他實(shí)施例中，G2處的電位可以進(jìn)4亍
改變并進(jìn)行最優(yōu)調(diào)節(jié)，以將柵極-漏極電容cgd的任何邊緣部分最小 化。雙4冊(cè)極結(jié)構(gòu)可以4吏用在具有平面4冊(cè)極結(jié)構(gòu)的MOSFET以及包 括IGBT等的其他類型的溝槽柵功率器件中。對(duì)雙柵極溝槽MOS 沖冊(cè)極器件的改變和用于制造這樣器件的工藝在Kocon等人的題為 "Improved MOS Gating Method for Reduced Miller Capacitance and Switching Losses"的共同轉(zhuǎn)讓的美國(guó)專利申請(qǐng)第10/640,742號(hào)中進(jìn) 行了詳細(xì)描述，其全部?jī)?nèi)容結(jié)合于此作為參考。
在圖4B中示出了改進(jìn)的功率MOSFET的另一個(gè)實(shí)施例，其中， 示例性MOSFET 400B結(jié)合了平面柵-才及結(jié)構(gòu)和用于垂直電荷控制的 屏蔽電極。主柵極端子Gl和次柵極端子G2以與圖4A的溝槽雙柵 極結(jié)構(gòu)類似的方式作用，深溝槽420在漂移區(qū)設(shè)置電極，以擴(kuò)展電 荷并增加器件的擊穿電壓。在示出的實(shí)施例中，屏蔽或次柵-才及G2 與主柵極Gl的上部相疊加，并在p阱404和漂移區(qū)406之上延伸。 在可選實(shí)施例中，主柵極Gl在屏蔽/次柵極G2之上延伸。
可以結(jié)合至此描述的各種4支術(shù)，例如柵4及屏蔽和用于垂直電荷 控制的溝槽電極，以獲得對(duì)于給定應(yīng)用性能特性最優(yōu)化的功率器件 (包括橫向和垂直MOSFET、 IGBT、 二極管等)。例如，圖4A中 所示的溝槽雙棚4及結(jié)構(gòu)能夠方<更地與圖3B或4B中所示類型的垂直 電荷控制溝槽結(jié)構(gòu)相結(jié)合。這樣的器件包4舌具有如圖4A所示的雙 柵極結(jié)構(gòu)的有源溝槽，以及基本由導(dǎo)電材料單層(如圖4B中的溝 槽)或多個(gè)堆疊的導(dǎo)電電極(如圖3B中的溝槽301)填充的4交深 的電荷控制溝槽。對(duì)于漏極端子與源極端子 一樣位于基板的相同表 面上的橫向器件(即，電流橫向流動(dòng))，代替在垂直溝槽中堆疊， 電荷控制電極橫向設(shè)置形成場(chǎng)板(field plate )。電荷控制電極的定 向一4殳與漂移區(qū)中電;危;^動(dòng)的方向平4亍。
在一個(gè)實(shí)施例中，在相同的溝槽內(nèi)結(jié)合雙4冊(cè)極和屏蔽沖冊(cè)極技 術(shù)，以增加開關(guān)速度和阻斷電壓。圖4C示出MOSFET400C,其中，
溝槽402C包括在所示單個(gè)溝槽中堆疊的主斥冊(cè)極Gl、次4冊(cè)極G2和 屏蔽層411。溝槽402C能夠做的很深，并可以包括與應(yīng)用要求一 樣多的屏蔽層411。使用用于電荷平衡和屏蔽電極的相同溝槽能夠 實(shí)現(xiàn)更高的密度，因?yàn)樗藘蓚€(gè)溝槽的需要并將它們結(jié)合為一 個(gè)。它還能夠?qū)崿F(xiàn)更多的電流擴(kuò)展，并改進(jìn)器件的導(dǎo)通電阻。
至此所描述的器件使用屏蔽槺極、雙斥冊(cè)極和其他技術(shù)的結(jié)合來 減小寄生電容。然而，由于邊緣效應(yīng)，這些技術(shù)不能夠完全將柵極 -漏極電容Cgd最小化。參照?qǐng)D4D,示出了具有深體設(shè)計(jì)的MOSFET 400D的示例性實(shí)施例的部分截面圖。4艮據(jù)該實(shí)施例，主體(body ) 結(jié)構(gòu)通過溝槽418形成，其中，溝槽418通過在柵極溝槽402之間 形成的臺(tái)面(mesa)中心進(jìn)行蝕刻，并延伸到與柵極溝槽402—樣 深或深于柵極溝槽402的位置。主體溝槽418填充所示的源才及金屬。 源極金屬層可以在金屬擴(kuò)散邊界面(未示出)上包括薄的難熔金屬。 在這個(gè)實(shí)施例中，主體結(jié)構(gòu)還包括基本環(huán)繞主體溝槽418的p+主體 注入結(jié)419。 p+注入結(jié)419使得實(shí)現(xiàn)附加屏蔽，以改變器件內(nèi)尤其 是接近柵電極的電位分布。在圖4E所示的可選實(shí)施例中，例如， 主體溝槽418使用例如選擇外延生長(zhǎng)(SEG)沉積來基本填充外延 材料?？蛇x地，主體溝槽418基本填充摻雜多晶硅。在這兩個(gè)實(shí)施 例的任意一個(gè)中，代替注入p+屏蔽結(jié)419，而是在隨后的溫度處理 中將摻雜物從填充的主體擴(kuò)散到硅，以形成p+屏蔽結(jié)419。在Huang
的共同轉(zhuǎn)讓的美國(guó)專利第6,437,399號(hào)和第6,110,799號(hào)中描述了許 多對(duì)于溝槽主體結(jié)構(gòu)的變化和形成，其全部?jī)?nèi)容結(jié)合于此作為參 考。
在圖4D和4E中所示的實(shí)施例中，控制柵極溝槽402和主體溝 槽418之間的距離L以及兩個(gè)溝槽的相對(duì)深度，以將邊緣柵極-漏 極電容最小化。在使用SEG或填充多晶硅的主體溝槽的實(shí)施例中， 層419的外邊緣和棚-極溝槽壁之間的間隔可以通過改變SEG或主體 溝槽418內(nèi)多晶石圭的碌參雜濃度來調(diào)節(jié)。圖4F和4G示出溝槽深體對(duì)
器件內(nèi)接近柵電極的電位線分布的影響。為了說明的目的，圖4F 和4G 4吏用具有屏蔽棚4及結(jié)構(gòu)的MOSFET。圖4F示出具有溝槽深 體418的反向偏置的屏蔽柵極MOSFET 400F的電位線，圖4G示 出具有淺體結(jié)構(gòu)的反向偏置的屏蔽柵極MOSFET 400G的電位線。 當(dāng)反向偏置時(shí)(例如，阻斷狀態(tài)(blocking off-state)),每個(gè)器件中 的等高線示出器件內(nèi)的電位分布。白線示出阱結(jié)，并且還定義了緊 接于柵電極的溝道的底部。從圖中可以看出，有較低的電位和較低 的電場(chǎng)-i殳置在溝道上以及在圖4F的溝槽深體MOSFET 400F的柵電 極周圍。這個(gè)減小了的電位能夠減小溝道長(zhǎng)度，從而減小器件總的 斥冊(cè)極電荷。例如，柵極溝槽402的深度可以減小到小于例如0.5um， 以及可以做到淺于主體溝槽418，間距L大約為0.5um或更小。在 一個(gè)示例性實(shí)施例中，間距L小于0.3um。這個(gè)實(shí)施例的其他優(yōu)點(diǎn) 是減小了柵極-漏極電荷Qgd和密勒電容Cgd。這些參數(shù)的值越低， 器件能夠轉(zhuǎn)換的速度越快。通過減小出現(xiàn)在緊接于柵電極的電位來 實(shí)現(xiàn)這些改進(jìn)。改進(jìn)的結(jié)構(gòu)具有將被轉(zhuǎn)換的很低的電位，并且柵極
中的感應(yīng)電容性電流很低。這樣又使得柵極開關(guān)的更快。
結(jié)合圖4D和4E描述的溝槽深體結(jié)構(gòu)可以與其他電荷平4軒技術(shù) (例如，屏蔽柵極或雙柵極結(jié)構(gòu))結(jié)合，來進(jìn)一步改善器件的開關(guān) 速度、導(dǎo)通電阻、以及阻斷能力。
電壓的功率電子應(yīng)用的加強(qiáng)開關(guān)元4牛。這里4吏用的〗氐電壓是指例 如，大約30伏-40伏及以下的電壓范圍，可以才艮才居具體應(yīng)用來改 變這個(gè)范圍。要求阻斷電壓的應(yīng)用基本在這個(gè)范圍之上，需要對(duì)功 率晶體管進(jìn)行一些類型的結(jié)構(gòu)修改。 一般來說，為了在阻斷狀態(tài)期 間使器件維持較高的電壓，就要減小功率晶體管漂移區(qū)內(nèi)的摻雜濃
度。然而，輕度摻雜的漂移區(qū)會(huì)導(dǎo)致晶體管導(dǎo)通電阻RDS。n的增加。
較高的電阻率直接增加了開關(guān)的功率損失。隨著進(jìn)一步減小功率器 件封裝密度的半導(dǎo)體制造的新發(fā)展，功率損失就變得更加重要。
已經(jīng)進(jìn)行過嘗試來改進(jìn)器件的導(dǎo)通電阻和功率損失，同時(shí)保持 高阻斷電壓。許多這種嘗試使用各種垂直電荷控制技術(shù)，以在半導(dǎo) 體器件中垂直產(chǎn)生大的平面電場(chǎng)。已經(jīng)提出許多這種類型的器件結(jié)
沖勾，包4舌在Marchant的題為"Field Effect Transistor Having a Lateral Deletion Structure"的共有的美國(guó)專利第6,713,813號(hào)中披露的橫向 耗盡器件，該器件在Kocon的共有美國(guó)專利申請(qǐng)第6,376,878號(hào)中 進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此作為參考。
圖5A示出具有平面柵-才及結(jié)構(gòu)的示例性功率MOSFET 500A的 部分截面圖。MOSFET 500A看起來好^f象具有與圖2B的平面型 MOSFET 200B相似的結(jié)構(gòu)，但是在兩個(gè)重要的方面與那個(gè)器件不 同。代替用導(dǎo)電材料填充溝槽520，這些溝槽填充材料諸如二氧化 硅的介電材料，該器件還包括相鄰于溝槽的外側(cè)壁分離的不連續(xù)浮 置p型區(qū)524。如結(jié)合圖2A的雙溝槽MOSFET所述，源極溝槽202 內(nèi)的導(dǎo)電材料(例如，多晶硅)通過使耗盡區(qū)深入漂移區(qū)來幫助改 善單元擊穿電壓。從這些溝槽中去除導(dǎo)電材料將會(huì)因此導(dǎo)致降低擊 穿電壓，直到使用減小電場(chǎng)的其他方法。浮置區(qū)524用于減小電場(chǎng)。
參照?qǐng)D5A所示的MOSFET 500A，由于當(dāng)增加漏極電壓時(shí)電 場(chǎng)增大，使得浮置p區(qū)524獲得由它們?cè)诳臻g電荷區(qū)域確定的相應(yīng) 的電位。這些p區(qū)524的浮置電位使得電場(chǎng)更加深入到漂移區(qū)中， 導(dǎo)致更多的均勻場(chǎng)遍及溝槽520之間臺(tái)面區(qū)的深度。結(jié)果，增加了 晶體管的擊穿電壓。用絕緣材料替代溝槽中的導(dǎo)電材料的優(yōu)點(diǎn)是空 間電荷區(qū)的更多部分^爭(zhēng)過絕緣體而并非可能是硅的漂移區(qū)。因?yàn)榻^ 緣體的介電常數(shù)低于諸如硅的介電常數(shù)，以及因?yàn)闇喜壑械暮谋M區(qū) 減小，所以器件的輸出能力顯著減小。這樣進(jìn)一步增強(qiáng)了晶體管的 開關(guān)特性。填充介電材料的溝槽520的深度取決于電壓要求；溝槽 越深，阻斷電壓越高。垂直電荷控制技術(shù)的更多優(yōu)點(diǎn)是允許晶體管 單元針對(duì)熱絕緣橫向i殳置，而不需要增加電容。在可選實(shí)施例中， 代替浮置p區(qū)，沿著填充介電材料的溝槽的外側(cè)壁設(shè)置p型層，以
實(shí)現(xiàn)類似的垂直電荷平4軒。在圖5B中示出這個(gè)實(shí)施例的簡(jiǎn)化的部 分截面圖，其中，溝槽520的外側(cè)壁由p型層或襯套526覆蓋。在 圖5B中示例性實(shí)施例中，柵極同樣被溝槽化，進(jìn)一步改進(jìn)了器件 的3爭(zhēng)導(dǎo)。^f吏用這種4支術(shù)的變化的改進(jìn)功率器件的其他實(shí)施例在Sapp 等人的題為"Vertical Change Control Semiconductor Device with Low Output Capacitance,"的共同轉(zhuǎn)讓的美國(guó)專利申"i青第10/200,056號(hào)(代 理案號(hào)18865-0097/17732-55280)中詳細(xì)進(jìn)行了詳細(xì)描述，其全部?jī)?nèi) 容結(jié)合于此作為參考。
如上所述，圖5B的溝槽MOSFET 500B顯示出減小的輸出電 容和改進(jìn)的擊穿電壓。然而，因?yàn)橛性礈喜?4冊(cè)4及溝槽502)位于 填充介電材料的電荷控制溝槽520之間，所以MOSFET 500B的溝 道寬度不能與傳統(tǒng)溝槽MOSFET結(jié)構(gòu)的溝道寬度一樣寬。這樣可 能導(dǎo)致較高的導(dǎo)通電阻Ros。n。參照?qǐng)D5C，示出了具有消除了次電 荷控制溝槽的垂直電荷控制的溝槽MOSFET 500C的可選實(shí)施例。 MOSFET 500C中的溝槽502C包括柵電極510和深入延伸到漂移區(qū) 506的填充介電材沖牛的下部。在一個(gè)實(shí)施例中，溝槽502C延伸到 大約為漂移區(qū)506深度一半的深度。如圖所示，P型襯套526C沿 著每一個(gè)溝槽的下部環(huán)繞在外壁周圍。這種單種溝槽結(jié)構(gòu)消除了次
電荷控制溝槽，用于增加溝道寬度和降低RDS。n。為了減小輸出電容
和柵極-漏極電容，在溝槽外壁由p型襯套526C環(huán)繞的較深的溝槽 502C的下部維持電場(chǎng)的主要部分。在可選實(shí)施例中，沿著溝槽502C 的側(cè)面和底部p型襯套526C被制成多個(gè)不連續(xù)區(qū)。通過結(jié)合單種 溝槽電荷控制和上述屏蔽柵極或雙柵極才支術(shù)能夠?qū)崿F(xiàn)其他實(shí)施例， 以進(jìn)一步減小器件的寄生電容。
參照?qǐng)D6，示出了適合于高壓應(yīng)用還要求較快開關(guān)速度的功率 MOSFET 600的簡(jiǎn)化截面圖。MOSFET 600結(jié)合了改進(jìn)擊穿電壓的 垂直電荷控制技術(shù)和改進(jìn)開關(guān)速度的屏蔽柵極結(jié)構(gòu)。如圖6所示， 屏蔽電才及611位于棚-4及溝槽602內(nèi)的柵-4及導(dǎo)電材津牛610和溝槽底部 之間。電極611將晶體管的柵極與下面的漏極區(qū)(漂移區(qū)606)屏 蔽開來，使得顯著減小了晶體管的柵極-漏極電容，因此增加了其最 大開關(guān)頻率。具有p摻雜襯套626的填充介電材料的溝槽620有助 于垂直產(chǎn)生大的平面電場(chǎng)，以改進(jìn)器件的擊穿電壓。在工作時(shí)，填 充介電材料的溝槽620和p型襯套626的結(jié)合以及屏蔽4冊(cè)極結(jié)構(gòu)減 小了寄生電容，并有助于耗盡n漂移區(qū)，將集中到柵電極邊緣部分 的電場(chǎng)分散。這種類型的器件可以用于RF放大器或高頻開關(guān)應(yīng)用。
圖7示出了適合于較高電壓、較高頻率應(yīng)用的另一個(gè)功率 MOSFET的可選實(shí)施例。在圖7所示的簡(jiǎn)化實(shí)例中，MOSFET700 結(jié)合了改進(jìn)擊穿電壓的垂直電荷控制纟支術(shù)和改進(jìn)開關(guān)速度的雙柵-極結(jié)構(gòu)。與圖6所示的器件類似，通過使用具有p摻雜襯套726的 填充介電材料的溝槽720來實(shí)現(xiàn)垂直電荷控制。通過使用雙柵極結(jié) 構(gòu)實(shí)現(xiàn)寄生電容的減小，由此通過次柵電極G2將主4冊(cè)電極Gl與 漏極(n漂移區(qū)706)屏蔽開來。為了當(dāng)器件導(dǎo)通時(shí)，反轉(zhuǎn)在區(qū)701 中的溝道來確保經(jīng)過連續(xù)溝道的電流的連續(xù)流動(dòng)，次柵電極G2可 以持續(xù)偏置或4又在開關(guān)動(dòng)作之前偏置。
在另一個(gè)實(shí)施例中，屏蔽垂直電荷控制MOSFET也使用了摻 雜的填充介電材料的溝槽側(cè)壁來實(shí)現(xiàn)集成的肖特基二極管。圖8示 出了根據(jù)該實(shí)施例的屏蔽柵極MOSFET 800的一個(gè)實(shí)例。在該實(shí)例 中，在溝槽802底部的電極811將沖冊(cè)電極810與漂移區(qū)806屏蔽開 來，以減小柵極-漏極寄生電容。在外側(cè)壁上具有p摻雜襯套的填充 介電材料的溝槽820用于垂直電荷控制。在形成寬度W的臺(tái)面結(jié) 構(gòu)的兩個(gè)溝槽820A和820B之間形成肖特基二極管828。這個(gè)肖特 基二4及管結(jié)構(gòu)遍布溝槽MOSFET單元陣列，以增強(qiáng)MOSFET開關(guān) 的性能特性。通過利用肖特基結(jié)構(gòu)828的低勢(shì)壘高度的優(yōu)點(diǎn)來減小 正向壓降。此夕卜，與垂直功率MOSFET的普通PN結(jié)相比，這個(gè)二 極管具有固有反向恢復(fù)速度的優(yōu)點(diǎn)。通過將填充介電材料的溝槽 820的4則壁才參雜例》口石朋，消除了由于石粦偏4斤(phosphorus segregation )
而產(chǎn)生的側(cè)壁泄漏通道?？梢允褂脺喜酃に嚨奶攸c(diǎn)來最優(yōu)化肖特基
二極管828的性能。例如，在一個(gè)實(shí)施例中，調(diào)節(jié)寬度W,使得通 過相鄰的PN結(jié)影響和控制肖特基二極管828的漂移區(qū)內(nèi)的損耗， 以增加肖特基二才及管828的反轉(zhuǎn)電壓能力。在Sapp的共同轉(zhuǎn)讓的 美國(guó)專利第6，351 ，018號(hào)中可以找到單片集成的溝槽MOSFET和肖 特基二極管的實(shí)例，其全部?jī)?nèi)容結(jié)合于此作為參考。
應(yīng)該明白，在填充介電材料的溝槽之間形成的肖特基二極管可 以與各種不同類型的MOSFET進(jìn)4亍集成，包括具有平面4冊(cè)才及結(jié)構(gòu) 的MOSFET、在溝槽底部具有或不具有厚介電體的沒有任何屏蔽電 極的溝槽柵極MOSFET等。在圖9A中示出了具有集成肖特基二極 管的雙柵極溝槽MOSFET的示例性實(shí)施例。MOSFET卯OA包括柵 極溝槽902,其中，主柵極G1在次柵極G2的上面形成，以減小寄 生電容和增大開關(guān)頻率。MOSFET 900A還包括填充介電材料的溝 槽920，其中，溝槽920具有沿著其外側(cè)壁形成的用于垂直電荷控 制的p摻雜襯套926，以增加器件的阻斷電壓。對(duì)于上述許多的實(shí) 施例(例如，圖5B、 6、 7、 8和9A所示)，形成襯套的一種方法是 4吏用等離子摻雜工藝。如圖所示，在兩個(gè)相鄰的i真充介電材沖牛的溝 槽920A和920B之間形成肖特基二極管928A。在另 一個(gè)變化實(shí)例 中，形成單片集成的肖特基二極管和溝槽MOSFET，而沒有填充介 電材料的溝槽。圖9B是根據(jù)該實(shí)施例的示例性器件900B的截面圖。
MOSFET 900B包括有源溝槽902B,每一個(gè)具有在柵電極910 下掩埋的電極911。如圖所示，在兩個(gè)溝槽902L和902R之間形成 肖特基二極管928B。偏置電極911的電荷平衡效應(yīng)使得增加了漂移 區(qū)的摻雜濃度，而不影響反向阻斷電壓。對(duì)于這種結(jié)構(gòu)，較高的漂 移區(qū)的摻雜濃度又減小了正向壓降。如前述具有掩埋電才及的溝槽 MOSFET,每個(gè)溝槽的深度和掩埋電極的數(shù)目可以改變。在圖9C 所示的一個(gè)變4匕實(shí)例中，如圖所示，溝槽902C ^f又有一個(gè)掩i里電相^ 911,且肖特基單元928C中的柵電極910S連接到源電極?？蛇x地，肖特基二極管的柵極可以連接到MOSFET的棚-極端子。圖9D、 9E 和9F示出了散布在MOSFET的有源單元陣列內(nèi)的肖特基二極管的 示例性布局的更改。圖9D和9E分別示出了單臺(tái)面肖特基和雙臺(tái)面 肖特基的布局，圖9F示出了肖特基區(qū)與MOSFET溝槽垂直的布局。 集成肖特基二極管的這些和其他變化(包括可選的多個(gè)MOSFET 區(qū)的肖特基)可以與本文所述的任何晶體管結(jié)構(gòu)相結(jié)合。
在另一個(gè)實(shí)施例中，通過4吏用一個(gè)或多個(gè)串聯(lián)的、掩埋在5殳置 有介電材料的溝槽內(nèi)、以及與器件漂移區(qū)內(nèi)的電流平行設(shè)置的二極 管結(jié)構(gòu)來增強(qiáng)功率器件的電壓阻斷能力。圖IO提供了根據(jù)這個(gè)實(shí) 施例的示例性溝槽MOSFET 1000的簡(jiǎn)化截面圖。二才及管溝槽1020 -沒置在4冊(cè)極溝槽1002的兩側(cè)，從阱延伸進(jìn)漂移區(qū)1006。 二才及管溝 槽1020包括一個(gè)或多個(gè)由相反導(dǎo)電型區(qū)1023和1025組成的二極 管結(jié)構(gòu)，其中，導(dǎo)電型區(qū)1023和1025在溝槽內(nèi)形成了一個(gè)或多個(gè) PN結(jié)。在一個(gè)實(shí)施例中，溝槽1020包括具有與漂移區(qū)極性相反的 單一區(qū)，4吏得在與漂移區(qū)的界面上形成單一 PN結(jié)。p型和n型4參 雜多晶娃或珪可以分別用于形成區(qū)1023和1025。其他類型的材料 (例如，石灰化硅、砷化鎵、鍺化硅等)也可以用于形成區(qū)1023和 1025。沿著溝槽的內(nèi)側(cè)壁延伸的薄介電層1021將溝槽內(nèi)的二極管 和漂移區(qū)1006絕緣。如圖所示，沿著溝槽1020的底部沒有介電層， 因此，允許底部區(qū)1027與下面的基才反電接觸。在一個(gè)實(shí)施例中， 對(duì)于那些控制柵極氧化層1008設(shè)計(jì)和制造的相似的考慮因素應(yīng)用 到介電層1021的設(shè)計(jì)和形成中。例如，介電層1021的厚度通過這 樣的因素來確定，即，其需要保持的電壓以及在漂移區(qū)中感應(yīng)的二 極管溝槽內(nèi)電場(chǎng)的程度(如，通過介電層耦合的程度)。
在工作時(shí)，當(dāng)MOSFET 1000在其阻斷狀態(tài)下偏置時(shí)，二極管 溝槽內(nèi)的PN結(jié)利用在每個(gè)二極管結(jié)處產(chǎn)生的峰電場(chǎng)反向偏置。通 過介電層1021, 二極管溝槽內(nèi)的電場(chǎng)感應(yīng)漂移區(qū)1006內(nèi)的相應(yīng)電 場(chǎng)。感應(yīng)到的電場(chǎng)以上升凈束波(up-swing spike )的形式在漂移區(qū)內(nèi)
出現(xiàn)，且一^殳在漂移區(qū)的電場(chǎng)彎曲中增加。這種電場(chǎng)的增加導(dǎo)致更 大區(qū)的電場(chǎng)彎曲，又導(dǎo)致更高的擊穿電壓。這個(gè)實(shí)施例的更改在
Kocon等人的題為 "Drift Region Higher Blocking Lower Forward Voltage Drop Semiconductor Structure"的共同專爭(zhēng)il:的美國(guó)專利申i青 第10/288,982號(hào)(代理案號(hào)18865-117/17732-66560)中詳細(xì)進(jìn)行了描 述，其全部?jī)?nèi)容結(jié)合于此作為參考。
可以有將用于電荷平衡的溝槽二極管和減小寄生電容的技術(shù) (例如，屏蔽柵4及或雙棚-極結(jié)構(gòu))結(jié)合的功率器件的其他實(shí)施例。 圖11示出了根據(jù)一個(gè)這樣實(shí)施例的MOSFET 1100的一個(gè)實(shí)例。 MOSFET IIO(H吏用在有源溝槽1102內(nèi)4冊(cè)電才及1110之下的屏蔽電核^ 1111,以減小與如圖3A中的MOSFET 300A相關(guān)的晶體管的柵極-漏極電容Cgd。 與MOSFET 1000相比，在MOSFET 1100中使用了 不同數(shù)目的PN結(jié)。圖12是結(jié)合了雙柵極技術(shù)和溝槽二極管結(jié)構(gòu)的 MOSFET 1200的截面圖。MOSFET 1200中的有源溝槽1202包括主 柵極Gl和次棚-極G2,并以與圖4B描述的雙柵極MOSFET中的有 源溝槽相同的方式工作。二才及管溝槽1220纟是供電荷平4軒，以增加 器件的阻斷電壓，且雙4冊(cè)極有源溝槽結(jié)構(gòu)改進(jìn)了器件的開關(guān)速度。
圖13示出了在平面柵極MOSFET 1300中將溝槽二極管電荷平 衡技術(shù)與集成肖特基二極管結(jié)合的又一實(shí)施例。通過集成肖特基二 極管1328和結(jié)合圖8和9中描述的MOSFET可以獲得相似的優(yōu)點(diǎn)。 在該實(shí)施例中，為了il明的目的，示出了平面柵極結(jié)構(gòu)，本領(lǐng)域的 技術(shù)人員應(yīng)該明白，肖特基二極管和溝槽二極管結(jié)構(gòu)的結(jié)合可以應(yīng) 用于具有任何其他類型的柵極結(jié)構(gòu)(包括溝槽柵極、雙柵極和屏蔽 柵極)的MOSFET中。如結(jié)合圖4D和圖4E的MOSFET 400D和 400E的描述，4壬^f可一個(gè)合成實(shí)施例還可以與溝槽主體4支術(shù)相結(jié)合， 以進(jìn)一步減小邊緣寄生電容。也可以有其他變化和等同。例如，二 極管溝槽內(nèi)的相反導(dǎo)電區(qū)的數(shù)目可以隨著二極管溝槽的深度而改 變。相反導(dǎo)電區(qū)的^ l性可以隨著MOSFET的才及性而反轉(zhuǎn)。此夕卜，
如果期望通過例如將各個(gè)區(qū)沿著第三維延伸，直到可以與它們進(jìn)行
電4妄觸的石圭表面，那么4壬4可PN區(qū)(923、 925或1023、 1025等)
均可以獨(dú)立偏置。進(jìn)一步，多個(gè)二極管溝槽可以用作通過器件尺寸 和應(yīng)用的電壓需要的要求，且二極管溝槽的間隔和配置可以以各種 條紋或網(wǎng)格i殳計(jì)來實(shí)現(xiàn)。
在另 一個(gè)實(shí)施例中，假設(shè)累積模式晶體管類使用各種用于減小 正向電壓損失和提高阻斷能力的電荷平衡技術(shù)。在一般的累積模式 晶體管中沒有阻斷結(jié)，且通過輕微的反轉(zhuǎn)靠近柵極端子的溝道區(qū)來 夾斷電流使器件截止。當(dāng)通過應(yīng)用柵極偏壓導(dǎo)通晶體管時(shí)，在溝道 區(qū)形成累積層而不是反型層。由于沒有形成反型溝道，所以使得溝 道電阻最小。此外，在累積模式晶體管中沒有PN主體二極管，使 得在特定電^"應(yīng)用(例如，同步整流器)中以其它方式產(chǎn)生的損4毛 最小。傳統(tǒng)累積模式器件的缺點(diǎn)是漂移區(qū)不得不進(jìn)行輕度摻雜，以 當(dāng)器件在阻斷模式時(shí)提供反偏壓。更輕摻雜的漂移區(qū)導(dǎo)致較高的導(dǎo) 通電阻。本文中描述的實(shí)施例通過在累積模式器件中使用各種電荷 平衡技術(shù)克服了這個(gè)限制。
參照?qǐng)D14，示出了具有與電流平行設(shè)置的交替導(dǎo)電區(qū)的示例性 累積沖莫式晶體管1400的筒化實(shí)施例。在該實(shí)施例中，晶體管1400 為n溝道晶體管，包括在溝槽1402內(nèi)形成的柵極端子、在溝槽 之間形成的n型溝道區(qū)1412、包括相反極性的柱狀n型和p型部分 1403和1405的漂移區(qū)1406、以及n型漏才及區(qū)1414。不同于增強(qiáng)型 晶體管，累積才莫式晶體管1400不包括阻斷(在該實(shí)例中為p型) 阱或在其內(nèi)形成溝道的主體區(qū)。相反地，當(dāng)在區(qū)1412中形成累積 層時(shí)形成導(dǎo)電溝道。晶體管1400 —^&根據(jù)區(qū)1412的4參雜濃度和柵 電才及的摻雜類型來導(dǎo)通或截至。當(dāng)n型區(qū)1412完全庫毛盡并輕樣吏反 轉(zhuǎn)時(shí)，晶體管截至。調(diào)節(jié)相反極性的區(qū)1403和1405的摻雜濃度， 以最大化電荷擴(kuò)展，能夠使晶體管維持較高的電壓。通過不允許遠(yuǎn) 離區(qū)1412和1406之間形成的結(jié)線性地減小電場(chǎng)，利用與電流平行
的柱狀相反極性區(qū)使得電場(chǎng)分布變得平緩。這種結(jié)構(gòu)的電荷擴(kuò)展效 應(yīng)允許使用減小晶體管導(dǎo)通電阻的更加重?fù)诫s的漂移區(qū)。各個(gè)區(qū)的
4參雜濃度可以改變，例如，n型區(qū)1412和1403可以具有相同或不 同的摻雜濃度。本領(lǐng)域的技術(shù)人員應(yīng)該了解，可以通過反轉(zhuǎn)圖14 所示器件的各種區(qū)的極性來獲得改進(jìn)的p溝道晶體管。后面將結(jié)合 超高壓器件詳細(xì)描述漂移區(qū)內(nèi)的柱狀相反才及性區(qū)的其4也更改。
圖15是具有用于電荷擴(kuò)展的溝槽電極的另一個(gè)累積模式器件 1500的簡(jiǎn)化圖。所有區(qū)1512、 1506和1514具有相同的導(dǎo)電類型(在 該實(shí)例中為n型)。對(duì)于一般的斷開器件(offdevice),柵極多晶硅 151(M故成p型。調(diào)節(jié)區(qū)1512的摻雜濃度，以在沒有偏壓條件下形 成耗盡的阻斷結(jié)。在每一個(gè)溝槽1502中，在柵電極1510之下形成 一個(gè)或多個(gè)掩埋電極1511，均由介電材料1508環(huán)繞。如結(jié)合圖3A 的增強(qiáng)型MOSFET300A所述，掩埋電才及1511作為場(chǎng)板，并且如果 需要的話，能夠偏置到使其電荷擴(kuò)展功能最優(yōu)化的電位。由于可以 通過獨(dú)立偏置掩埋電纟及1511來控制電荷擴(kuò)展，所以可以顯著;也增 大最大電場(chǎng)。與在MOSFET300A中l(wèi)吏用的掩埋電^l相似，可以實(shí) 現(xiàn)結(jié)構(gòu)的不同變4匕。例如，可以依據(jù)應(yīng)用改變溝槽1502的深度和 掩埋電極的尺寸和數(shù)目。以圖3B中所示的MOSFET 300B的溝槽 結(jié)構(gòu)相同的方式，電荷擴(kuò)散電極可以掩埋到與覆蓋晶體管柵電極的 有源溝槽分離的溝槽中。圖16中示出了這沖羊的實(shí)施例的實(shí)例。在 圖16所示的實(shí)例中，n型區(qū)1612包括可以選擇性增加的重?fù)诫sn+ 源極區(qū)1603。如圖所示，重纟參雜源極區(qū)1603可以沿著n型區(qū)1612 的上邊緣延伸，或可以沿著n型區(qū)1612的上邊緣形成為相鄰于溝 槽壁的兩個(gè)區(qū)(圖中未示出)。在一些實(shí)施例中，為了確4呆晶體管 能夠適當(dāng)?shù)亟財(cái)啵琻+區(qū)1603的摻雜物可以必要地低于n型區(qū)1606 的摻雜濃度。這個(gè)可選擇地重?fù)诫s源極區(qū)可以以相同的方式用在任 何一個(gè)本文中所描述的累積晶體管中。
改進(jìn)的累積模式晶體管的另 一個(gè)實(shí)施例使用具有相反極性外
部襯套的填充介電材料的溝槽。圖17是根據(jù)該實(shí)施例的累積晶體 管1700的簡(jiǎn)化截面圖。填充介電材料的溝槽1720從硅阱表面向下 延伸進(jìn)漂移區(qū)1706。溝槽1720基本填充諸如二氧化硅的介電材料。 在這個(gè)示例性實(shí)施例中，晶體管1700是具有溝槽柵極結(jié)構(gòu)的n溝 道晶體管。如圖所示，p型區(qū)1726沿著填充介電材料的溝槽1720 的外壁。與分別結(jié)合圖5A、5B和5C描述的增強(qiáng)模式的晶體管500A、 500B和500C類似，溝槽1720減小了晶體管的輸出電容，且p型 襯套1726提供漂移區(qū)內(nèi)的電荷平衡，以增加晶體管的阻斷能力。 在圖18所示的可選實(shí)施例中，相反摻雜的襯套1826N和1826P在 填充介電材術(shù)牛的溝槽1820的相對(duì)側(cè)形成。也就是，填充介電材辨-的溝槽1820具有沿著一側(cè)的外側(cè)壁延伸的p型襯套1826P,以及沿 著相同溝槽的另一側(cè)的外側(cè)壁延伸的n型襯套1826N。如結(jié)合相應(yīng) 的增強(qiáng)型晶體管的描述，也可以有具有累積晶體管與填充介電材料 的溝槽結(jié)合的各種變化。例如，這包括如圖5A所示的器件，具 有平面(如與溝槽相對(duì))柵極結(jié)構(gòu)和代替p型襯套1726的浮置p 型區(qū)的累積晶體管；如圖5B所示的器件，具有4又覆蓋外側(cè)壁而沒 有覆蓋溝槽1726底部的累積晶體管；以及如圖5C所示的器件，具 有覆蓋溝槽下部的p型襯套的單個(gè)溝槽結(jié)構(gòu)的累積晶體管等。
在另 一個(gè)實(shí)施例中，累積才莫式晶體管^f吏用 一個(gè)或多個(gè)用于電荷 平衡的在溝槽內(nèi)串聯(lián)形成的二極管。圖19示出了根據(jù)該實(shí)施例的 示例性累積沖莫式晶體管1900的簡(jiǎn)化截面圖。二極管溝槽1920設(shè)置 在柵極溝槽l卯2的每一側(cè)，從阱延伸進(jìn)漂移區(qū)1906。柵極溝槽1902 包括一個(gè)或多個(gè)二極管結(jié)構(gòu)，其中，二極管結(jié)構(gòu)由在溝槽內(nèi)形成一 個(gè)或多個(gè)PN結(jié)的相反導(dǎo)電型的區(qū)1923和1925組成。p型和n型 4參雜多晶石圭或石圭可以用于形成區(qū)1923和1925。沿著溝沖會(huì)的內(nèi)壁延 伸的薄介電層1920使溝槽內(nèi)的二極管和漂移區(qū)1906絕緣。如圖所 示，沿著溝槽1920的底部沒有介電層，因此允許底部區(qū)1927與下
面的基才反進(jìn)4亍電才妻觸。如結(jié)合在圖10、 11、 12和13中所示的相應(yīng) 增強(qiáng)型晶體管的描述，可以有這種將累積晶體管和溝槽二極管結(jié)合 的其他更改。
上述任何一個(gè)累積模式晶體管可以在頂部(源極)區(qū)使用重?fù)?雜反極性區(qū)。圖20是示出了這種特征與其他變化結(jié)合的示例性累 積;漠式晶體管2000的簡(jiǎn)化三維圖。在該實(shí)施例中，累積^t式晶體 管2000中的電荷平衡二極管與柵-極在相同的溝槽內(nèi)形成。溝槽2000 包括"敗電才及2010,下面是形成PN結(jié)的n型2023和p型2025 ,圭或 多晶硅層。薄介電層2008將二極管結(jié)構(gòu)與柵極端子2002和漂移區(qū) 2006分離開來。如圖所示，在沿著源極區(qū)2012內(nèi)的溝槽之間形成 的臺(tái)面長(zhǎng)度的間隔內(nèi)形成重?fù)诫sp+區(qū)2118。重?fù)诫sp+區(qū)2118減小 n -區(qū)2012的面積，并減小器件的泄漏。p+區(qū)2118也考慮到將會(huì) 改進(jìn)雪崩中的空穴電流和改進(jìn)器件魯棒性的p+接觸。已經(jīng)討論了對(duì) 示例性垂直MOS柵極累積晶體管的更改，以說明這類器件的各種 特征和優(yōu)點(diǎn)。本領(lǐng)域的技術(shù)人員應(yīng)該了解，這些也可以在包括橫向 MOS柵極晶體管、二極管、雙極型晶體管等的其他類型的器件中 實(shí)現(xiàn)。可以在與4t才及相同的溝槽內(nèi)或在分離的溝沖曹內(nèi)形成電荷擴(kuò)展 電極。上述各種示例性累積^^莫式晶體管具有在漂移區(qū)中終止的溝 槽，但是它們也可以終止在連接到漏極的重?fù)诫s基板中。各種晶體 管能夠以包括六角形或正方形的晶體管單元的條紋或網(wǎng)狀結(jié)構(gòu)形 成。結(jié)合一些其他實(shí)施例所述的其他更改和結(jié)合是可能的，其中一 些在先前參照的美國(guó)專利申"i青第60/506,194號(hào)和第60/588,845號(hào)中 進(jìn)一步進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此作為參考。
用于超高電壓應(yīng)用(例如，500V-600V及以上)設(shè)計(jì)的另一 類 功 率 開 關(guān) 器件使用 在基板和阱之間的外延區(qū)中的p摻雜和n摻雜 硅交替垂直部分。參照?qǐng)D21，示出了4吏用這種類型結(jié)構(gòu)的MOSFET 2100的一個(gè)實(shí)例。在MOSFET 2100中，區(qū)2102有時(shí)^皮稱作電壓 維持或阻斷區(qū)，包4舌交^,的n型區(qū)2104和p型區(qū)2106。這種結(jié)構(gòu) 的效果是當(dāng)對(duì)器件施加電壓時(shí)，耗盡區(qū)水平地?cái)U(kuò)散到區(qū)2104和 2106的每一側(cè)。阻斷層2102的整個(gè)垂直厚度在水平電場(chǎng)足夠高產(chǎn) 生雪崩擊穿之前籌毛盡，因?yàn)樵诿總€(gè)垂直區(qū)2104、 2106內(nèi)的電荷凈 數(shù)量小于產(chǎn)生擊穿電場(chǎng)所需的數(shù)量。在該區(qū)水平地完全耗盡之后， 繼續(xù)垂直地建立電場(chǎng)，直到其達(dá)到每孩i米大約為20到30伏特的雪 崩電場(chǎng)。這樣就顯著增強(qiáng)了器件的電壓阻斷能力，將器件的電壓范 圍擴(kuò)大到400伏特或以上。這種類型的超級(jí)結(jié)器件的不同更改在 Nielson的共有的專利第6，081,009號(hào)和第6,066，878號(hào)中進(jìn)行了詳細(xì) 的描述，其全部?jī)?nèi)容結(jié)合于此作為參考。
對(duì)超級(jí)結(jié)MOSFET 2100的更改在n型阻斷區(qū)內(nèi)使用浮置p型 島。浮置p型島的使用與柱方法相反，通過減小電荷平衡層的厚度 來減小RDS。n。在一個(gè)實(shí)施例中，代替均勻地分離p型島，它們祐^f皮 此分離，以便維持接近臨界電場(chǎng)的電場(chǎng)。圖22是示出根據(jù)該實(shí)施 例的器件的 一個(gè)實(shí)例的MOSFET 2200的簡(jiǎn)化截面圖。在該實(shí)例中， 較深的浮置p區(qū)2226與上面的一個(gè)分離的更遠(yuǎn)。也就是，距離L3 大于距離L2,以及距離L2大于距離Ll。通過以這種方式處理浮置 結(jié)之間的距離，少數(shù)載體以更加小顆粒的方式進(jìn)入。這些載體的源 極顆粒越小，就越可以實(shí)現(xiàn)更低的RDS。n和更高的擊穿電壓。本領(lǐng) 域的技術(shù)人員應(yīng)該了解，可以作出許多更改。例如，在垂直方向上 的浮置區(qū)2226的凄t目不限于圖中所示的四個(gè)，并且最佳凄t目可以 改變。此外，每一個(gè)浮置區(qū)2226的摻雜濃度也可以改變，例如， 在一個(gè)實(shí)施例中，每個(gè)浮置區(qū)2226的摻雜濃度隨著區(qū)接近基板2114 的程度逐漸減小。
進(jìn)一步，如結(jié)合低電壓和中電壓器件所描述，包括屏蔽柵極和 雙柵極結(jié)構(gòu)的許多用于減小寄生電容來增加開關(guān)速度的技術(shù)可以 與圖21和22中描述的高壓器件和其更改進(jìn)行結(jié)合。圖23是結(jié)合 了超級(jí)結(jié)結(jié)構(gòu)的更改和雙柵極結(jié)構(gòu)的高壓MOSFET 2300的簡(jiǎn)化截 面圖。MOSFET 2300具有由類似于例如圖4B中所示的雙柵極晶體
管的4冊(cè)才及端子Gl和G2組成的平面雙4冊(cè)才及結(jié)構(gòu)。相反才及性(該實(shí) 例中為p型)區(qū)2326垂直設(shè)置在p阱2308下面的n型漂移區(qū)2306 中。在該實(shí)例中，p型區(qū)2326的大小和間隔不同，/人而如圖所示， 設(shè)置接近阱2308的區(qū)2326彼此接觸，而設(shè)置更加靠下的區(qū)2326 浮置并且尺寸越小。圖24示出了結(jié)合超級(jí)結(jié)技術(shù)和屏蔽沖冊(cè)極結(jié)構(gòu) 的用于高壓MOSFET2400的又一實(shí)施例。MOSFET 2400為溝槽柵 極器件，具有與漂移區(qū)2406屏蔽開來的斥冊(cè)電4及2410和屏蔽電^L 2411，例如，與圖3A中的MOSFET300A類似。MOSFET2400還 包括設(shè)置在漂移區(qū)2406內(nèi)、與電流平行的相反極性的浮置區(qū)2426。
終端結(jié)構(gòu)
上述各種類型的分立器件具有通過在管芯邊緣處的耗盡區(qū)的 圓柱或J求形形狀限制的擊穿電壓。由于這樣的圓柱或J求形擊穿電壓 一般都比在器件有源區(qū)內(nèi)的平4亍平面擊穿電壓BVPP低4艮多，所以 需要終止器件的邊緣，以便達(dá)到接近于有源區(qū)擊穿電壓的器件擊穿 電壓。已經(jīng)開發(fā)了不同的技術(shù)來擴(kuò)大統(tǒng)一在邊緣終端寬度之上的電 場(chǎng)和電壓，以實(shí)現(xiàn)接近BVPP的擊穿電壓。這些技術(shù)包括場(chǎng)板、場(chǎng) 環(huán)、結(jié)終端擴(kuò)展(JTE)和這些4支術(shù)的不同結(jié)合。在Mo等人的共 有美國(guó)專利第6,429,481號(hào)中描述了包括具有環(huán)繞在有源單元陣列 周圍的疊加場(chǎng)氧化層的深結(jié)(深于阱)的場(chǎng)終端結(jié)構(gòu)的一個(gè)實(shí)例。 例如，在n溝道晶體管的情況下，終端結(jié)構(gòu)包括形成具有n型漂移 區(qū)的PN結(jié)的深p+區(qū)。
在可選實(shí)施例中，環(huán)繞在單元陣列外圍周圍的一個(gè)或多個(gè)環(huán)形 溝槽用于減弱電場(chǎng)和增加雪崩擊穿。圖25示出了用于溝槽晶體管 的普通4吏用的溝槽布局圖。有源溝槽2502由環(huán)形終端溝槽2503環(huán) 繞。在該結(jié)構(gòu)中，在臺(tái)面末端的由虛圓形示出的區(qū)2506比其他區(qū) 耗盡的快，使該區(qū)內(nèi)的電場(chǎng)增強(qiáng)，使得在反向偏置的條件下減小擊 穿電壓。因此，這種類型的設(shè)計(jì)被限制于較低的電壓器件(如，< 30V )。圖25B到圖25F示出具有與圖25A中所示不同的溝槽布局 來減小高電場(chǎng)區(qū)的終端結(jié)構(gòu)的幾個(gè)可選實(shí)施例。乂人圖中可以看出， 在這些實(shí)施例中， 一些或全部有源溝槽與終端溝槽分離。有源溝槽 末端和終端溝槽之間的間隙Wg用于減小在固25A所示結(jié)構(gòu)中^見察 到的電場(chǎng)集合效應(yīng)。在一個(gè)示例性實(shí)施例中，Wc^故成大約為溝槽 之間臺(tái)面寬度的一半。對(duì)于較高的電壓器件，可以4吏用圖25F中示 出的多個(gè)終端溝槽，以進(jìn)一步減小器件的擊穿電壓。在Challa的題 為 "Trench Structure for Semiconductor Devices" 的共有美國(guó)專利第 6,683,363號(hào)中更加詳細(xì)的描述了對(duì)這些實(shí)施例中的一些的更改，其 全部?jī)?nèi)容結(jié)合于此。
圖26A到圖26C示出了用于電荷平衡溝槽MOSFET的示例性 溝槽終端結(jié)構(gòu)的截面圖。在示出的示例'性實(shí)施例中，MOSFET 2600A使用具有在有源溝槽2602內(nèi)掩埋在4冊(cè)電極2610的下面的屏 蔽的多晶電極2611的屏蔽柵極結(jié)構(gòu)。在圖26A示出的實(shí)施例中， 沿著終端溝槽2603A設(shè)置有相對(duì)較厚的介電層(氧化層)2605A, 且終端溝槽2603A填充諸如電極2607A的導(dǎo)電材料。氧化層2605A 的厚度、終端溝槽2603A的深度、以及終端溝槽和相鄰有源溝槽之 間的間隔(例如，最后一個(gè)臺(tái)面的寬度)通過器件反向阻斷電壓來 確定。在圖26A所示的實(shí)施例中，在表面處的溝槽4交寬(T溝槽結(jié) 構(gòu))，金屬場(chǎng)板2609A用在終端區(qū)之上。在可選實(shí)施例(未示出) 中，可以通過將終端溝槽2603A內(nèi)的電極2607A延伸到表面之上 和終端區(qū)之上(到圖26A中終端溝槽的左端)由多晶石圭來形成場(chǎng)4反。 可以有"i午多更改。例》口，可以在金屬下面增加4妻觸到石圭的p+區(qū)(未 示出)來更好地進(jìn)行歐姆接觸。在鄰近終端溝槽2603A的最后一個(gè) 臺(tái)面中的p -阱區(qū)2604及它們之間的各自接觸可以選4奪性地除去。 浮置p型區(qū)也能夠增加到終端溝槽2603A的左邊(例如，有源區(qū)外)。
在另一個(gè)變化中，代替用多晶硅填充終端溝槽2603,將多晶硅 電極掩埋在填充氧化物的溝槽內(nèi)的溝槽下部。圖26B示出了該實(shí)施
例，其中，終端溝槽2603B的大約一半填充氧化物2605B,下半部 具有掩埋在氧化物內(nèi)的多晶硅電極2607B?？梢曰谄骷幚砀淖?溝槽2603B的深度和掩埋電極2607B的高度。在圖26C示出的又 一實(shí)施例中，終端溝槽2603C基本填滿了介電材料，沒有在其中掩 埋導(dǎo)電材并+。對(duì)于圖26A、 B和C中所示的三個(gè)實(shí)施例，將終端溝 槽和最后一個(gè)有源溝槽分離的最后一個(gè)臺(tái)面的寬度可以與在兩個(gè) 有源溝槽之間形成的典型臺(tái)面的寬度不同，并且能夠進(jìn)行調(diào)節(jié)來實(shí) 現(xiàn)終端區(qū)內(nèi)的最佳電荷平衡。上述結(jié)合圖26A的所示結(jié)構(gòu)的所有更 改可以應(yīng)用到圖26B和26C示出的那些結(jié)構(gòu)中。進(jìn)一步，本領(lǐng)域的 技術(shù)人員應(yīng)該了解，當(dāng)將此處描述的終端結(jié)構(gòu)用于屏蔽柵極器件 時(shí)，類似的結(jié)構(gòu)能夠以對(duì)于所有上述各種基于溝槽的器件的終端區(qū) 來實(shí)現(xiàn)。
對(duì)于較低的電壓器件，可以不苛求溝槽終端環(huán)的拐角設(shè)計(jì)。然 而，對(duì)于較高的電壓器件，可以期望終端環(huán)拐角的圓角(rounding) 具有較大的曲率半徑。器件的電壓要求越高，終端溝槽拐角的曲率 半徑就越大。終端環(huán)的數(shù)目也可以隨著器件電壓的增加而增加。圖 27示出具有曲率半徑相對(duì)較大的兩個(gè)溝槽2703-1和2703-2的示例 性器件。同樣可以基于器件的電壓要求來調(diào)節(jié)溝槽之間的間隔。在 該實(shí)施例中，終端溝槽2703-1和2703-2之間的距離Sl大約為第一 終端溝槽2703-1和有源溝槽末端之間的距離的兩倍。
圖28A、 28B、 28C、和28D示出了用于各種具有石圭柱電荷平 衡結(jié)構(gòu)的終端區(qū)的示例性截面圖。在圖28A所示的實(shí)施例中，場(chǎng)板 2809A接觸p型柱2803A的每一個(gè)環(huán)。這樣就允許更寬的臺(tái)面區(qū)， 這是因?yàn)橛捎趫?chǎng)板產(chǎn)生的橫向損耗。擊穿電壓 一 般依賴于場(chǎng)氧化層 的厚度、環(huán)的數(shù)目以及終端柱2803A的深度和間隔。對(duì)于這種類型 的終端結(jié)構(gòu)可以有許多不同的更改。例如，圖28B示出了可選實(shí)施 例，其中，大的場(chǎng)板2809B-1覆蓋除了連接到另一個(gè)場(chǎng)板2809B-2 的最后一個(gè)柱的所有柱2803B。通過將大的場(chǎng)板2809B-1接地，p
型柱之間的臺(tái)面區(qū)很快的耗盡，且水平壓降將不會(huì)很顯著，使得低
于圖28A示出的實(shí)施例的擊穿電壓。在圖28C示出的另一個(gè)實(shí)施例 中，終端結(jié)構(gòu)在中間的柱上沒有場(chǎng)玲反。因?yàn)樵谥虚g的柱上沒有場(chǎng)4反， 所以就具有了較窄的臺(tái)面區(qū)以充分地耗盡。在一個(gè)實(shí)施例中，朝著 外環(huán)逐漸減小臺(tái)面寬度產(chǎn)生最佳的性能。圖28D示出的實(shí)施例通過 才是供4交寬的阱區(qū)2808D和增加場(chǎng)氧化層之間的間隔來有利于與p型 柱的接觸。
在使用上述類型的各種超級(jí)結(jié)技術(shù)的超高壓器件的情況下，擊 穿電壓大大高于常規(guī)的BVpp。對(duì)于超級(jí)結(jié)器件來說，電荷平衡或超 級(jí)結(jié)結(jié)構(gòu)(例如，相反極性柱或浮置區(qū)、掩埋電極等)也可以用在 終端區(qū)中。也可以4吏用結(jié)合電荷平纟軒結(jié)構(gòu)的標(biāo)準(zhǔn)邊^(qū)彖終端結(jié)構(gòu)，例 如，器件邊纟彖處頂部平面的場(chǎng)才反。在一些實(shí)施例中，可以通過^f吏用 在終端結(jié)中快速減少電荷來消除頂部的標(biāo)準(zhǔn)邊纟彖結(jié)構(gòu)。例如，可以 以隨著距離有源區(qū)越遠(yuǎn)電荷越少來形成終端區(qū)內(nèi)的p型柱，其中， 有源區(qū)創(chuàng)建凈n型平衡電荷。
在一個(gè)實(shí)施例中，隨著柱移動(dòng)遠(yuǎn)離有源區(qū)的距離來改變終端區(qū) 內(nèi)p型柱之間的間隔。圖29A示出了根據(jù)該實(shí)施例的器件2900A 的一個(gè)示例性實(shí)施例的高度簡(jiǎn)化的截面圖。在器件2900A的有源區(qū) 中，例如由多個(gè)連接的p型球體制成的相反導(dǎo)電性柱2926A在n型 漂移區(qū)2卯4A中的p型阱2908A之下形成。在器件的邊緣處，在 終端區(qū)的下面，形成如圖所示的p型終端柱TPl、 TP2到TPn。替 代在有源區(qū)內(nèi)具有統(tǒng)一的間隔，終端柱TP1到TPn之間的中心到 中心的間隔隨著移動(dòng)柱與有源區(qū)的界面距離的增加而增加。也就 是，TP2和TP3之間的3巨離Dl小于TP3和TP4之間的3巨離D2, 以及距離D2小于TP4和TP5之間的3巨離D3，依次類4焦。
可以對(duì)這種超級(jí)結(jié)終端結(jié)構(gòu)進(jìn)行許多變化。例如，替代在電壓 維持層2904A內(nèi)以不同的距離形成p型終端柱TPl到TPn,而是
將中心到中心的間隔保持一致，但是可以改變每一個(gè)終端柱的寬
度。圖29B示出了根據(jù)該實(shí)施例的終端結(jié)構(gòu)的簡(jiǎn)化實(shí)例。在該實(shí)例 中，終端柱TP1具有大于終端柱TP2的寬度W2的寬度Wl,依次 W2大于終端柱TP3的寬度W3,依次類推。4艮據(jù)終端區(qū)內(nèi)的相反 才及性的電荷平tf區(qū)之間的間隔，器件2900B中的結(jié)果結(jié)構(gòu)與器件 2900A中的類似，盡管在器件2900B中溝槽柱之間的中心到中心的 間隔可以相同。在圖29C的簡(jiǎn)化截面圖中所示的另一個(gè)示例性實(shí)施 例中，有源區(qū)內(nèi)的每一個(gè)相反極性柱2926C的寬度,人頂部平面到基 板減小，而終端柱TP1和TP2的寬度保持一致。這樣利用較少的面 積就實(shí)現(xiàn)了期望的擊穿電壓。本領(lǐng)域的4支術(shù)人員應(yīng)該理解，上述的 各種纟冬端結(jié)構(gòu)可以以4壬4可期望的方式結(jié)合，例3口，包4舌圖29C中所 示器件2900C的終端柱的中心到中心的間隔和/或總寬可以結(jié)合圖 29A和29B所示的實(shí)施例來改變。
工藝技術(shù)
至此已經(jīng)描述了許多具有多個(gè)掩埋電極或晶體管的溝槽結(jié)構(gòu) 的不同器件。為了偏置這些溝槽電極，這些器件需要與每一個(gè)埋層 進(jìn)行電接觸。這里披露了用于形成具有掩埋電極的溝槽結(jié)構(gòu)和用于 與溝槽內(nèi)的掩埋的多晶硅層進(jìn)行接觸的方法。在一個(gè)實(shí)施例中，在 管芯的邊緣處與溝槽多晶硅層進(jìn)行接觸。圖30A示出了具有兩個(gè)多 晶硅層3010和3020的溝槽器件3000的邊緣接觸的一個(gè)實(shí)例。圖 30A示出沿著溝槽縱軸的器件的截面圖。4艮據(jù)該實(shí)施例，溝槽在4妄 近管芯的邊緣處終止，為了接觸的目的，多晶硅層3010和3020被 提到基板的表面。介電(氧化)層3030和3040中的開口 3012和 3022允許與多晶硅層的金屬接觸。圖30B到30F示出了涉及形成 圖30A的邊多彖4妄觸結(jié)構(gòu)的各個(gè)處理步艱《。在圖30B中，在外延層 3006的頂部圖才羊化介電(例如，二氧化石圭)層3001,并蝕刻基4反 暴露的表面以形成溝槽3002。然后，如圖30C所示，橫過包括溝 槽的基板的上表面形成第一氧化層3003。然后，如圖30D所示，
在氧化層3003的頂部形成第一導(dǎo)電材料(例如，多晶硅)3010。 參照?qǐng)D30E,在溝槽內(nèi)蝕刻多晶硅層3010，并在多晶硅層3010上 形成另一個(gè)氧化層3030。執(zhí)行類似的步驟，以形成如圖30F所示的 第二個(gè)氧化層-多晶硅層-氧化層的夾層，蝕刻所示的頂部氧化層 3040，來分別形成用于與多晶硅層3010和3020進(jìn)行金屬接觸的開 口 3012和3022。可以重復(fù)最后的步驟來形成附加的多晶硅層，并 且如果期望的話，可以通過疊加金屬層將多晶硅層連接到一起。
在另 一個(gè)實(shí)施例中，與給定溝槽內(nèi)的多個(gè)多晶硅層的接觸在器 件的有源區(qū)內(nèi)進(jìn)行，而不是沿著管芯的邊緣。圖31A示出了用于多 個(gè)掩埋多晶硅層的有源區(qū)4姿觸結(jié)構(gòu)的一個(gè)實(shí)例。在該實(shí)例中，沿著 溝槽縱軸的截面圖示出了提供柵極端子的多晶硅層3110和提供兩 個(gè)屏蔽層的多晶硅層3111a和3111b。當(dāng)示出的三個(gè)分離的金屬線 3112、 3122和3132與多晶珪層進(jìn)行4妻觸時(shí)，它們可以連接在一起 并連接到器件的源極端子，或者通過特殊應(yīng)用的要求使用任何其他 接觸的結(jié)合。與圖30A示出的多層邊緣接觸結(jié)構(gòu)相比，這種結(jié)構(gòu)的 優(yōu)點(diǎn)是接觸的平面性質(zhì)。
圖31B到31M示出用于為具有兩個(gè)多晶硅層的溝槽形成有源 區(qū)屏蔽接觸結(jié)構(gòu)的工藝流程的一個(gè)實(shí)例。接著圖31B中的溝槽3102 的蝕刻的是圖31C中的屏蔽氧化層3108的形成。然后，如圖31D 所示，沉積屏蔽多晶石圭3111，并使其凹入溝槽內(nèi)。在圖31E中，除 了期望在基板表面處進(jìn)行屏蔽接觸的位置，屏蔽電極3111又向里凹 進(jìn)。在圖31E中，掩模3109保護(hù)中間溝槽內(nèi)的多晶硅以免進(jìn)一步 ;故蝕刻。在一個(gè)實(shí)施例中，該掩才莫沿著不同溝槽應(yīng)用在不同位置， 例如中間溝槽，屏蔽多晶硅在第三維(未示出)凹進(jìn)到溝槽的其他 部分。在另一個(gè)實(shí)施例中，在有源區(qū)中的一個(gè)或多個(gè)選擇溝槽內(nèi)的 屏蔽多晶硅3111沿著溝槽的全長(zhǎng)被掩蔽。然后，如圖31F所示， 蝕刻屏蔽氧化層3108，然后，如圖31G所示，在去除掩模3109之 后越過基^反頂部形成4冊(cè)才及氧4匕層3108a的薄層。接著是柵電極的沉
積和凹進(jìn)(圖31H), p阱的注入和驅(qū)動(dòng)(drive)(圖311)，以及n十 源才及注入(圖31J)。圖31K、 31L和31M分別示出了 BPSG沉積、 接觸蝕刻和p+重?fù)诫s主體注入的步驟，然后是金屬化。圖31N示 出了有源區(qū)屏蔽接觸結(jié)構(gòu)的可選實(shí)施例的截面圖，其中，在屏蔽氧 化層的頂部屏蔽多晶硅3111形成相對(duì)較寬的平臺(tái)。這樣有利于接觸 屏蔽電極，但是引入了可能使制造工藝進(jìn) 一 步復(fù)雜化的構(gòu)形 (topography )。
在圖32A中示出具有有源區(qū)屏蔽接觸結(jié)構(gòu)的示例性溝槽器件 的自頂向下的簡(jiǎn)化布局圖。限定屏蔽電極凹槽的掩模防止屏蔽電極 在有源區(qū)內(nèi)的位置3211C處及屏蔽溝槽3213的外圍凹進(jìn)。這種技 術(shù)的改進(jìn)使用"狗骨頭(dogbone)"形狀用于屏蔽多晶硅凹槽掩模， 在與每個(gè)溝槽3202的交界處提供更寬的區(qū)用于接觸屏蔽多晶硅。 這樣使得在掩蔽區(qū)中的屏蔽多晶硅也被凹進(jìn)，但是是凹進(jìn)到臺(tái)面的 起始面，因此消除了構(gòu)形。在圖32B中示出可選實(shí)施例的自頂向下 的布局圖，其中，有源區(qū)溝槽連接到外圍溝槽。在該實(shí)施例中，對(duì) 于與源極金屬的有源區(qū)屏蔽溝槽接觸，屏蔽多晶硅凹槽掩模防止屏 蔽多晶硅沿著所選溝槽(該實(shí)例所示為中間溝槽)的長(zhǎng)度凹進(jìn)。圖 32C和32D是示出用于在具有斷開溝槽結(jié)構(gòu)的溝槽器件內(nèi)與外圍溝 槽進(jìn)行接觸的兩個(gè)不同的實(shí)施例的簡(jiǎn)化布局圖。在這些圖中，為了 說明的目的，有源溝槽3202和外圍溝槽3213由單條線來表示。在 圖32C中，外圍柵極多晶硅支座3210的延伸部或指狀元件(finger ) 相對(duì)于外圍屏蔽多晶硅指狀元件交叉排列，以將外圍接觸與外圍溝 槽分離開來。源極和屏蔽接觸區(qū)3215也在所示位置3211C處與有 源區(qū)內(nèi)屏蔽多晶石圭進(jìn)行接觸。圖32D示出的實(shí)施例消除了有源和外 圍溝槽之間的偏移量，以避免由溝槽傾斜要求引起的可能的限制。 在該實(shí)施例中，對(duì)準(zhǔn)有源溝槽3202和外圍溝槽3213的水平延伸部， 柵極多晶硅支座3210中的窗口 3217用于將與外圍溝槽周圍的屏蔽
多晶硅進(jìn)行的接觸。有源區(qū)接觸在如先前實(shí)施例的位置3211C處進(jìn) 行。
在圖33A中示出用于接觸有源區(qū)中的溝槽屏蔽多晶硅的可選 實(shí)施例。在該實(shí)施例中，替代凹進(jìn)屏蔽多晶硅，而是垂直地將其從 有源溝槽實(shí)體部分的上面延伸到硅表面。參照?qǐng)D33A，隨著屏蔽多 晶硅3311沿著溝槽3302的高度垂直延伸將柵極多晶硅3310分成 兩個(gè)部分。兩個(gè)棚4及多晶石圭部分在溝槽內(nèi)合適位置處在第三維或在 它們進(jìn)入溝槽時(shí)連接到一起。該實(shí)施例的一個(gè)優(yōu)點(diǎn)是利用通過在有 源溝槽內(nèi)進(jìn)行源極多晶硅接觸的區(qū)代替使用用于溝槽多晶硅接觸 的石圭空間。圖33B到33M示出了用于形成圖33A所示類型的有源 屏蔽接觸結(jié)構(gòu)的工藝流程的一個(gè)實(shí)例。在圖33B中，蝕刻溝槽3302, 之后是圖33C中所示的屏蔽氧化層3308的形成。然后，如圖33D 所示，屏蔽多晶硅3311沉積在溝槽內(nèi)。如圖33E所示，蝕刻屏蔽 多晶硅3311,并使其凹入溝槽內(nèi)。然后，如圖33F所示，蝕刻屏蔽 氧化物層3308,留下在溝槽內(nèi)屏蔽多晶硅3311側(cè)面形成兩個(gè)槽的 屏蔽多晶硅3311露出的部分。然后，如圖33G所示，越過基板的 頂部、溝槽側(cè)壁以及溝槽內(nèi)的槽形成薄層的柵極氧化層3308a。接 著是柵極多晶硅的沉積和凹進(jìn)(圖33H), p阱的注入和驅(qū)動(dòng)(圖 331)，以及n+源極注入(圖33J)。圖33K、 33L和33M分別示出 BPSG沉積、接觸蝕刻以及p+重?fù)诫s主體注入的步驟，接著是金屬 化。對(duì)這種工藝流程是可以進(jìn)4于改變的。例如，通過重新」悱列一些 工藝步-驟，形成柵4及多晶石圭3310的工藝步驟可以在形成屏蔽多晶 石圭3311的步艱i之前。
用于扭Z亍上述工藝流程的許多步驟的具體處理方法和參凄t及 其更改都是眾所周知的。對(duì)于給定的應(yīng)用，可以4艮好的調(diào)整特定工 藝方法、化學(xué)和材料類型，以增強(qiáng)器件的可制造性和性能?？梢詮?原材料開始進(jìn)行改進(jìn)，也就是，在其上形成外延漂移區(qū)的基板。在
大多數(shù)功率應(yīng)用中，期望減小晶體管的導(dǎo)通電阻Ros。n。功率晶體管
的理想導(dǎo)通電阻是臨界場(chǎng)(critical field)較強(qiáng)的功能，其中，臨界 場(chǎng)定義為在擊穿條件下器件中的最大電場(chǎng)。假設(shè)保持合理的遷移 率，如果器件是用臨界場(chǎng)高于硅的臨界場(chǎng)的材料制造，可以顯著的 減小晶體管的導(dǎo)通電阻。由于至此描述的許多功率器件的特性(包 括結(jié)構(gòu)和工藝)已經(jīng)在硅基板的內(nèi)容中進(jìn)行了描述，可以使用不同 于硅的基板材料的其他實(shí)施例。根據(jù)一個(gè)實(shí)施例，這里描述的功率 器件用由寬能帶隙材料(包括例如，碳化硅(SiC )、氮化鎵(GaN)、 砷化鎵(GaAs)、磷化錮(InP)、金剛石等)制成的基板制造。這 些寬能帶隙材料顯示出大于硅的臨界場(chǎng)的臨界場(chǎng)，可以用于顯著減 小晶體管的導(dǎo)通電阻。
另一個(gè)主要有助于減小晶體管導(dǎo)通電阻的是漂移區(qū)的厚度和 摻雜濃度。漂移區(qū)一般是由外延生長(zhǎng)的硅形成。為了減小R。s。n，期 望將該外延漂移區(qū)的厚度最小化。通過初始基板的類型部分地控制 外延層的厚度。例如，對(duì)于分立半導(dǎo)體器件，摻雜紅磷的基板是初 始基板普通類型的材料。然而，磷原子的特性為它們?cè)诠柚醒杆俚?擴(kuò)散。因此，確定在基才反頂部形成的外延區(qū)的厚度，以調(diào)節(jié)/人下面 的重?fù)诫s基板向上擴(kuò)散的磷原子。
為了使外延層的厚度最小，根據(jù)圖34所示的一個(gè)實(shí)施例，在 磷基板3414上形成具有相對(duì)較小擴(kuò)散率的摻雜物(例如，砷)的 外延間隔區(qū)或緩沖(勢(shì)壘)層3415。組合的摻雜磷的基板和摻雜砷 的緩沖層為隨后形成外延漂移區(qū)3406提供基礎(chǔ)。通過器件的擊穿 電壓要求來確定層3415的石申摻雜濃度，以及通過具體的熱預(yù)算 (thermal budget)來確定砷外延層3415的厚度。然后，可以在砷 外延層的頂部沉積均勻的外延層3406，其厚度通過器件要求來確 定。砷很低的擴(kuò)散率允許減小外延漂移區(qū)的總厚度，使得減小了晶 體管的導(dǎo)通電阻。
在可選實(shí)施例中，為了計(jì)算摻雜物種類從重?fù)诫s基板到外延層
的向上擴(kuò)散，在兩個(gè)層之間使用擴(kuò)散勢(shì)壘層。根據(jù)圖35所示的一 個(gè)示例性實(shí)施例，由例如碳化硅Sixdi組成的勢(shì)壘層3515外延地 沉積在硼或^粦的基才反3514上。然后，外延層3506沉積在勢(shì)壘層3515 的上面。根據(jù)工藝技術(shù)的熱預(yù)算可以改變厚度和碳化合物?？蛇x地， 碳摻雜物可以首先注入到基板3514中，接著進(jìn)行熱處理激活碳原 子，以在基板3514的表面形成Sixd-x化合物。
限制減小外延層厚度能力的特定溝槽晶體管技術(shù)的另 一個(gè)方 面是在深體和外延層之間形成的結(jié)，這個(gè)結(jié)有時(shí)用在有源區(qū)，有時(shí) 用在終端區(qū)。這個(gè)深體區(qū)的形成一般涉及在工藝早期的注入步驟。 由于通過場(chǎng)氧化層和柵^及氧化層的形成來要求隨后的熱預(yù)算，深體 和漂移區(qū)之間的結(jié)分為大的范圍。為了在管芯的邊緣避免早擊穿， 需要非常厚的漂移區(qū)，這就導(dǎo)致了較高的導(dǎo)通電阻。為了將所需外
延層的厚度最小化，擴(kuò)散勢(shì)壘層的使用也可以使用在深體-外延層結(jié) 處。才艮據(jù)圖36所示的示例性實(shí)施例，通過深體窗口，在執(zhí)4亍深體 注入之前注入石灰摻雜物。隨后的熱工藝激活碳原子，以在深體區(qū) 3630的邊界形成Sixd-x化合物3615。碳化硅層3615用作阻止硼擴(kuò) 散的擴(kuò)散勢(shì)壘層。最終形成的深體結(jié)是允許減小外延層3606厚度 的淺層。在受益于勢(shì)壘層的典型溝槽晶體管中的又一個(gè)結(jié)是阱-漂移 區(qū)結(jié)。在圖37中示出使用這種勢(shì)壘層的實(shí)施例的簡(jiǎn)化實(shí)例。在用 于圖31M結(jié)構(gòu)的示例性工藝流禾呈中，在圖31H和31I所示的兩個(gè) 步驟之間形成p阱。在注入阱摻雜物(這個(gè)示例性n溝道實(shí)施例中 為p型)之前，首先注入石友。隨后的熱工藝^t活石灰原子，以在p阱 外延結(jié)處形成Sixd-x層3715。層3715用作擴(kuò)散勢(shì)壘層來防止硼擴(kuò) 散，使得可以保持p阱3704的深度。這樣有助于減小晶體管的溝 道長(zhǎng)度，而不增加穿通電位。當(dāng)前進(jìn)損耗邊界隨著漏極-源極電壓的 增加到達(dá)源極結(jié)時(shí)發(fā)生穿通。通過用作擴(kuò)散勢(shì)壘層，層3715還可 以防止穿通。
如上所述，期望減小晶體管的溝道長(zhǎng)度，因?yàn)樗鼘?dǎo)致導(dǎo)通電阻 的減小。在另一個(gè)實(shí)施例中，通過使用外延生長(zhǎng)的硅形成阱區(qū)使晶 體管溝道長(zhǎng)度最小。也就是，代替在擴(kuò)散步驟之前形成關(guān)于注入漂 移外延層的阱的傳統(tǒng)方法，在外延漂移層的頂部形成阱區(qū)。除了可 以從外延-阱的形成獲得較短的溝道長(zhǎng)度，還有其他優(yōu)點(diǎn)。例如，在 屏蔽柵極溝槽晶體管中，柵電極在接觸溝槽(柵極到漏極的疊加部
分)的阱的底部延伸的距離對(duì)于確定柵極電荷Qgd很重要。柵極電 荷Qgd直接影響晶體管的開關(guān)速度。因此，期望能夠精確地最小化 和4空制這個(gè)3巨離。然而，例如，在上述圖311所示的阱注入和擴(kuò)散 到所示外延層的制造工藝中，難以控制這個(gè)距離。
為了更好的控制在阱的拐角處柵極到漏極的疊加，提出了各種 用于形成具有自我對(duì)準(zhǔn)的阱的溝槽器件的方法。在一個(gè)實(shí)施例中， 涉及外延層-阱的沉積工藝流程能夠〗吏得主體結(jié)的底部與棚4及底部 自我對(duì)準(zhǔn)。參照?qǐng)D38A到38D，示出了具有掩埋電極(或屏蔽柵極) 的自我對(duì)準(zhǔn)的外延-阱溝槽器件的一個(gè)實(shí)例的簡(jiǎn)化工藝流程。將溝 槽3802蝕刻進(jìn)在基+反3814的頂部形成的第一外延層3806。對(duì)于n 溝道晶體管，基板3814和第一外延層3806為n型材料。
;〉勾沖曾3802 6勺夕卜延層3806 6勺了貞-的屏蔽介電層3808S。然后，如圖38B所示，在溝槽3802內(nèi)沉積 導(dǎo)電材料3811(例如，多晶硅)，并在外延臺(tái)面的下面進(jìn)行深蝕刻。 沉積附加的介電材料3809S以覆蓋屏蔽多晶硅3811。如圖38C所 示，在深蝕刻介電層來清理臺(tái)面之后，在第一外延層3806的頂部 選擇性地生長(zhǎng)第二外延層3804。通過外延層3804形成的臺(tái)面在所 示原始溝槽3802的上面生成溝槽上部。這個(gè)第二外延層3804具有 與第一外延層3806的極性相反的摻雜物(例如，p型)。第二外延 層3804的摻雜濃度設(shè)置為晶體管阱區(qū)的期望水平。在形成層3804 的選^奪外延生長(zhǎng)(SEG)步驟之后，在頂面上和沿著溝槽側(cè)壁形成 才冊(cè)才及介電層3808G。然后，如圖38D所示，沉積柵極導(dǎo)電材料，填 充溝槽3802的剩余部分，然后執(zhí)行平面化。例如，繼續(xù)在圖31J 到31M中所示的工藝流考呈，以完成晶體管結(jié)構(gòu)。
如圖38D所示，該工藝形成與阱外延層3804自我對(duì)準(zhǔn)的棚-才及 多晶硅3810。為了使柵極多晶硅3810的底部降低在外延阱3804之 下，可以輕微地將圖38C中所示的多晶硅層間介電層3809S的上表 面蝕刻到溝槽3802內(nèi)的期望位置。因此，該工藝對(duì)4冊(cè)電極和阱的 拐角之間的距離提供精確控制。本領(lǐng)域的4支術(shù)人員應(yīng)該理解，SEG 阱形成工藝不限于屏蔽柵極溝槽晶體管，也可以使用在許多其他溝 槽柵極晶體管結(jié)構(gòu)中，其中，許多已經(jīng)在本文中進(jìn)行了描述。形成 SEG臺(tái)面結(jié)構(gòu)的其他方法在共同轉(zhuǎn)讓的Madson等人的美國(guó)專利第 6，391，699號(hào)和Brush等人的第6,373,098號(hào)中進(jìn)行了描述，其全部 內(nèi)容結(jié)合于此作為參考。
用于控制自我對(duì)準(zhǔn)的阱的拐角的可選方法不依賴SEG阱的形 成，而是代替使用涉及角度阱注入的工藝。圖39A和39B示出這個(gè) 實(shí)施例的示例性工藝流程。在該實(shí)施例中，代替在溝槽填充所示(例 如，在圖31H和311中)的柵極多晶硅之后形成阱，而是在溝槽3902 內(nèi)的介電層3908中嵌入屏蔽多晶石圭之后、填充溝槽的剩余部分之 前，在給定部分執(zhí)行第一阱注入3905。然后，如圖39B所示，通 過溝槽3902的側(cè)壁執(zhí)行第二但成角的阱注入。然后，完成驅(qū)動(dòng)周 期，以在溝槽拐角處獲得期望的阱到漂移外延界面的輪廓。根據(jù)器 件的結(jié)構(gòu)要求，將改變注入量(implant does )、能量以及驅(qū)動(dòng)周期 的細(xì)節(jié)。這種4支術(shù)可以使用在許多不同的器件類型中。在可選實(shí)施 例中，調(diào)節(jié)溝槽傾斜和角度注入，使得當(dāng)角度注入擴(kuò)散時(shí)，其與鄰 近單元的區(qū)合并在一起來形成連續(xù)阱，消除了第 一阱注入的需要。
結(jié)合附圖40A到40E,描述用于形成溝槽器件的自我對(duì)準(zhǔn)的外 延阱工藝的另一個(gè)實(shí)施例。如上所述，為了減小柵極-漏極電容，一 些溝槽柵型晶體管使用柵極介電層，其中，柵極介電層在柵極多晶
硅下面的溝槽的底部厚度大于沿著內(nèi)垂直側(cè)壁的介電層的厚度。根
據(jù)圖40A到40E所示的示例性工藝實(shí)施例，如圖40A所示，首先 在外延漂移層4006的頂部形成介電層4008B。形成具有期望厚度 的介電層4008B，然后，如圖40B所示，蝕刻介電層4008B使得剩 下具有與隨后形成的溝槽相同寬度的介電柱。接下來，在圖40C中， 執(zhí)行選擇性外延生長(zhǎng)步驟，以在介電柱4008B周圍形成第二外延漂 移層4006 - 1。第二外延漂移層4006 - 1與第一外延漂移層4006具 有相同的導(dǎo)電類型并可以為相同的材料。可選地，第二外延漂移層 4006- 1也可以使用其他類型的材料。在一個(gè)示例性實(shí)施例中，通 過使用硅鍺(SixGei-x )合金的SEG步驟來形成第二外延漂移層4006 -1。 SiGe合金改進(jìn)了鄰近溝槽底部的累積區(qū)的載流子遷移率。這 樣就改進(jìn)了晶體管的開關(guān)速度，并減小了 RDS。n。也可以使用其他化 合物，例如，GaAs或GaN 。
如圖40D和40E分別所示，在上表面上形成覆蓋外延阱層 4004，然后，蝕刻外延阱層4004來形成溝槽4002。接著是槺極氧 化層的形成和柵極多晶硅的沉積(未示出)。最終的結(jié)構(gòu)是具有自 我對(duì)準(zhǔn)的外延阱的溝槽柵極?？梢允褂脗鹘y(tǒng)的處理技術(shù)來完成剩下 的工藝步驟。本領(lǐng)域的技術(shù)人員應(yīng)該理解，可以有更改。例如，代 替形成覆蓋外延阱層4004然后蝕刻溝槽4002，外延阱4004可以l又 在第二漂移外延層4006 - 1的頂部選擇性地生長(zhǎng)，隨著它的生長(zhǎng)形 成溝槽4002。
上述各種處理技術(shù)通過關(guān)注阱區(qū)的形成增強(qiáng)器件性能，以減小 溝道長(zhǎng)度和Ros。n。通過改進(jìn)工藝流程的其他方面，也可以實(shí)現(xiàn)類似 的性能增強(qiáng)。例如，通過減小基板厚度，可以進(jìn)一步減小器件的阻 抗。因此為了減小基板的厚度，普遍執(zhí)行晶片減薄處理。 一般通過 才幾才戒研磨和帶處理(tape process )扭J亍晶片減薄。研磨和帶處理是 將機(jī)械力施加在晶片上，引起晶片表面的損壞，這樣就導(dǎo)致了制造 難題。
在下文中描述的一個(gè)實(shí)施例中，改進(jìn)的晶片減薄處理顯著地減
小了基板阻抗。在圖40R、圖40S、圖40T和圖40U中示出了用于 減小基板厚度的一種方法。在晶片上完成期望電路的制作之后，制 作電路的晶片的頂部被臨時(shí)地粘附到載體。圖40R示出完成的晶片 4001通過粘附材料4003粘附到載體4005。然后，使用諸如研磨、 化學(xué)蝕刻等處理將完成的晶片的背面拋光到期望厚度。圖40S示出 與圖40R所示類似的夾層結(jié)構(gòu)，具有減薄的晶片4001。在拋光晶 片4001的背面之后，如圖40T所示，晶片的背面粘附到低阻抗(例 如，金屬)晶片4009?？梢允褂脗鹘y(tǒng)的方法完成這些步驟，例如， 在溫度和壓力下使用焊并+4007的薄涂層將金屬晶片4009粘附到減 薄的晶片4001。然后，在進(jìn)一步處理之前，去除載體4005并清理 減薄的晶片4001的上表面。高導(dǎo)電的金屬基板4009有助于散熱、 減小阻抗和為減薄的晶片提供機(jī)械強(qiáng)度。
通過4吏用化學(xué)處理扭^亍最后的減薄處理，可選實(shí)施例實(shí)現(xiàn)了沒 有傳統(tǒng)4幾械處理缺點(diǎn)的更薄的晶片。根據(jù)該實(shí)施例，在厚3皮璃石圭 (silicon-on-thick-glass,簡(jiǎn)稱為SOTG )基板的硅層上形成有源器 件。在研磨階段，可以通過化學(xué)地將SOTG基板背面的玻璃蝕刻掉 來將晶片減薄。圖41示出根據(jù)該實(shí)施例的示例性工藝流程。從硅 基板開始，首先在步驟4110中，諸如He或H2的摻雜物被注入硅 基板。然后，在4112,將硅基板粘附到玻璃基板。可以使用不同的 粘附處理。在一個(gè)實(shí)例中，^^晶片和玻璃晶片估文成夾層狀，加熱到 大約400。C來粘合兩個(gè)基^反。玻璃可以是二氧化石圭等，且可以具有 例如大約600um的厚度。接著，在步驟4114中，任選地粘附硅基 并反，并形成厚^皮璃石圭(silicon-on-thick-glass) SOGT基^反。為了在 加工和隨后的處理過程中保護(hù)基板免受應(yīng)力，可以重復(fù)粘合處理， 以在基板的另一側(cè)形成SOGT基板(步驟4116)。接下來，在基板 的硅表面上沉積外延層(步驟4118)。除了前側(cè)，也可以在后側(cè)執(zhí) 行。優(yōu)選地，外延層后側(cè)的摻雜濃度與后側(cè)硅的摻雜濃度類似，而
前側(cè)外延層隨著器件要求的濃度摻雜。然后，基板進(jìn)行用于在前側(cè) 硅層上形成有源器件的制造工藝的各個(gè)步驟。
在一個(gè)實(shí)施例中，為了進(jìn)一步增強(qiáng)基板抵抗通過前側(cè)處理步驟 引入的應(yīng)力的強(qiáng)度，后側(cè)基板可以進(jìn)行圖樣化為近似前側(cè)管芯框架 的反向結(jié)構(gòu)。以這種方式，玻璃基板蝕刻進(jìn)網(wǎng)格柵，以幫助薄基板 支撐晶片中的應(yīng)力。在研磨之后，首先通過傳統(tǒng)的研磨工藝從后側(cè)
將硅層去除(步驟4120)。接著是另一個(gè)研磨步驟4122，去除玻璃 基板的一部分(例如， 一半)。然后，通過使用如氫氟酸的化學(xué)蝕 刻處理將玻璃基一反剩下的部分去除?？梢詧?zhí)4于后側(cè)J皮璃基4反的蝕 刻，而沒有對(duì)有源硅層腐蝕或引起才幾才成損傷的風(fēng)險(xiǎn)。這樣就取消了 帶繞(tape)晶片的需要，消除了帶繞和再帶繞(re-tape)設(shè)備的 需要和每項(xiàng)操作相關(guān)的工藝風(fēng)險(xiǎn)。因此，這樣的工藝使得進(jìn)一步將 基板厚度最小化來增強(qiáng)器件性能。應(yīng)該明白，可以有許多這種改進(jìn) 晶片減薄工藝的更改。例如，根據(jù)最終基板的期望厚度，減薄步驟 可以涉及研磨或不涉及研磨，因?yàn)榛瘜W(xué)蝕刻是足夠的。此外，改進(jìn) 的晶片減薄工藝不限于分立器件的處理，也可以應(yīng)用在其他類型器 件的處理中。其他的晶片減薄工藝在Pritchett的共同轉(zhuǎn)讓的美國(guó)專 利第6,500,764中進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此。
具有許多功率晶體管的其他結(jié)構(gòu)和處理方面和能夠顯著影響 它們的性能的其他有源器件。溝槽的形狀是一個(gè)例子。為了減小易 于在溝槽的拐角周圍集中的潛在的石皮壞性電場(chǎng)，期望避免尖4兌棱
角，而是形成具有圓形拐角的溝槽。為了提高可靠性，還期望實(shí)現(xiàn) 具有光滑表面的溝槽側(cè)壁。不同的蝕刻化學(xué)物在不同的結(jié)果(例如， 硅蝕刻速率、掩模層的選擇性、蝕刻剖面(側(cè)壁角)、頂部拐角圓 角、側(cè)壁的粗糙程度、以及溝槽底部的圓角)中提供平衡。氟化物 (例如，SF6)提供高的硅蝕刻速率(大于1.5um/min)、圓的溝槽 底部、以及筆直的側(cè)面。氟化物缺點(diǎn)是粗糙的側(cè)壁和溝槽頂部控制 的困難(可以凹進(jìn))。氯化物(例如，Cl2) 4是供了4交光滑的側(cè)壁，
以及蝕刻剖面和溝槽頂部更好的控制。氯化物的缺點(diǎn)是具有較低的
石圭蝕刻速率(小于l.Oum/min),以及溝沖曹底部更小的圓角。
可以將附加氣體加到蝕刻化學(xué)物中，以有助于在蝕刻期間鈍化 側(cè)壁。側(cè)壁鈍化用于將側(cè)面蝕刻最小化，蝕刻到期望的溝槽深度。 可以使用附力口的處理步驟來使溝槽側(cè)壁光滑，以及實(shí)現(xiàn)溝槽頂部拐
角和底部的磨圓。溝槽側(cè)壁的表面質(zhì)量是很重要的，因?yàn)樗绊懙?可以在溝槽側(cè)壁上生長(zhǎng)的氧化層的質(zhì)量。不管使用的化學(xué)物，在主
蝕刻步驟之前一般使用穿透(breakthrough)步驟。穿透步驟的目的 是去除石圭表面上的任何可以在主蝕刻步驟期間掩蔽石圭蝕刻的原生 氧化物。典型的穿透蝕刻化學(xué)物為CF4或Cl2。
圖42A所示用于改進(jìn)蝕刻工藝的一個(gè)實(shí)施例^吏用基于氯的主 石圭溝槽蝕刻，4妄著是基于氟的蝕刻步驟。這種工藝的一個(gè)實(shí)例^吏用 CVHBr主蝕刻步驟，接著是SF6蝕刻步驟。氯化步驟用于將主溝槽 蝕刻到期望深度的部分。這樣產(chǎn)生具有一定程度的錐度以及具有光 滑側(cè)壁的溝槽側(cè)面。隨后的氟化步驟用于蝕刻溝槽深度的剩余物、 磨圓溝槽底部、以及提供粘附在溝槽側(cè)壁上的任何懸浮的硅結(jié)合物 的進(jìn)一步平滑化。優(yōu)選地，氟化蝕刻步驟在相對(duì)較低的氟流動(dòng)、低 壓、以及低功率的條件下執(zhí)行，以控制平滑化和磨圓。由于兩種蝕 刻化學(xué)物之間蝕刻速率的不同，可以平纟耔兩個(gè)步艱《的時(shí)間，以實(shí)現(xiàn) 具有可4妄受的總蝕刻時(shí)間的更加可靠和可制造性的工藝，而且保持 期望的溝槽側(cè)面、側(cè)壁粗糙度、以及溝槽底部圓角。
在圖42B中示出的另 一個(gè)實(shí)施例中，用于石圭蝕刻的改進(jìn)方法包 括基于氟的主蝕刻步驟，接著是基于氯的第二蝕刻步驟。這個(gè)工藝
的一個(gè)實(shí)例使用SF6/02主蝕刻步驟，4妄著是Cl2蝕刻步驟。氟化步
驟用于蝕刻主溝槽中的大部分深度。這個(gè)步驟生成具有直的側(cè)壁和 磨圓的溝槽底部的溝槽。任選地，可以將氧加到這個(gè)步驟，以提供 側(cè)壁鈍化，以及有助于通過減小側(cè)面蝕刻來保持筆直的側(cè)壁。后續(xù)
的氯化步驟磨圓溝槽的頂部拐角并減小側(cè)壁的粗糙度。氟化步驟的 高硅蝕刻速率通過增加蝕刻系統(tǒng)的總處理能力來增加工藝的可制 造性。
在圖42C中示出的又一實(shí)施例中，通過將氬加到基于氟的化學(xué) 物中獲得改進(jìn)的硅蝕刻工藝。4艮據(jù)該實(shí)施例的用于主蝕刻步驟的化 學(xué)物的實(shí)例是SF6/(VAr。增加到蝕刻步驟的氬增加了離子轟擊，因 此4吏得蝕刻更加物理化。這樣有助于控制溝槽的頂部，并消除了溝 槽頂部再凹入的傾向。附加的氬還可以增加溝槽底部的圓角。附加 的蝕刻處^里可以用于側(cè)壁的平滑4匕。
如圖42D所示，用于改進(jìn)的石圭蝕刻工藝的可選實(shí)施例4吏用基于 氟的化學(xué)物，乂人主蝕刻步驟開始去除氧氣。該工藝的一個(gè)實(shí)例4吏用 SF6步驟，接著是SF6/02步驟。在蝕刻的第一階段，由于不存在02， 缺少側(cè)壁鈍化。這樣的結(jié)果是溝槽頂部的側(cè)面蝕刻量的增加。然后， 第二蝕刻步驟，SF6/02,繼續(xù)蝕刻剩余的溝槽深度，使得具有直的 側(cè)面和圓形的溝槽底部。這才羊?qū)е略跍喜劢Y(jié)構(gòu)中頂部較寬，有時(shí)稱 為T溝槽。使用T溝槽結(jié)構(gòu)的器件實(shí)例在Herrick的題為"Structure and Method for Forming a Trench MOSFET Having Self-Aligned Features，，，的共同轉(zhuǎn)讓的美國(guó)專利申請(qǐng)第10/442,670號(hào)(代理案號(hào) 18865-131/17732-66850)中進(jìn)行了詳細(xì)的描述，其全部?jī)?nèi)容結(jié)合于 此作為參考?？梢哉{(diào)整用于兩個(gè)主要蝕刻步驟的周期，以實(shí)現(xiàn)T溝 槽(頂部T部分，底部光滑側(cè)壁的部分)每部分的期望厚度?？梢?使用附加處理來把T溝槽的頂部拐角修圓，以及使溝槽側(cè)壁變光滑。 這些附加處理可以包括，例如(1 )在溝槽蝕刻方法結(jié)束時(shí)的基于 氟的步驟，或者(2)在分離蝕刻系統(tǒng)中分離的基于氟化的蝕刻， 或者(3)犧牲氧化物，或4壬1"可其他結(jié)合?？梢?吏用化學(xué)枳4戒平面 化(CMP)步驟，以去除溝槽側(cè)面的頂部再凹入部分。還可以-使用 H2退火(anneal)來幫助磨圓并形成有利的斜溝槽側(cè)面。對(duì)于溝槽趨向更深的高壓應(yīng)用，具有額外需要考慮的事項(xiàng)。例 如，由于更深的溝槽，所以硅蝕刻速率對(duì)于產(chǎn)生可制造的工藝是很 重要的。用于這種應(yīng)用的蝕刻化學(xué)物一4殳為氟化化學(xué)物，因?yàn)槁然?的蝕刻化學(xué)反應(yīng)太慢。還期望直線到錐形的溝槽剖面，具有光滑的 側(cè)壁。由于溝槽的深度，蝕刻工藝還需要具有對(duì)掩模層很好的選擇 性。如果選擇性很差，那么就需要較厚的掩模層，就會(huì)增加總的縱 橫比。側(cè)壁鈍化也是非常嚴(yán)格的，需要實(shí)現(xiàn)精準(zhǔn)的平衡。過分的側(cè) 壁鈍化將會(huì)使得溝槽底部到它閉合的點(diǎn)變窄，太少的側(cè)壁鈍化將會(huì) 導(dǎo)至丈增加側(cè)面蝕刻。
在一個(gè)實(shí)施例中，提供最優(yōu)地平tf所有這些要求的深溝槽蝕刻
工藝。才艮據(jù)該實(shí)施例，在圖42E中示出，蝕刻工藝包4舌具有漸變 (ramped) 02、漸變功率、和/或漸變壓力的基于氟的化學(xué)物。 一個(gè) 實(shí)例性實(shí)施例以^f呆持蝕刻剖面和貫穿蝕刻的,圭蝕刻速率的方式橫_ 用SF6/02蝕刻步驟。通過漸變02，可以控制貫穿蝕刻的側(cè)壁鈍化 量，以避免增加的側(cè)面蝕刻(在太少鈍化的情況下)或夾斷溝槽底 部(在過分鈍化的情況下)。使用具有漸變氧氣流的基于氟的蝕刻 的實(shí)例在Grebs等人共有的題為"Integrated Circuit Trench Etch with Incremental Oxygen Flow"的美國(guó)專利第6,680,232號(hào)中進(jìn)行了詳細(xì) 的描述，其結(jié)合于此作為參考。功率和壓力的漸變有助于控制離子 流密度和^f呆持石圭蝕刻速率。如果石圭蝕刻速率在蝕刻期間隨著溝槽補(bǔ): 蝕刻的更深而顯著地減小，那么總的蝕刻時(shí)間將會(huì)增加。這樣就導(dǎo) 致了蝕刻器的低晶片處理能力。此外，漸變02可以有助于控制對(duì) 掩模材料的選擇。根據(jù)該實(shí)施例的對(duì)于深于例如10um的溝槽的實(shí) 例性工藝可以具有每分鐘3到5 seem的02流動(dòng)率、每分鐘10 - 20 瓦特的功率電平、以及每分鐘2-3mT的壓力級(jí)。
深溝槽蝕刻工藝的可選實(shí)施例 使用更加強(qiáng)烈的基于氟的化學(xué) 物(例如，NF3)。由于對(duì)于硅蝕刻來說，NF3比SF6更容易起反應(yīng)，
用NF3工藝可以實(shí)現(xiàn)增加的硅蝕刻速率。需要增加額外的氣體用于 側(cè)壁4屯化和剖面控制。
在另一個(gè)實(shí)施例中，NF3蝕刻步驟之后是SF6/02處理。根據(jù)該 實(shí)施例，NF3步驟用于以高硅蝕刻速率蝕刻溝槽深度的大部分。然
后，SF6/02蝕刻步驟用于鈍化已有的溝槽側(cè)壁，以及蝕刻溝槽深度
的剩余部分。在圖42F中示出的該實(shí)施例的更改中，以交替的方式 執(zhí)行NF3和SF6/02蝕刻步驟。這樣就產(chǎn)生了具有比直接SF6/02工藝 更高的石圭蝕刻速率的工藝。這樣就在快的蝕刻速率步-驟(NF3)和 生成用于剖面控制的側(cè)壁4屯化的步驟(SF6/02)之間實(shí)現(xiàn)了平4軒。 步驟的平衡控制了側(cè)壁的粗糙度。對(duì)于蝕刻的SF6/Cb部分，還需要 漸變02、功率以及壓力，以保持硅蝕刻速率，以及生成足夠的側(cè) 壁鈍化來有助于控制蝕刻剖面。本領(lǐng)域的技術(shù)人員應(yīng)該理解，結(jié)合 上述實(shí)施例描述的各個(gè)工藝步-銀可以以不同的方式結(jié)合，以實(shí)現(xiàn)最 佳的溝槽蝕刻處理。應(yīng)該明白，這些溝槽蝕刻工藝可以用于在本文 中描述的任何功率器件中的任何溝槽，以及4吏用在其他類型的集成 電路中的任何其他類型的溝槽。
在溝槽蝕刻工藝之前，在硅表面形成溝槽蝕刻掩模，并進(jìn)行圖 樣化以露出將要進(jìn)行溝槽化的區(qū)。如圖43A所示，在一4殳的器件中， 溝槽蝕刻在蝕刻石圭基才反之前，首先蝕刻穿過氮化物層4305和襯墊 (pad)氧化物薄層4303。在形成溝槽中的氧化層期間形成溝槽之 后，襯墊氧化層4303還可以在提升疊加的氮化物層的溝槽的邊緣 處生長(zhǎng)。這樣就產(chǎn)生了一般稱為"鳥嘴"的結(jié)構(gòu)4307，即村墊氧化 層在4妄近氮化物層4305下的溝槽邊纟彖處局部地生長(zhǎng)。隨后將在緊 鄰在具有鳥嘴結(jié)構(gòu)的襯墊氧化層下的溝槽邊緣處形成的源極區(qū)將 會(huì)在溝槽附近變淺。這是非常不希望的。為了消除鳥嘴效應(yīng)，在一 個(gè)實(shí)施例中，在圖43B中示出，非氧化材沖牛(例如，多晶硅)層 4309夾在氮化物層4305和襯墊氧化層4303之間。多晶硅層4309 保護(hù)村墊氧化層4303,以防在隨后的溝槽氧化形成期間被進(jìn)一步氧
化。在另一個(gè)實(shí)施例中，在圖44A中示出，在蝕刻穿過限定溝槽開 口的氮化物層4405和襯墊氧化層4403之后，在基板結(jié)構(gòu)上形成諸 如氮化物的非氧化材料的薄層4405-1。然后，如圖44B所示，從 水平表面去除保護(hù)層4405-1，剩下沿著氮化物-襯墊氧化層結(jié)構(gòu)的 垂直邊緣的隔離層。氮化物隔離層保護(hù)襯墊氧化層4403，以防在隨 后的步驟中被進(jìn)一步氧化，減小了鳥嘴效應(yīng)。在可選實(shí)施例中，為 了減小任何鳥嘴形成的程度，可以結(jié)合在圖43B和44B中所示的實(shí) 施例。也就是，除了從結(jié)合圖44A和44B描述的工藝中生成的隔離 層，也可以將多晶硅層夾置在襯墊氧化層和疊加的氮化物層之間。 可以有其他的更改，例如，在氮化物層的頂部增加另一層(例如， 氧化層)，以當(dāng)蝕刻硅溝槽時(shí)有助于氮化物的選擇性。
如上述結(jié)合各種具有屏蔽柵4及結(jié)構(gòu)的晶體管，介電材料層將屏 蔽電極與柵電極絕緣開來。這種有時(shí)被稱為多晶硅層間介電層或 IPD的電才及間介電層必須以堅(jiān)固和可靠的方式形成，佳:;得它可以經(jīng) 受住在屏蔽電極和柵電極柵電極之間存在的電位差。重新參照?qǐng)D 31E、 31F和31G，示出了用于相關(guān)工藝步驟的簡(jiǎn)化流程。在深蝕刻 溝槽內(nèi)的屏蔽多晶硅3111之后(圖31E),屏蔽介電層3108被深蝕 刻到與屏蔽多晶硅3111同樣的程度(圖31F)。然后，如圖31G所 示，在石圭的上表面上形成柵4及介電層3108a。它是形成IPD層的步 驟。屏蔽介電凹槽蝕刻的假像是在屏蔽電極的任一側(cè)殘留的屏蔽介 電層的上表面上形成淺槽。這在圖45A中示出。最終具有不平坦構(gòu) 形的結(jié)構(gòu)可以引起一致性問題，尤其是隨后的填充步驟。為了消除 這樣的問題，^是出了各種用于形成IPD的改進(jìn)方法。
才艮據(jù)一個(gè)實(shí)施例，在屏蔽介電凹槽蝕刻之后，如圖45B所示， 使用例如低壓化學(xué)氣相淀積(LPCVD )處理沉積多晶硅襯套4508P。 可選地，多晶石圭襯套4508P可以^f叉在屏蔽多晶硅和屏蔽介電層之上 形成，通過使用多晶硅的選擇生長(zhǎng)處理或?qū)?zhǔn)的多晶硅濺射，使得 溝槽側(cè)壁基本沒有多晶硅。多晶硅襯套4508P隨后被氧化轉(zhuǎn)換為二
氧化硅。這可以通過傳統(tǒng)的熱氧化處理執(zhí)行。在溝槽側(cè)壁上沒有形
成多晶硅的實(shí)施例中，這種氧化處理還形成棚-極介電層4508G。另 外，如圖45C所示，在/人溝槽側(cè)壁蝕刻氧化多晶石圭之后，形成棚-才及 介電薄層4508G,剩下的溝槽空腔填充4冊(cè)電極4510。這種處理的優(yōu) 點(diǎn)是多晶硅以非常共形的方式沉積。這樣使得空隙和其他缺點(diǎn)最 小，并且一旦多晶硅在屏蔽介電層和屏蔽電極的頂部沉積，就會(huì)形 成更加平坦的表面。結(jié)果是獲得更加堅(jiān)固和可靠的改進(jìn)IPD層。通 過在氧化之前沿著溝槽側(cè)壁和相鄰石圭表面區(qū)i殳置多晶石圭，隨后的氧 化步驟將會(huì)使得更少的臺(tái)面損耗，以及將不期望的溝槽加寬最小 化。
在可選實(shí)施例中，在圖46A、 46B和46C中示出簡(jiǎn)化的截面圖， 將在溝槽內(nèi)由屏蔽多晶硅凹槽蝕刻產(chǎn)生的空腔填充介電填充材料
4608F，其中，介電填充材料4608F具有與屏蔽介電層4608S相同 的蝕刻速率?？梢允褂酶呙芏鹊入x子體(HDP)氧化沉積、化學(xué)氣 相淀積(CVD)或S走涂3皮璃(SOG)處理中的4壬^f一種來^M亍這個(gè) 步驟，4妾著是平面化步驟，以獲得溝槽頂部的平面。然后，如圖46B 所示，介電填充材泮牛4608F和屏蔽介電材#+ 4608S統(tǒng)一^皮深蝕刻， 使得具有必要厚度的絕緣材料層留在屏蔽電極4611上。然后，如 圖46C所示，沿著溝槽側(cè)壁設(shè)置柵極介電材料之后，剩下的溝槽空 腔填充柵電極。結(jié)果是避免了構(gòu)形不一致的高度共形的IPD層。
在圖47A和47B中的簡(jiǎn)化截面圖中示出用于形成高質(zhì)量IPD 的另一種方法的示例性實(shí)施例。在形成溝槽內(nèi)的屏蔽介電層4708S 和用屏蔽多晶硅填充空腔之后，執(zhí)行屏蔽多晶硅深蝕刻步驟，以使 得屏蔽多晶硅在溝槽內(nèi)凹入。在該實(shí)施例中，屏蔽多晶硅凹槽蝕刻 在溝槽內(nèi)留下更多的多晶硅，使得凹入的屏蔽多晶硅的上表面高于 最終的目標(biāo)深度。在屏蔽多晶硅上表面上的額外多晶硅的厚度被設(shè) 計(jì)為大約與目標(biāo)IPD相同的厚度。然后，屏蔽電極的上部被物理或 化學(xué)地改變，以進(jìn)一步增強(qiáng)其氧化速率?？梢酝ㄟ^將雜質(zhì)(例如，
氟或氬離子)離子注入進(jìn)多晶硅來執(zhí)行化學(xué)或物理地改變電極的方
法，以分別增強(qiáng)屏蔽電才及的氧化速率。優(yōu)選地，如圖47A所示，該 注入在零度下執(zhí)行，也就是，與屏蔽電極垂直，以便不會(huì)物理或化 學(xué)地改變溝槽側(cè)壁。接著，蝕刻屏蔽介電層4708S來將介電層從溝 槽側(cè)壁去除。這種屏蔽介電凹槽蝕刻在剩下鄰近屏蔽電才及4711的 的屏蔽介電層中產(chǎn)生輕微的凹入(類似于圖45A所示)。接著是傳 統(tǒng)的氧化步驟，從而屏蔽電極4711改變的上部以快于溝槽側(cè)壁的 速率被氧化。這樣導(dǎo)致了在屏蔽電極之上而不是沿著溝槽硅表面的 側(cè)壁形成充分厚的絕緣層4708T。在屏蔽電極之上的較厚的棒緣層 4708T形成IPD。改變的多晶石如鏡向氧^f匕補(bǔ)償一些在屏蔽介電層的 上表面由于屏蔽介電凹槽蝕刻形成的槽。然后，執(zhí)行傳統(tǒng)的步驟， 以在溝槽中形成4冊(cè)電才及，生成圖47B中所示的結(jié)構(gòu)。在一個(gè)實(shí)施例 中，改變屏蔽電極以獲得范圍在2:1到5:1的IPD與柵極氧化層的 厚度比率。例如，如果選纟奪了 4:1的比率，對(duì)于在屏蔽電才及上形成 的大約2000埃的IPD，沿著溝槽側(cè)壁大約會(huì)形成500埃的柵極氧化 物。
在可選實(shí)施例中，在屏蔽介電凹槽蝕刻之后執(zhí)行物理或化學(xué)改 變步驟。也就是，蝕刻屏蔽氧化層4708S,以將氧化物乂人溝槽側(cè)壁 去除。這樣4皮露了上述的屏蔽電4及的上部和石圭;波物理或化學(xué)改變的 方法。由于露出溝槽側(cè)壁，所以改變步驟只限于水平表面，也就是， 僅為硅臺(tái)面和屏蔽電極。改變方法(例如，摻雜物的離子注入)將 要在零度(垂直于屏蔽電極)執(zhí)行，以便免于物理或化學(xué)地改變溝 槽側(cè)壁。然后，扭^亍傳統(tǒng)的方法，以在溝才曹中形成沖冊(cè)電才及，因此在 屏蔽電極之上產(chǎn)生較厚的介電層。
在圖48中示出了用于形成改進(jìn)的IPD層的又一方法。才艮據(jù)該 實(shí)施例，在凹進(jìn)的屏蔽氧化層4808S和屏蔽電極4811之上形成由 諸如氧化物制成的厚絕》彖層4808T。優(yōu)選地，使用諸如高密度等離 子(HDP)沉積或增強(qiáng)的等離子化學(xué)氣相淀積(PECVD)的定向沉
積技術(shù)形成厚絕緣層4808T (也就是，"倒置填充(bottm up fill)")。 如圖48所示，定向沉積使得沿著水平面(也就是，在屏蔽電極和 屏蔽氧化層之上)，而不是沿著垂直面(也就是，沿著溝槽側(cè)壁) 形成足夠厚的絕緣層。然后，執(zhí)行蝕刻步驟，以從側(cè)壁上去除氧化 物，而在屏蔽多晶硅上留下足夠的氧化物。然后，執(zhí)行傳統(tǒng)的步驟， 以在溝槽中形成柵電極。除了獲得共形的IPD,該實(shí)施例的優(yōu)點(diǎn)是 防止了臺(tái)面損耗和溝槽加寬，因?yàn)镮PD是通過沉積處理而不是氧化 處理形成的。該技術(shù)的另 一個(gè)優(yōu)點(diǎn)是在溝槽的上拐角獲得圓角。
在另一個(gè)實(shí)施例中，在屏蔽介電層或屏蔽多晶硅凹入之后，在 溝槽內(nèi)生長(zhǎng)掩蔽氧化薄層4卯8P。然后，如圖49A所示，沉積氮化 石圭層4903以覆蓋掩蔽氧化層4908P。然后，不均勻的蝕刻氮化^圭層 4903, 4吏其乂人溝槽的底面(也就是，在屏蔽電才及之上)而不乂人溝槽 側(cè)壁去除。在圖49B中示出最終結(jié)構(gòu)。然后，如圖49C所示，晶片 暴露給氧化環(huán)境，4吏得在屏蔽多晶石圭表面上形成厚氧化層4908T。 由于氮化物層4903能夠不被氧化，沿著溝槽側(cè)壁就不會(huì)發(fā)生顯著 的氧化生長(zhǎng)。然后，通過濕蝕刻，〗吏用例如強(qiáng)磷酸去除氮化物層 4903。如圖49D所示，接著傳統(tǒng)的工藝步驟，以形成棚-極氧化層和 柵極介電層。
在一些實(shí)施例中，IPD層的形成涉及蝕刻處理。例如，對(duì)于IPD 膜在構(gòu)形之上沉積的實(shí)施例，可以首先沉積比期望的最終IPD厚度 厚很多的薄層。這樣做能夠獲得平面薄層，以將初始層的凹槽最小 化到溝槽內(nèi)。然后，蝕刻可以完全填充溝槽和在硅表面上延伸的較 厚的薄層，以將其厚度減小到目標(biāo)IPD層厚度。根據(jù)一個(gè)實(shí)施例， 這個(gè)IPD蝕刻工藝以最少兩個(gè)蝕刻步驟4丸行。第一個(gè)步驟是將薄層 平面化到硅表面。在這個(gè)步驟中，蝕刻的均勻性是非常重要的。第 二個(gè)步驟是在溝槽內(nèi)使IPD層凹進(jìn)期望深度(以及厚度)。在這個(gè) 第二步驟中，IPD層到硅的蝕刻選擇性是很重要的。在凹槽蝕刻步 驟期間露出硅臺(tái)面，并且硅溝槽側(cè)壁和IPD層一樣凹進(jìn)到溝槽內(nèi)。 臺(tái)面上的任何損耗都會(huì)影響實(shí)際的溝槽深度，并且如果包含T溝槽， 也會(huì)影響T溝槽的深度。
在圖50A中所示的一個(gè)示例性實(shí)施例中，各向異性的等離子蝕 刻步驟5002用于將IPD層平面化直到石圭表面。用于等離子蝕刻的 示例性蝕刻速率可以為5000A/min。接著是各向同性的濕蝕刻步驟 5004,以將IPD凹進(jìn)溝槽內(nèi)。優(yōu)選地，使用可控的硅選4奪的溶液執(zhí) 4亍深蝕刻，以^更于當(dāng)暴露時(shí)不會(huì)腐蝕石圭側(cè)壁，以及l(fā)是供可重復(fù)的蝕 刻來獲得精確的凹槽深度。用于濕蝕刻的示例性化學(xué)試劑可以為6: 1的緩沖氧化物蝕刻(BOE)，在25。C產(chǎn)生大約為1100A/min的蝕 刻速率。Rodney Risley的共同轉(zhuǎn)讓的美國(guó)專利第6,465,325號(hào)中提 供了用于適合于該工藝的示例性等離子和濕蝕刻方法的細(xì)節(jié)，其全 部?jī)?nèi)容結(jié)合于此作為參考。用于平面化的第一等離子蝕刻步驟與濕 蝕刻相比，溝才曹之上的IPD層具有4交少的凹^T曹。用于凹槽蝕刻的第 二濕蝕刻步驟與等離子蝕刻相比，產(chǎn)生更好的硅選擇性以及對(duì)硅更 小的損害。在圖50B所示的可選實(shí)施例中，化學(xué)機(jī)械平面化(CMP) 處理用于將IPD薄層平面化直到硅表面。接著是濕蝕刻，以將IPD 凹進(jìn)溝槽內(nèi)。CMP處理使得溝槽之上的IPD層產(chǎn)生4交少的凹槽。 用于凹沖曹蝕刻的濕蝕刻步艱《與CMP相比，產(chǎn)生更好的石圭選4奪性和 對(duì)石圭更小的損害。這些處理的其他結(jié)合也是可能的。
除了 IPD,在結(jié)構(gòu)中期望形成高質(zhì)量的絕緣層，包括溝槽和平 面柵極介電層、層間介電層等。最普遍使用的介電材料是二氧化硅。 有幾個(gè)定義高質(zhì)量氧化膜的參數(shù)。主要是均勻厚度、好的完整性(低 界面陷阱密度)、高電場(chǎng)擊穿強(qiáng)度、以及低漏電平。影響這些性質(zhì) 中的許多性質(zhì)的一個(gè)因素是氧化物生長(zhǎng)的速率。期望能夠精確地控 制氧化物的生長(zhǎng)速率。在熱氧化期間，晶片表面上的帶電粒子產(chǎn)生 氣相反應(yīng)。在一個(gè)實(shí)施例中，用于控制氧化速率的方法通過影響帶 電粒子來完成，典型的為石圭和氧，通過對(duì)晶片施加外部電壓，以減 小或增大氧化速率。這不同于等離子增強(qiáng)型氧化，在晶片之上沒有
形成等離子(具有活性組分)。此外，4艮據(jù)該實(shí)施例，氣體沒有朝 向表面加速，但J又是防止其與表面進(jìn)行反應(yīng)。在示例性實(shí)施例中，
具有高溫能力的反應(yīng)式離子蝕刻(RIE)室可以被用于調(diào)整所需能 量值。RIE室并不用于蝕刻，而是用于施加DC偏壓來控制所需能 量，以減慢和停止氧化。圖51是對(duì)于根據(jù)該實(shí)施例的示例性方法 的流程圖。首先，RIE室用于在測(cè)試環(huán)境下對(duì)晶片施力。DC偏壓 (5100)。在確定抑制表面反應(yīng)所需的勢(shì)能(5110)之后，施加足 夠大的外部偏壓，以防止發(fā)生氧化(5120)。然后，通過控制外部 偏壓(例如，"永沖調(diào)制或其他方法)，可以控制在平均非常高溫度 時(shí)的氧化速率(5130)。這種方法能夠獲得高溫氧化的優(yōu)點(diǎn)(更好 的氧化物流動(dòng)、較低的應(yīng)力、消除各種晶體取向的差動(dòng)生長(zhǎng)等)， 而沒有快速和非均勻生長(zhǎng)的缺點(diǎn)。
盡管例如上述那些結(jié)合圖51的技術(shù)能夠改進(jìn)生成的氧化層的 質(zhì)量，但是尤其在溝槽柵器件中遺留了氧化物的可靠性問題。其中 一個(gè)主要的劣化問題是由于溝槽拐角處的高電場(chǎng)，其中，電場(chǎng)由在 這些點(diǎn)處的柵極氧化物的局部減薄而產(chǎn)生。這樣導(dǎo)致了高柵極漏電 流和低柵極氧化物擊穿電壓。這種影響隨著溝槽器件進(jìn)一步成比例 的減小導(dǎo)通電阻而變4尋更加劇烈，以及隨著減小的柵4及電壓要求， 導(dǎo)致了更薄的4冊(cè)^及氧化物。
在一個(gè)實(shí)施例中，通過使用具有大于二氧化硅的介電常數(shù)(高 K電介質(zhì))的介電材料來解決柵極氧化物的可靠性問題。這樣允許 與非常厚的電介質(zhì)相等的閾電壓和跨導(dǎo)。根據(jù)該實(shí)施例，高K電介
質(zhì)減小了柵極漏電流，并增加了柵極電介質(zhì)的擊穿電壓，而不會(huì)降 j氐器件的導(dǎo)通電阻或漏4及擊穿電壓。顯示所需熱穩(wěn)、定性和適合的界 面狀態(tài)密度的高K材^l"(包4舌A1203、 Hf02、 AlxHfyOz、 Ti02、 Zr02 等)將在溝槽柵和其他功率器件內(nèi)進(jìn)行集成。
^口上所述，為了改善溝沖曹牙冊(cè)功率MOSFET的開關(guān)速度，期望 將晶體管柵極-漏極電容Cgd最小化。與溝槽側(cè)壁相比，在溝槽底部 使用較厚的介電層是上述用于減小Cgd的幾個(gè)方法之一。用于形成 厚的底部氧化層的 一種方法涉及沿著溝槽的側(cè)壁和底部形成掩蔽 氧化物薄層。然后，通過氧化抑制材料(例如，氮化物)層覆蓋薄 氧化層。然后，各向異性地蝕刻氮化物層，使得從溝槽的水平底面 去除所有的氮化物，但是溝槽側(cè)壁保留涂覆的氮化物層。在從溝槽 底部去除氮化物之后，在溝槽的底部形成具有期望厚度的氧化層。 此后，在從溝槽側(cè)壁去除氮化物層和掩蔽氧化物之后形成4交薄的溝 道氧化層。這種用于形成厚底部氧化層的方法及其》務(wù)改在Hurst等 人共同轉(zhuǎn)讓的美國(guó)專利第6，437，386號(hào)中進(jìn)行了更加詳細(xì)的描述， 其全部?jī)?nèi)容結(jié)合于此。其它涉及選4奪氧化沉積用于在溝槽底部形成 厚氧化層的方法在Murphy的共同轉(zhuǎn)讓的美國(guó)專利第6,444,528號(hào)中 進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此。
在一個(gè)實(shí)施例中，在溝槽底部形成厚氧化層的改進(jìn)方法使用低 氣壓化學(xué)汽相淀積(SACVD)處理。才艮據(jù)該方法，在圖52中示出 了示例'f生^4I圖，在蝕刻溝才曹(5210)之后，SACVD用于;兄積高 度共形的氧化層(5220)，例如4吏用正石圭酸乙酯(TEOS)在氧化物 中沒有空隙的填充溝槽?？梢栽趶腎OO托到700托范圍的低氣壓， 以及從大約45(TC到大約60(TC的示例性溫度范圍的條件下執(zhí)4亍 SACVD步艱《。例長(zhǎng)口， TEOS(以mg/min為單4立)與Ozone(以cm3/min 為單位)的比率可以i殳置在2到3的范圍內(nèi)，優(yōu)選地為大約2.4。 4吏用這種工藝，能夠形成具有厚度在大約2000埃到10,000埃之間 的氧化層。應(yīng)該明白，這些數(shù)據(jù)只是為了i兌明的目的，可以4艮據(jù)具 體工藝要求和其他因素(例如，制造設(shè)備場(chǎng)所的氣壓)來變化。可 以通過平《軒沉積速率和形成的氧化層質(zhì)量來獲得最佳溫度。在4交高 的溫度下，沉積速率減慢，可以減小了薄層的收縮。這樣的薄層收 縮可以使得沿著裂痕在溝槽中心的氧化層中形成間隙。
在沉積氧化層之后，從硅表面和在溝槽內(nèi)進(jìn)行深蝕刻，以在溝
槽底部形成具有期望厚度的相對(duì)4交平的氧化層(5240)。例如4吏用 稀釋的HF,可以通過濕蝕刻處理、或濕蝕刻和干蝕刻的結(jié)合執(zhí)行 這個(gè)蝕刻。因?yàn)镾ACVD形成的氧化物易于滲透，所以在沉積之后 它吸收了周圍的濕氣。在優(yōu)選實(shí)施例中，接著深蝕刻執(zhí)行致密步驟 5250,以改善這個(gè)效應(yīng)。例如，可以在例如1000。C大約20分鐘的 條件下通過溫度處理執(zhí)行致密步驟。
該方法的其它優(yōu)點(diǎn)是在SACVD氧化的深蝕刻步驟期間屏蔽終 端溝槽(步驟5230 )的能力，留下填充氧化物的終端溝槽。也就是， 對(duì)于上述終端結(jié)構(gòu)(包括填充介電材料的溝槽)的各種實(shí)施例，相 同的SACVD步驟可以用于將終端溝槽填充氧化物。此外，通過在 深蝕刻期間掩蔽場(chǎng)終端區(qū)，相同的SACVD處理步驟可以使得在終 端區(qū)形成場(chǎng)氧化層，消除另外所需的工藝步驟以形成熱場(chǎng)氧化層。 此外，該工藝4是供了另外的靈活性，因?yàn)樵谟捎诠铔]有通過熱氧化 處理損4毛而是在SAVCD沉積期間i殳置在兩個(gè)位置而過分蝕刻的情 況下，其允許終端介電層和厚底部氧化層完整的再加工。
在另 一個(gè)實(shí)施例中，用于在溝槽底部形成厚氧化層的另 一種方 法使用定向TEOS處理。根據(jù)該實(shí)施例，在圖53中示出了示例性 流程圖，TEOS的共形特性與等離子增強(qiáng)化學(xué)氣相淀積(PECVD) 的定向特性結(jié)合，以選擇性地沉積氧化物(5310)。這種結(jié)合能夠 在水平表面具有比垂直表面更高的沉積速度。例如，使用這種工藝 沉積的氧化層可以在溝槽底部具有2500 i矣的厚度，以及在溝槽側(cè) 壁上具有大約800埃的平均厚度。然后，各向同性地蝕刻氧化物， 直至從側(cè)壁上去除所有的氧化物，在溝槽底部保留氧化層。蝕刻工 藝可以包4舌干頂部氧4匕物蝕刻(dry top oxide etch )步艱《5320,才妄 著是濕緩沖氧化物蝕刻(BOE)步驟5340。對(duì)于這里所描述的示例 性實(shí)施例，在蝕刻之后，在溝槽底部保留具有例如1250埃厚度的 氧化層，而去除所有的側(cè)壁氧化物。
在特定實(shí)施例中，集中在結(jié)構(gòu)的上表面4吏用干頂部氧化物蝕 刻，以加速的速率蝕刻頂部區(qū)域的氧^f匕物，而以減小^艮多的速率蝕
刻溝槽底部的氧化物。這種本文中稱為"霧蝕刻(fogetch)"的蝕
刻類型包括小心地平纟軒蝕刻條件和蝕刻化學(xué)物以產(chǎn)生期望的選拷:
性。在一個(gè)實(shí)例中，在相對(duì)專交1氐的功率和壓力下<吏用具有頂部電源
的等離子蝕刻才幾(例4口， LAM 4400)來4丸4亍這個(gè)蝕刻工藝。功率 和壓力的示例值可以分別在200 - 500瓦特和250 - 500毫4乇之間的 范圍內(nèi)?？梢允褂貌煌奈g刻化學(xué)物。在一個(gè)實(shí)施例中，組合氟化 4勿(侈'W口， C2F6)和氣，在侈'W口大約5:1的最4圭比率(傷W口， C2F6 為190sccm, Cl為40 sccm)下混合，產(chǎn)生期望的選擇性。使用氯 作為部分氧化蝕刻化學(xué)物不常見，因?yàn)槁雀籢:的用于蝕刻金屬或 多晶硅，并且它一般抑制氧化物的蝕刻。然而，為了這種類型的選 擇蝕刻的目的，這種組合工作的很好，因?yàn)镃2F6很強(qiáng)烈的蝕刻接 近上表面的氧化物，較高的能量使得C2F6克服氯的影響，同時(shí)接 近于溝槽底部，氯減慢了蝕刻速度。在這個(gè)主要的干蝕刻步驟5320 之后，先于BOE蝕刻5340的是清除蝕刻5330。應(yīng)該明白，才艮據(jù)該 實(shí)施例，通過孩史小地調(diào)節(jié)可以沖艮據(jù)等離子蝕刻才幾改變的壓力、能量、 以及蝕刻化學(xué)物實(shí)現(xiàn)最佳的選擇性。
如果期望獲得具有目標(biāo)厚度的底部氧化層，根據(jù)該實(shí)施例的 PECVD/蝕刻工藝可以重復(fù)一次或多次。該工藝還4吏得在溝槽之間 的水平臺(tái)面上形成厚氧化層?？梢栽跍喜壑谐练e多晶石圭并在表面上 深蝕刻之后^皮蝕刻該氧化層，使得保護(hù)溝槽底部的氧化物免受隨后 蝕刻步^^的影響。
可以有用于在溝槽底部選4f性形成厚氧化層的其他方法。圖54 示出一個(gè)示例性方法的流程圖，使用高密度等離子(HDP)沉積以 防止在溝槽側(cè)壁上形成氧化層(5410)。 HDP沉積的特性是它隨著 ;冗積4蟲刻，與定向TEOS方法相比，在溝一曹側(cè)壁上形成相X于于溝沖曹 底部的氧化物較少的氧化物。然后，使用濕蝕刻(步驟5420)，以
從側(cè)壁上去除一些或清除氧化物，而保留在溝槽底部上的厚氧化
層。如圖55所示，這種工藝的優(yōu)點(diǎn)是在溝槽頂部的側(cè)面斜坡5510 遠(yuǎn)離溝槽5500，使得更加容易實(shí)現(xiàn)無孔多晶硅填充。在多晶硅填充
(步驟5440)之前，可以使用上述"霧蝕刻，，(步驟5430)來將一 些氧化物從頂部蝕刻掉，使得在多晶硅蝕刻之后，更少的氧化物需 要從頂部蝕刻掉。HDP沉積處理也可以用于在具有掩埋電極的溝槽
(例如，具有屏蔽柵極結(jié)構(gòu)的溝槽MOSFET )中的兩個(gè)多晶硅層之 間沉積氧4tl物。
根據(jù)圖56所示的又一方法，選擇的SACVD處理用于在溝槽 底部上形成厚氧化層。該方法利用SACVD在較低的TEOS: Ozone 比率變得有選擇力的能力。氧化物在氮化硅中具有非常慢的沉積速 度，但是在硅中能夠快速的沉積。TEOS與Ozone的比率越低，沉 積就變得更有選^^奪性。根據(jù)該方法，在蝕刻溝槽(5610)之后，在 溝槽陣列的硅表面上生長(zhǎng)襯墊氧化層(5620)。然后，在襯墊氧化 層上沉積氮化物薄層(5630)。接著是各向異性地蝕刻，以從水平 面上去除氮化物層，且在溝槽側(cè)壁上保留氮化物層(5640)。然后， 例如在大約為0.6的TEOS: Ozone比率、大約405。C的條件下，在 包括溝槽底部的水平面上沉積選擇的SACVD氧化物(5650 )。然后， 通過溫度處理選擇地將SACVD氧化物致密(5660)。然后，執(zhí)行氧 化物-氮-氧化物蝕刻，以清除溝槽側(cè)壁上的氮化物和氧化物 (5670 )。
如上所述，與溝槽側(cè)壁相比在在柵極溝槽底部使用較厚的氧化 層的一個(gè)原因是減小改進(jìn)了開關(guān)速度的Qgd或柵極-漏極電荷。相同 的原因指定溝槽的深度大約與阱結(jié)的深度相同，以將溝槽疊加最小 化到漂移區(qū)內(nèi)。在一個(gè)實(shí)施例中，用于在溝槽底部形成厚介電層的 方法將厚介電層延伸到溝槽側(cè)。這使得底部氧化層的厚度與溝槽深 度和阱結(jié)深度無關(guān)，并使得溝槽和溝槽中的多晶硅深于阱結(jié)，而不 會(huì)增加Qgd。
圖57到圖59示出才艮據(jù)這種方法形成厚底部介電層的示例性實(shí) 施例。圖57A示出在其已經(jīng);故蝕刻^f又覆蓋溝槽側(cè)壁之后，襯墊氧化 薄層5710和氮化物層5720沿著溝槽i殳置的簡(jiǎn)化和部分截面圖。如 圖57B所示，這樣能夠?qū)崿F(xiàn)邱于墊氧化層S710的蝕刻，以露出溝槽 底部的硅和管芯的上表面。接著是所露出硅的各向異性蝕刻，結(jié)果 是如圖58A所示的結(jié)構(gòu)，其中，頂部硅和溝槽底部的硅都已經(jīng)被去 除到期望的深度。在可選實(shí)施例中，可以掩蔽上表面的硅，使得在 硅蝕刻期間，僅蝕刻溝槽底部。接下來，執(zhí)行氧化步驟，以在沒有 -陂氮化物層5720覆蓋的位置上生長(zhǎng)厚氧化層5730，結(jié)果是圖58B 所示的結(jié)構(gòu)。例如，氧化層的厚度可以為大約1200埃到2000埃。 然后，去除氮化物層5720，并蝕刻掉襯墊氧化層5710。襯墊氧化 層的蝕刻將會(huì)引起厚氧化層5730的一些減薄。剩下的工藝可以4吏 用標(biāo)準(zhǔn)的流禾呈，以形成4冊(cè)電才及、阱、以及源才及結(jié)，結(jié)果是如圖59 所示的示例性結(jié)構(gòu)。
如圖59所示，最終的柵極氧化層包括沿著溝槽側(cè)壁延伸到區(qū) 5740中的阱結(jié)之上的底部厚層5730。在一些實(shí)施例中，其中，溝 槽旁邊的阱區(qū)中的溝道摻雜在接近漏極側(cè)5740處具有較少的摻雜 物，該區(qū)與接近源極的區(qū)相比， 一般具有較低的閾電壓。沿著疊加 到區(qū)5740中的溝道的溝槽側(cè)延伸較厚的氧化層將不會(huì)增加器件的 閾電壓。也就是，該實(shí)施例使得最優(yōu)化阱結(jié)深度和側(cè)壁氧化物最佳， 以將Qgd最小化，而不會(huì)影響器件的導(dǎo)通電阻。本領(lǐng)域的技術(shù)人員 應(yīng)該明白，在溝槽底部形成厚氧化層的方法可以應(yīng)用在上述各種器 件中，包括屏蔽柵極、結(jié)合各種電荷平衡結(jié)構(gòu)的雙柵極、以及其他 溝槽柵器件。
本領(lǐng)域的4支術(shù)人員還應(yīng)該明白，任何上述用于在溝槽底部形成 厚氧化層和用于IPD的工藝可以4吏用在用于形成本文所述的4壬4可溝 才冊(cè)晶體管的工藝中?？梢詫?duì)這些工藝進(jìn)行其它更改。例如，如結(jié)合 圖47A和圖47B描述的工藝，硅的化學(xué)或物理改變可以增強(qiáng)其氧化
速度。根據(jù)一個(gè)這樣的實(shí)施例，鹵離子種類(例如，氟、溴等)以
零度注入到溝槽底部的硅中。該注入可以發(fā)生在大約15 KeV或更 小的示例性能量、大于1E"(例如，1E"到5E17)的示例性量、以 及90(TC到115(TC之間的示例性溫度下。在溝沖曹底部的卣素注入?yún)^(qū) 中，氧化層以與溝槽側(cè)壁相比加速的速度生長(zhǎng)。
上述多個(gè)溝槽器件為了電荷平衡的目的包括溝槽側(cè)壁摻雜。例 如，圖5B和圖5C、以及圖6到圖9A中所示的所有實(shí)施例具有溝 槽側(cè)壁摻雜結(jié)構(gòu)。側(cè)壁摻雜技術(shù)存在由于物理約束限制、深溝槽和 /或溝槽的垂直側(cè)壁產(chǎn)生的限制。氣源或角度注入可以用于形成溝槽 側(cè)壁4參雜區(qū)。在一個(gè)實(shí)施例中，改進(jìn)的溝槽側(cè)壁4參雜4支術(shù)4吏用等離 子摻雜或脈沖等離子摻雜技術(shù)。該技術(shù)利用施加到包含在摻雜離子 的等離子體中的晶片的脈沖電壓。施加的電壓加快了離子從陰極套 注入晶片的速度。施加的電壓是受脈沖作用的，并持續(xù)作用直到實(shí) 現(xiàn)期望的結(jié)果。該技術(shù)能夠使許多這樣的溝槽器件實(shí)現(xiàn)共形摻雜技 術(shù)。此外，該工藝的高生產(chǎn)量減小了制造工藝的總費(fèi)用。
本領(lǐng)域的技術(shù)人員應(yīng)了解，等離子摻雜或脈沖等離子摻雜技術(shù) 并不限于溝槽電荷平衡結(jié)構(gòu)，還可以應(yīng)用到其他結(jié)構(gòu)，包括溝槽終 端結(jié)構(gòu)和溝槽漏4及、源4及或主體連4姿。例如，該方法可以用于摻雜 屏蔽溝才曹結(jié)構(gòu)(例如，那些結(jié)合圖4D、 4E、 5B、 5C、 6、 7、 8和 9A所描述的結(jié)構(gòu))的溝槽側(cè)壁。此外，該4支術(shù)可以用于形成均勻 摻雜的溝道區(qū)。當(dāng)反向偏置功率器件時(shí)的耗盡區(qū)到溝道區(qū)(p阱結(jié)) 的滲透通過該結(jié)兩側(cè)上的電荷集中控制。當(dāng)外延層的摻雜濃度很高 時(shí)，到該結(jié)的滲透可以允許穿通，以限制擊穿電壓或要求長(zhǎng)于期望 長(zhǎng)度的溝道來保持低的導(dǎo)通電阻。為了將溝道的滲透最小化，可以 要求較高的溝道摻雜濃度，可以使得減小閾值。由于該閾值是通過 溝才曹MOSFET中源才及下面的峰;農(nóng)度(peak concentration )確定的， 溝道中的均勻摻雜濃度可以提供溝道長(zhǎng)度和擊穿電壓之間更好的 平衡。
可以使用其他方法獲來得更加均勻的溝道濃度，包括使用外 延工藝形成溝道結(jié)、4吏用多種能量注入、以及其他用于形成突起結(jié) 的技術(shù)。另一種技術(shù)使用具有輕摻雜的保護(hù)層的初始晶片。以這種 方式，補(bǔ)償被最小化，且向上擴(kuò)散可以用于形成更均勻的溝道摻雜 剖面。
溝槽器件可以利用閾值是通過沿著溝槽側(cè)壁的溝道摻雜濃度 來設(shè)置的事實(shí)。允許高摻雜濃度遠(yuǎn)離溝槽，同時(shí)保持低閾值的工藝 能夠幫助防止穿通機(jī)構(gòu)。在柵極氧化工藝之前提供p阱摻雜使得分 離阱P型雜質(zhì)(例如，硼)進(jìn)入溝槽氧化層，以減小溝道中的濃度， 因此減小了閾值。將該工藝和上述技術(shù)結(jié)合能夠提供更短的溝道而 不會(huì)穿通。
一些功率應(yīng)用要求測(cè)量流過功率晶體管的電流量。典型地通過 隔離和測(cè)量總器件電流的 一部分，然后用于推斷流過器件的總電流 來完成。隔離部分的總器件電流流過電流感應(yīng)或4企測(cè)器件，生成表 示隔離電流大小的信號(hào)，然后其用于確定總的器件電流。這種設(shè)置 是公知的鏡像電流源。電流感應(yīng)晶體管通常整體制造為兩個(gè)器件共
享共同的基板(漏極)和柵極的功率器件。圖60是具有電流感應(yīng) 器件6002的MOSFET 6000的簡(jiǎn)化圖。流過主MOSFET 6000的電 流在主晶體管和電流感應(yīng)部6002之間4安比例劃分為4皮此的有源區(qū)。 因此，通過測(cè)量流過感應(yīng)器件的電流，然后將感應(yīng)電流乘以有源區(qū) 的比率來計(jì)算流過主MOSFET 6000的電流。
用于從主器件隔離電流感應(yīng)器件的各種方法在Yedinak等人的 題為"Method of Isolating the Current Sense on Planar or Trench Stripe Power Devices while Maintaining a Continuous Stripe Cell，，的共有美 國(guó)專利申請(qǐng)第10/315,719中進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此作為 參考。以下將描述用于將感應(yīng)器件與各種功率器件集成的實(shí)施例， 包^"那些具有電荷平纟軒結(jié)構(gòu)的器件。才艮據(jù)一個(gè)實(shí)施例，在具有電荷 平衡結(jié)構(gòu)和整體集成的電流感應(yīng)器件的功率晶體管中，優(yōu)選地，電
流感應(yīng)區(qū)形成具有相同的連續(xù)MOSFET結(jié)構(gòu)和電荷平4軒結(jié)構(gòu)。在 電荷平衡結(jié)構(gòu)中沒有保持連續(xù)性，將會(huì)由于電荷失配使得擊穿電壓 降低，引起電壓提供區(qū)不會(huì)完全耗盡。圖61A示出一個(gè)具有平面柵 才及結(jié)構(gòu)和隔離的電流感應(yīng)結(jié)構(gòu)6115的電荷平4軒MOSFET 6100的示 例性實(shí)施例。在該實(shí)施例中，電荷平4舒結(jié)構(gòu)包括在漂移區(qū)(n型) 6104內(nèi)形成的相反導(dǎo)電性(該實(shí)例中為p型)柱6126。例如，p型 柱6126可以以摻雜多晶硅或外延填充溝槽形成。如圖61A所示， 電荷平4軒結(jié)構(gòu)在電流感應(yīng)結(jié)構(gòu)6115下^f呆持連續(xù)性。覆蓋電流反應(yīng) 器件6115表面區(qū)的感應(yīng)襯墊金屬6113通過介電區(qū)6117電子地與源 極金屬6116分離開來。應(yīng)該明白，具有相似結(jié)構(gòu)的電流感應(yīng)器件 可以與任何本文中所描述的任何其他功率器件進(jìn)行集成。例如，圖 61B示出了電流感應(yīng)器件怎樣與具有屏蔽棚4及的溝槽MOSFET進(jìn) 行集成的實(shí)例，可以通過調(diào)節(jié)溝槽深度和偏置溝槽內(nèi)的屏蔽多晶硅 來獲得電荷平衡。
有許多期望將二極管與功率晶體管集成在相同管芯上的功率 應(yīng)用。這樣的應(yīng)用包括溫度感應(yīng)、靜電》丈電(ESD)保護(hù)、源鉗位、 以及其中的電壓劃分。例如，對(duì)于溫度感應(yīng)， 一個(gè)或多個(gè)串寫關(guān)的二 極管整體地與功率晶體管集成，借此二極管的陽極和陰極端用于分 隔結(jié)合焊盤(bond pad )，或者使用導(dǎo)電互連連接到整體控制電路部 件。通過二纟及管的正向電壓(Vf)的變化來感應(yīng)溫度。例如，與功 率晶體管的柵極端子具有適當(dāng)?shù)南嗷ミB接，由于二極管的Vf隨著 溫度降低，4吏得棚4及電壓凈皮^^氐，以減小流過器件的電流，直至達(dá) 到期望的溫度。
圖62A示出具有串聯(lián)溫度傳感二極管的MOSFET 6200A的示 例性實(shí)施例。MOSFET 6200A包4舌二4及管結(jié)構(gòu)6215,其中，具有交 替導(dǎo)電性的摻雜多晶硅形成三個(gè)串聯(lián)的溫度感應(yīng)二極管。在該示例 性實(shí)施例中，器件6200A的MOSFET部分使用在n型外延漂移區(qū)
6204內(nèi)形成相反導(dǎo)電性區(qū)的p型外延填充的電荷平衡溝槽。如圖所 示，優(yōu)選地，電荷平纟釺結(jié)構(gòu)在溫度感應(yīng)二極管結(jié)構(gòu)6215的下面保 持連續(xù)性。在石圭表面頂上的場(chǎng)介電(氧4匕)層6219的頂部形成二 才及管結(jié)構(gòu)。P型結(jié)隔離區(qū)6221可以4壬意地在介電層6219下擴(kuò)散。 在圖62B中示出沒有這種p型結(jié)的器件6200B。為了確認(rèn)獲得串聯(lián) 正向偏置的二才及管，使用短3各金屬6223以將反向偏置的P/N+結(jié)短 3各。在一個(gè)實(shí)施例中，穿過該結(jié)l丸行p+注入以及擴(kuò)散，以形成 N+/P/P+/N+結(jié)構(gòu)，其中，在短路金屬6223下出現(xiàn)p+來獲得改善的 歐姆4妾觸。對(duì)于也可以穿過N/P+結(jié)擴(kuò)散的相反極性N+,以形成 +/]^射+/ +結(jié)構(gòu)。同樣，本領(lǐng)域的技術(shù)人員應(yīng)該理解，這種類型的 溫度感應(yīng)二4及管可以4吏用在任何一種結(jié)合本文描述的許多其他特 征的各種功率器件中。例如，圖62C示出具有屏蔽溝槽斥冊(cè)極結(jié)構(gòu)的 MOSFET6200C，其中，屏蔽電4及可以用于電荷平4軒。
在另一個(gè)實(shí)施例中，通過使用與用于溫度感應(yīng)二極管的器件 6200所示相似的隔離技術(shù)，實(shí)現(xiàn)了不對(duì)稱的ESD保護(hù)。為了ESD 保護(hù)的目的，二極管結(jié)構(gòu)的一端電連接到源極端子，另一端連接到 器件的柵極端子?？蛇x地，如圖63A和63B所示，通過不短路任何 背接N十/P/N+結(jié)獲得對(duì)稱ESD保護(hù)。圖63A中所示的示例性 MOSFET 6300A使用平面柵極結(jié)構(gòu)，并使用用于電荷平纟lf的相反導(dǎo) 電性柱，圖63B所示的示例性MOSFET 6300B是具有屏蔽棚-極結(jié) 構(gòu)的溝槽柵器件。為了防止電荷平衡中的不均勻，電荷平衡結(jié)構(gòu)在
柵極結(jié)合焊盤金屬和任何其他控制元件結(jié)合焊盤的下面延伸。
圖64A到圖64D示出了示例性ESD保護(hù)電路，其中，通過上 述二極管結(jié)構(gòu)保護(hù)主器件、柵極可以是使用任何一種電荷平衡或其 他技術(shù)的任何一種本文所描述的功率器件。圖64A示出對(duì)稱隔離的 多晶硅二極管ESD保護(hù)的簡(jiǎn)化圖，圖64B示出了標(biāo)準(zhǔn)背接隔離的 多晶硅二極管ESD保護(hù)電路。圖64C所示的ESD保護(hù)電路使用用 于BVw快恢復(fù)的NPN晶體管。BVcer中的下標(biāo)"cer，，表示反向偏
置的集電極-發(fā)射極雙極晶體管結(jié)，其中，到基極的連接使用電阻 來控制基極電流。低阻抗使得大部分發(fā)射極電流通過基極遷移，防 止發(fā)射極-基極結(jié)導(dǎo)通，也就是，注入少量載流子返回集電極?？梢?通過電阻值設(shè)置導(dǎo)通條件。當(dāng)載流子被注入返回集電極時(shí)，發(fā)射極 和集電極之間的保持電壓減小-稱為"快恢復(fù)，，現(xiàn)象?？梢酝ㄟ^調(diào) 整基極-集電極電阻RBE的值來設(shè)置BVcer快恢復(fù)被觸發(fā)的電流。圖
64D示出了使用硅控整流器或SCR和所示二極管的ESD保護(hù)電路。 通過^f吏用棚^及陰才及短^各結(jié)構(gòu)，可以控制觸發(fā)電流。二才及管擊穿電壓 可以用于偏置SCR鎖存電壓。上述整體的二極管結(jié)構(gòu)可以使用在這 些或其他的任何ESD保護(hù)電路中。
在一些功率應(yīng)用中，功率開關(guān)器件重要的性能特性是其等效串 聯(lián)電阻或測(cè)量開關(guān)纟冬端或4冊(cè)才及阻:阮的ESR。例4口，在^f吏用功率 MOSFET的同步降壓轉(zhuǎn)換器中，較低的ESR有助于減小開關(guān)損耗。 在溝槽柵MOSFET的情況下，其柵極ESR很大程度上由填充多晶 硅的溝槽的尺寸來確定。例如，柵極溝槽的長(zhǎng)度可以通過封裝限制 (例如，最小絲焊結(jié)合焊盤大小)來限定。眾所周知，對(duì)多晶硅應(yīng) 用硅化物薄膜可以降低柵極電阻。然而，在溝槽MOSFET中使用 石圭化物薄膜出現(xiàn)4艮多問題。在典型的平面分立MOS結(jié)構(gòu)中，在結(jié) 已經(jīng)纟皮注入并驅(qū)動(dòng)到各自的深度之后，柵4及多晶石圭可以被硅化。對(duì) 于柵極多晶硅被凹進(jìn)的溝槽柵器件，應(yīng)用硅化物變得更加復(fù)雜。傳 統(tǒng)硅化物的使用限制最高溫度，晶片能夠經(jīng)受大約小于90(TC的快 速硅化處理。當(dāng)形成擴(kuò)散區(qū)(例如，源極、漏極和阱)時(shí)，這給制 造工藝過程設(shè)置了4艮大的限制。用于硅化的最典型的金屬是鈦。其 他諸如鴒、鉭、鈷和鉑的金屬也可以用于更高的熱預(yù)算快速硅化處 理，提供更大的處理范圍。還可以通過各種設(shè)計(jì)技術(shù)來減小柵極 ESR。
下面描述各種用于形成具有更低ESR的電荷平衡功率開關(guān)器 件的實(shí)施例。在圖65所示的一個(gè)實(shí)施例中，過程6500包括形成具有出于屏蔽和/或電荷平衡目的在溝槽下部形成較低電極的溝槽(步
驟6502)。接著是沉積和蝕刻IPD層(步驟6504)。可以通過/>知 的工藝形成IPD層?？蛇x地，上述任何一種結(jié)合圖45到50的工藝 可以用于形成IPD層。接下來，在步驟6506中，使用7>知工藝沉 積并蝕刻上部電4及或棚-才及多晶石圭。4妄著是注入并驅(qū)動(dòng)阱和源4及區(qū) (步驟6508 )。在步驟6508之后的步驟6510中，硅化物被應(yīng)用到 柵極多晶珪。然后，在步驟6512中，沉積和平面化介電層。在該 工藝的更改中，首先4丸行沉積和平面化介電層的步驟6512,然后在 形成硅化物接觸之后，打開接觸孔來到達(dá)源極/主體和柵極。這兩個(gè) 實(shí)施例依靠通過低于硅化物薄膜轉(zhuǎn)變點(diǎn)的低溫退火激活的重?fù)诫s 主體注入?yún)^(qū)。
在另一個(gè)實(shí)施例中，多晶硅柵極被金屬柵極代替。根據(jù)該實(shí)施 例，通過使用對(duì)準(zhǔn)的源極沉積例如Ti形成金屬柵才及，以改善溝槽結(jié) 構(gòu)中的填充能力。在應(yīng)用金屬柵極之后， 一旦已經(jīng)注入并驅(qū)動(dòng)結(jié)， 介電選擇包4舌HDP和TEOS,以將4冊(cè)極與源才及/主體4妻觸隔離開來。 在可選實(shí)施例中，具有各種從鋁到銅的金屬選擇的波紋和雙波鄉(xiāng)丈方 法用于形成4冊(cè)才及端子。
柵極導(dǎo)體的布局也可以影響柵極ESR和器件的總開關(guān)速度。在 圖66A和66B所示的另一個(gè)實(shí)施例中，布局4支術(shù)將垂直^5圭化表面多 晶硅長(zhǎng)條(stripe)和凹溝槽多晶硅結(jié)合來減小柵極ESR。參照?qǐng)D 66A,示出高度簡(jiǎn)化的器件結(jié)構(gòu)6600,其中，硅化物涂覆的多晶硅 線6604沿著垂直于溝槽長(zhǎng)條6602的硅表面延伸。圖66B示出沿著 AA，軸的器件6600的簡(jiǎn)化截面圖。石圭化多晶-圭線6604在與溝槽的 交叉處4妄觸柵4及多晶硅。多個(gè)石圭化多晶線6604可以在石圭表面的頂 面延4申，以減小4冊(cè)電才及的電阻率。例^口，通過具有兩個(gè)或兩個(gè)以上 互連層的處理-使得這個(gè)和其他布局技術(shù)成為可能，可以用于改善在 本文描述的任何一種溝槽棚-極器件中的柵極ESR。
電路應(yīng)用
例如，由于通過本文所描述的各種器件和工藝技術(shù)提供的器件 導(dǎo)通電阻的顯著減小，可以減小由功率器件占用的芯片區(qū)。結(jié)果， 這些具有低壓邏輯和控制電路的高壓器件的整體集成變得更加可 行。在典型的電路應(yīng)用中，可以與功率器件集成在相同管芯上的各 種類型的功能包括功率控制、感應(yīng)、保護(hù)和接口電路。在功率器件 與其他電路整體集成中的重要問題是用于將高壓功率器件與低壓 邏輯或控制電路電隔離的技術(shù)。存在許多^^知的方法來實(shí)現(xiàn)，包括
結(jié)隔離、介電隔離、絕纟彖體石圭(silicon-on-insulator )等。
下面，將描述"i午多用于功率開關(guān)的電流應(yīng)用，其中，各種電流 部件可以集成在相同的芯片上。圖67示出要求較低電壓器件的同 步降壓轉(zhuǎn)換器(DC-DC轉(zhuǎn)換器)。在該電if各中，n溝道MOSFETQl (通常被稱為"高側(cè)開關(guān)")設(shè)計(jì)為具有適度的低導(dǎo)通電阻但有快 的開關(guān)速度，以將功率損耗最小化。MOSFETQ2 (通常稱為"低側(cè) 開關(guān)")設(shè)計(jì)為具有非常低的導(dǎo)通電阻和適度的高開關(guān)速度。圖68 示出另一個(gè)更適合用于中到高壓器件的DC-DC轉(zhuǎn)換器。在該電路 中，主開關(guān)器件Qa顯示出快開關(guān)速度和高阻斷電壓。因?yàn)樵撾奮各 使用變壓器，所以較少的電流流過晶體管Qa，使得其具有適當(dāng)?shù)?導(dǎo)通電阻。對(duì)于同步整流器Qs，可以4吏用具有非常低的導(dǎo)通電阻、 快開關(guān)速度、非常4氐的反向恢復(fù)電荷、以及^氐電才及間電容的 MOSFET。其他實(shí)施例和對(duì)這種DC-DC轉(zhuǎn)換器的改進(jìn)在Elbanhawy 的題為 "Methods and Circuit for Reducing Losses in DC-DC Converters，，的共同轉(zhuǎn)讓的美國(guó)專利申請(qǐng)第10/222,481號(hào)(代理案號(hào) 18865-91-1/17732-51430)中進(jìn)行了詳細(xì)的描述，其全部?jī)?nèi)容結(jié)合于 此作為參考。
上述各種功率器件的任4可一種可以用于圖67和68的轉(zhuǎn)換器電 路中的MOSFET。例如，圖4A中所示的雙柵極MOSFET類型是當(dāng) 用在實(shí)現(xiàn)同步降壓轉(zhuǎn)換器時(shí)提供特定優(yōu)點(diǎn)的一種類型。在一個(gè)實(shí)施
例中，特殊的驅(qū)動(dòng)設(shè)置利用由雙柵極MOSFET提供的所有特征。 在圖69中示出該實(shí)施例的實(shí)例，其中，高側(cè)MOSFETQl的第一棚-極端子G2的電位通過由二才及管Dl、電阻R1和R2、以及電容C1 組成的電3各來確定。Ql的柵4及端子G2處的固定電位可以調(diào)節(jié)為最 好的Qgd,以最優(yōu)化晶體管的開關(guān)時(shí)間。高側(cè)MOSFET Ql的第二 柵極端子Gl從脈寬調(diào)制(PWM)控制器/驅(qū)動(dòng)器(未示出)接收普 通柵極驅(qū)動(dòng)信號(hào)。如圖所示，低側(cè)開關(guān)晶體管Q2的兩個(gè)柵電極類 似地4皮驅(qū)動(dòng)。
在可選實(shí)施例中，在圖70A中示出一個(gè)實(shí)例，高側(cè)開關(guān)的兩個(gè) 柵電極分別被驅(qū)動(dòng)，以進(jìn)一步使電路性能最優(yōu)。根據(jù)該實(shí)施例，不 同的波形驅(qū)動(dòng)高側(cè)開關(guān)Ql的棚4及端子Gl和G2，以實(shí)^L過渡期間 最好的開關(guān)速度和剩余周期期間器件最好的導(dǎo)通電阻。在所示的一 個(gè)實(shí)例中，在轉(zhuǎn)換期間大約5伏特的電壓給高側(cè)開關(guān)Ql的柵極輸 送非常低的Qgd,導(dǎo)致高的開關(guān)速度，但是在過渡期tdl和td2之前
和之后，Ros。n并不在其最低值。然而，由于在轉(zhuǎn)換期間Rds。。不是
顯著的損耗方，所以這并不會(huì)對(duì)電路的操作產(chǎn)生不利的影響。為了 在剩余的脈沖持續(xù)期間確保最低的RDS。n，柵極端子G2處的電位 Vg2提高到第二電壓Vb,其中，在圖70B的時(shí)序圖中所示的時(shí)間tp 期間第二電壓Vb高于Va。這種驅(qū)動(dòng)i殳計(jì)實(shí)現(xiàn)了最優(yōu)的效率。對(duì)這 種驅(qū)動(dòng)i殳計(jì)的更改在Elbanhawy的題為"Driver for Dual Gate MOSFETs"的普通注冊(cè)的美國(guó)專利申請(qǐng)第10/686,859號(hào)(代理案號(hào) 17732-66930)中進(jìn)行了更為詳細(xì)的描述，其全部?jī)?nèi)容結(jié)合于此作 為參考。
封裝技術(shù)
對(duì)于所有的功率半導(dǎo)體器件的重要問題是用于將器件連接到 電路的外殼或封裝。半導(dǎo)體管芯一般使用金屬粘合層(例如，焊接)
或填充金屬的環(huán)氧粘合劑連接到金屬焊盤。導(dǎo)線一般粘附到芯片的 頂部，然后，使那個(gè)突起通過模制的主體。然后，該裝配安裝在電 路板。外殼提供半導(dǎo)體芯片和電子系統(tǒng)及其周圍環(huán)境之間的電和熱 連接。低寄生電阻、電容、以及電感是對(duì)于能夠?qū)崿F(xiàn)與芯片更好連 接的外殼的期望電特性。
已經(jīng)提出的封裝技術(shù)的改進(jìn)主要集中在減小封裝中的電阻和 電感。在特定的封裝技術(shù)中，焊球或銅鈕分布在芯片的相對(duì)較薄(例
如，2-5 (^m)的金屬表面上。通過在金屬表面的大面積上分布金 屬連接，金屬中的電流路徑做的更短，并減小了金屬電阻。如果芯 片的凸起側(cè)連接到銅導(dǎo)線架或連接到印制電路板上的銅線，與絲焊 方法相比，減小了功率器件的電阻。
圖71和72分別示出模制和非模制封裝的簡(jiǎn)化截面圖，使用將 導(dǎo)線架連接到芯片的金屬表面的焊球或銅鈕。如圖71所示的模制 封裝7100包括導(dǎo)線架(leadframe) 7106，其通過焊5求或銅4丑7104 連接到管芯7102的第一側(cè)。遠(yuǎn)離導(dǎo)線架7106的管芯7102的第二 側(cè)通過模制材料被露出。在典型的垂直功率晶體管中，管芯的第二 側(cè)形成漏極端子。管芯的第二側(cè)可以在電路板上形成到焊盤的直接 電連接，因此為管芯提供低阻抗的熱和電路徑。這種類型的封裝及 其更改在Joshi等人的題為"Flip Chip in Leaded Molded Package and Method of Manufacture Thereof'的共同4爭(zhēng)讓的美國(guó)專利申"i青第 10/607,633號(hào)(代理案號(hào)18865-42-1/17732-1342)中進(jìn)行了更為詳細(xì) 的描述，其全部?jī)?nèi)容結(jié)合于此作為參考。
圖72示出封裝7200的非模制實(shí)施例。在圖72所示的示例性 實(shí)施例中，封裝7200具有多層基板7212，其包括基層7220(例如， 由金屬組成)以及通過介電層7222分離的金屬層7221。焊接結(jié)構(gòu) 7213 (例如，焊球)連接到基板7212。管芯7211連接到基板7212， 且焊接結(jié)構(gòu)7213設(shè)置在管芯周圍。管芯7211可以通過管芯連接材
料(例如，焊料7230)連接到基板7212。在形成所示封裝之后， 被倒置并安裝在電路板(未示出)或其他電路基板上。在垂直功率 晶體管在管芯7211上制造的實(shí)施例中，焊球7230形成漏極端子連 接，以及芯片表面形成源極端子。通過反轉(zhuǎn)管芯7211到基板7212 的連接還可以實(shí)現(xiàn)反轉(zhuǎn)連接。如圖所示，封裝7200很薄且非模制， 所以不需要模制材料。用于這種類型的非模制封裝在Joshi的題為 "Unmolded Package for a Semiconductor device"的共同專爭(zhēng)it的美國(guó) 專利申請(qǐng)第10/235,249號(hào)(代理案號(hào)18865-007110/17732-26390.003) 中進(jìn)行了更加詳細(xì)的描述，其全部?jī)?nèi)容結(jié)合于此。
已經(jīng)提出了芯片的上表面通過焊料或?qū)щ姯h(huán)氧樹脂直接連接 到銅的可選方法。因?yàn)殂~和硅芯片之間引起的應(yīng)力隨著芯片區(qū)增 加，所以直接連接方法可能被限制，因?yàn)楹噶匣颦h(huán)氧樹脂界面僅在 破壞之前會(huì)被施壓到那種程度。另一方面，隆起焊盤使得在破壞之 前實(shí)現(xiàn)更多替換，且已經(jīng)表明與非常大的芯片一起工作。
在封裝設(shè)計(jì)中另 一個(gè)重要的問題是散熱。功率半導(dǎo)體性能的改 進(jìn)通常導(dǎo)致更小的芯片區(qū)。如果芯片中的功率損耗沒有增加，那么 在更小區(qū)上的熱能集中可以產(chǎn)生更高的溫度并可靠地下降。增加封 裝外的熱量轉(zhuǎn)換率的方法包括減小熱界面的數(shù)量、使用具有更高導(dǎo) 熱性的材料、以及減小層(例如，硅、焊料、管芯固定、以及管芯 固定火旱盤)的厚度。Rajeev Joshi的題為"Semiconductor Die Package With Improved Thermal and Electrical Performance,，，的共同灃爭(zhēng)it的美 國(guó)專利第6,566,749號(hào)中討論了散熱問題的解決方法，尤其關(guān)于包 括用于RF應(yīng)用的垂直功率MOSFET的管芯。用于改進(jìn)總的封裝性 能的其他才支術(shù)在Rajeev Joshi的共同轉(zhuǎn)讓的美國(guó)專利第6,133，634號(hào) 和第6，469，384號(hào)，以及Joshi等人的題為"Thin Thermally Enhanced Flip Chip in a Leaded Molded Package"的美國(guó)專利申請(qǐng)第10/271,654 (代理案號(hào)18865-99-1/17732.53440)號(hào)中進(jìn)行了詳細(xì)描述。應(yīng)該
明白，本文描述的各種功率器件中的4壬何一種可以容納在本文描述 的任4可一種封裝或任何其他合適的封裝中。
使用更多用于散熱的外殼面積還增加外殼保持較低溫度的能 力，例如，外殼頂部和底部的熱界面。與這些表面周圍的氣流結(jié)合 的增加的表面積增加了散熱速率。外殼設(shè)計(jì)還能夠輕易與外部散熱 器連接。由于熱傳導(dǎo)和紅外輻射技術(shù)是普通方法，所以交替冷卻方
法的應(yīng)用是可以的。例3口，在Reno Rossetti的題為"Power Circuitry With A Thermionic Cooling System"的共同轉(zhuǎn)讓的美國(guó)專利申請(qǐng)第 10/408,471 (代理案號(hào)17732-6672)號(hào)中進(jìn)4亍了描述熱離子發(fā)射是 可以用于冷卻功率器件散熱的一種方法，其全部?jī)?nèi)容結(jié)合于此作為 參考。
在單個(gè)封裝中包括功率輸出和控制功能的邏輯電路的集成帶 來了其他問題。其一，外殼需要更多的引腳來與其他的電子功能相 連接。封裝應(yīng)該考慮到封裝中高電流功率的相互連接和低電流信號(hào) 的相互連接?？梢越鉀Q這些問題的各種封裝技術(shù)包括芯片到芯片 (chip-to-chip)引線結(jié)合法，以消除特殊的連接焊盤；層疊芯片 (chip-on-chip),以節(jié)省外殼內(nèi)的空間；以及多芯片^t塊，其允許 將不同的硅技術(shù)結(jié)合到單個(gè)電子功能中。多芯片封裝技術(shù)的各種實(shí) 施侈寸在Rajeev Joshi的題為 "Stacked Package Using Flip in Leaded Molded Package Technology ，，的共同轉(zhuǎn)讓的美國(guó)專利申請(qǐng)第 09/730,932號(hào)(代理案號(hào)18865-50/17732-19450 ),以及同樣是Rajeev Joshi的題為 "Multichip Module Including Substrate with an Array of Interconnect Structures"的第10/330,741號(hào) ( 理案號(hào) 18865-121/17732-66650.08)中進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此作 為參考。
雖然上面提供了對(duì)本發(fā)明優(yōu)選實(shí)施例的完整說明，但是許多替 換、》務(wù)改和等同都是可行的。例如，在本文中，許多電荷平4軒技術(shù)
是在MOSFET，尤其是溝槽柵型MOSFET的情況下進(jìn)行描述的。 本領(lǐng)域的4支術(shù)人員應(yīng)了解，可以將相同的4支術(shù)應(yīng)用到包括IGBT、 半導(dǎo)體閘流管、二才及管和平面型MOSFET的其他類型的器件以及 牙黃向器件中。因此，出于這些和其他原因，以上描述并非用于限制 由權(quán)利要求所限定的本發(fā)明的范圍。
權(quán)利要求
1.一種半導(dǎo)體器件，包括第一導(dǎo)電類型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型；有源溝槽，穿過所述阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)，沿著所述有源溝槽的側(cè)壁和底部設(shè)置介電材料，且所述有源溝槽基本上填充有第一屏蔽導(dǎo)電層和柵極導(dǎo)電層，所述第一屏蔽導(dǎo)電層設(shè)置在所述柵極導(dǎo)電層之下，并通過電極間介電材料與所述柵極導(dǎo)電層分離；源極區(qū)，具有所述第一導(dǎo)電類型，其形成在與所述有源溝槽相鄰的所述阱區(qū)中；以及電荷控制溝槽，比所述有源溝槽更加深入地延伸進(jìn)所述漂移區(qū)中，并基本上填充有用于在所述漂移區(qū)中的垂直電荷控制的材料。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，沿著所述電荷控制 溝槽設(shè)置介電材料層，且所述電荷控制溝槽基本上填充有導(dǎo)電 材料。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，所述源電極將所述 電荷控制溝槽內(nèi)的所述導(dǎo)電材料電連接到所述源極區(qū)。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，在所述電荷控制溝 槽內(nèi)設(shè)置有多個(gè)導(dǎo)電層，所述多個(gè)導(dǎo)電層垂直堆疊并通過介電 材料彼此分離以及與所述溝槽側(cè)壁分離。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中，電偏置在所述電荷 控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層，以在所述漂移區(qū)中提供垂直電 荷平衡。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其中，在所述電荷控制溝 槽內(nèi)的所述多個(gè)導(dǎo)電層^皮配置為獨(dú)立偏置。
7. 根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中，在所述電荷控制溝 槽內(nèi)的所述多個(gè)導(dǎo)電層的厚度不同。
8. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，在所述電荷控制溝 槽內(nèi)較深入的所述第 一導(dǎo)電層的厚度小于設(shè)置在所述第 一導(dǎo) 電層上的第二導(dǎo)電層的厚度。
9. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述有源溝槽內(nèi)的 所述第一屏蔽導(dǎo)電層^L配置為電偏置到期望電位。
10. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一屏蔽導(dǎo)電 層和所述源極區(qū)電連接到基本相同的電位。
11. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述有源溝槽還包 括設(shè)置在所述第一屏蔽導(dǎo)電層之下的第二屏蔽導(dǎo)電層。
12. 根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其中，所述第一屏蔽導(dǎo) 電層和第二屏蔽導(dǎo)電層的厚度不同。
13. 根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其中，所述第一屏蔽導(dǎo) 電層和第二屏蔽導(dǎo)電層^皮配置為獨(dú)立偏置。
14. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述電荷控制溝槽 基本上填充有介電材料。
15. 根據(jù)權(quán)利要求14所迷的半導(dǎo)體器件，還包括沿著所述電荷控 制溝槽的外側(cè)壁延伸的第二導(dǎo)電材料的襯套。
16. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括肖特基結(jié)構(gòu)，其形 成在所述電荷控制溝槽和第二相鄰電荷控制溝槽之間。
17. —種半導(dǎo)體器件，包括第一導(dǎo)電類型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電 類型相反的第二導(dǎo)電類型；有源溝槽，穿過所述阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)，在 所述有源溝槽內(nèi)形成由導(dǎo)電材料制成的主柵極和由導(dǎo)電材料 制成的次柵-才及，并通過介電材并+層4皮此分離并與所述溝槽側(cè)壁 分離，所述主柵極在所述次柵極之上，所述有源溝槽還具有由 導(dǎo)電材料制成的第一屏蔽電才及，其設(shè)置在所迷次棚-才及之下并通 過介電材料與所述次柵極分離；以及源極區(qū)，具有所述第一導(dǎo)電類型，其形成在與所述有源 溝槽相鄰的所述阱區(qū)中。
18. 根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，其中，所述主柵極和所 述次棚4及纟皮配置為獨(dú)立電偏置。
19. 根據(jù)權(quán)利要求18所述的半導(dǎo)體器件，其中，所述次柵極在大 約為所述半導(dǎo)體器件的閾電壓的恒定電位處偏置。
20. 根據(jù)權(quán)利要求18所述的半導(dǎo)體器件，其中，所述次柵極在大 于施加到所述源才及區(qū)電位的電位處偏置。
21. 根據(jù)權(quán)利要求18所述的半導(dǎo)體器件，其中，所述次柵極在開 關(guān)動(dòng)作之前^皮連4妄到大約為所述半導(dǎo)體器件的所述閾電壓的 電位。
22. 根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，其中，所述第一屏蔽電 才及4皮配置為獨(dú)立偏置到期望電位。
23. 根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，其中，所述有源溝槽除 所述第一屏蔽電極之外還包括一個(gè)或多個(gè)屏蔽電極，其堆疊在 所述第 一屏蔽電才及之下。
24. 根據(jù)權(quán)利要求23所述的半導(dǎo)體器件，其中，所述第一屏蔽電 極和所述一個(gè)或多個(gè)附加屏蔽電極的尺寸不同。
25. 根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，還包括電荷控制溝槽， 其延伸進(jìn)所述漂移區(qū)并基本上填充有用于所迷在漂移區(qū)中的 垂直電荷控制的材料。
26. 根據(jù)權(quán)利要求25所述的半導(dǎo)體器件，其中，源電極將所述電 荷控制溝槽中的所述導(dǎo)電材料電連接到所述源極區(qū)。
27. 根據(jù)權(quán)利要求25所述的半導(dǎo)體器件，其中，在所述電荷控制 溝槽內(nèi)設(shè)置多個(gè)導(dǎo)電層，所述多個(gè)導(dǎo)電層垂直堆疊，通過介電 材料;f皮此分離并與所述溝槽側(cè)壁分離。
28. 根據(jù)權(quán)利要求27所述的半導(dǎo)體器件，其中，電偏置所述電荷 控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層，以在基板中提供垂直電荷平衡。
29. 根據(jù)權(quán)利要求28所述的半導(dǎo)體器件，其中，所述電荷控制溝 槽內(nèi)的所述多個(gè)導(dǎo)電層^L配置為獨(dú)立偏置。
30. 才艮據(jù)4又利要求27所述的半導(dǎo)體器件，其中，所述電荷控制溝 槽內(nèi)的所述多個(gè)導(dǎo)電層的尺寸不同。
31. 才艮據(jù)4又利要求30所述的半導(dǎo)體器件，其中，更加深入到所述 電荷控制溝槽內(nèi)的第一導(dǎo)電層的尺寸小于i殳置在所述第一導(dǎo) 電層之上的第二導(dǎo)電層的尺寸。
32. 根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，還包括在兩個(gè)相鄰溝槽 之間形成的肖特基結(jié)構(gòu)。
33. —種半導(dǎo)體器件，包括第一導(dǎo)電類型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電 類型相反的第二導(dǎo)電類型；有源溝槽，穿過所述阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)，在 所述有源溝槽內(nèi)形成由導(dǎo)電材料制成的主柵極和由導(dǎo)電材料 制成的次柵極，通過介電材料層彼此分離并與所述溝槽側(cè)壁和 底部分離，所述主棚-才及在所述次柵4及之上；源極區(qū)，具有所述第一導(dǎo)電類型，其形成在與所述有源 溝槽相鄰的所述阱區(qū)中；以及電荷控制溝槽，比所述有源溝槽更加深入地延伸進(jìn)所述 漂移區(qū)中，并基本上填充有用于在所述漂移區(qū)中的垂直電荷控 制的材料。
34. 根據(jù)權(quán)利要求33所述的半導(dǎo)體器件，其中，所述主柵極和所 述次柵4及凈皮配置為獨(dú)立電偏置。
35. 根據(jù)權(quán)利要求34所述的半導(dǎo)體器件，其中，所述次柵極在大 約為所述半導(dǎo)體器件的閾電壓的恒定電位處偏置。
36. 根據(jù)權(quán)利要求34所述的半導(dǎo)體器件，其中，所述次柵極在比 施加到所述源極區(qū)的電位大的電位處偏置。
37. 才艮據(jù)斥又利要求34所述的半導(dǎo)體器件，其中，所述次柵才及在開 關(guān)動(dòng)作之前^皮連4妄到大約為所述半導(dǎo)體器件的所述閾電壓的 電位。
38. 根據(jù)權(quán)利要求33所述的半導(dǎo)體器件，其中，沿著所述電荷控 制溝槽設(shè)置介電材料，且所述電荷控制溝槽基本上填充有導(dǎo)電 材料。
39. 根據(jù)權(quán)利要求38所述的半導(dǎo)體器件，其中，源電極將所述電 荷控制溝槽內(nèi)的所述導(dǎo)電材料連接到所迷源極區(qū)。
40. 根據(jù)權(quán)利要求33所述的半導(dǎo)體器件，其中，在所迷電荷控制 溝槽內(nèi)設(shè)置多個(gè)導(dǎo)電層，所述多個(gè)導(dǎo)電層垂直堆疊，通過介電 材剩-」波此分離并與所述溝槽側(cè)壁分離。
41. 根據(jù)權(quán)利要求40所述的半導(dǎo)體器件，其中，電偏置所述電荷 控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層，以在基板中提供垂直電荷平衡。
42. 根據(jù)權(quán)利要求41所述的半導(dǎo)體器件，其中，所述電荷控制溝 槽內(nèi)的所述多個(gè)導(dǎo)電層^f皮配置為獨(dú)立偏置。
43. 根據(jù)權(quán)利要求40所述的半導(dǎo)體器件，其中，所述電荷控制溝 槽內(nèi)的所述多個(gè)導(dǎo)電層尺寸不同。
44. 根據(jù)權(quán)利要求43所述的半導(dǎo)體器件，其中，更加深入到所述 電荷控制溝槽的第 一導(dǎo)電層的尺寸小于設(shè)置在所述第 一導(dǎo)電 層之上的第二導(dǎo)電層的尺寸。
45. 才艮據(jù)4又利要求33所述的半導(dǎo)體器件，其中，所述電荷控制溝 槽基本上填充有介電材料。
46. 根據(jù)權(quán)利要求45所述的半導(dǎo)體器件，還包括第二導(dǎo)電材料的 襯套，其沿著所述電荷控制溝槽的外側(cè)壁延伸。
47. 根據(jù)權(quán)利要求33所述的半導(dǎo)體器件，還包括肖特基結(jié)構(gòu)，其 形成在所述電荷控制溝槽和第二相鄰電荷控制溝槽之間。
48. —種半導(dǎo)體器件，包括第一導(dǎo)電類型的基板；第一阱區(qū)和第二阱區(qū)，所述第一阱區(qū)和第二阱區(qū);f皮此隔 開，且具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型，并延伸 到所述基板的第 一深度；第一源極區(qū)和第二源極區(qū)，具有所述第一導(dǎo)電類型并分 別形成在所述第 一阱區(qū)和第二阱區(qū)內(nèi)，每個(gè)源才及區(qū)的外邊纟彖和 其各自阱區(qū)的外邊纟彖之間的間隔形成各自的第一溝道區(qū)和第 二溝道區(qū)；主棚4及，其在所述基外反上形成，與所述第一源極區(qū)和所 述第一溝道區(qū)水平疊力口，并通過薄介電層與所述第一源極區(qū)和 所述第一溝道區(qū)分離；次棚-纟及，部分形成在所述主4冊(cè)4及上以及部分形成在所述 第 一溝道區(qū)上，并通過薄介電層與所述主4冊(cè)才及和所述第 一溝道 區(qū)分離；以及第 一 電荷控制溝槽和第二電荷控制溝槽，分別穿過所述 第 一阱區(qū)和第二阱區(qū)延伸并延伸進(jìn)所述基板，并基本上填充有 用于在所述基板中的垂直電荷控制的材料。
49. 根據(jù)權(quán)利要求48所述的半導(dǎo)體器件，其中，沿著每個(gè)電荷控 制溝槽設(shè)置介電材料層，且所述電荷控制溝槽基本上填充有導(dǎo) 電材料。
50. 根據(jù)權(quán)利要求49所述的半導(dǎo)體器件，其中，在所述基板的表 面上形成的源電極將所述電荷控制溝槽內(nèi)的所述導(dǎo)電材料電 連接到所述源極區(qū)。
51. 根據(jù)權(quán)利要求48所述的半導(dǎo)體器件，其中，在每個(gè)電荷控制 溝槽內(nèi)設(shè)置多個(gè)導(dǎo)電層，所述多個(gè)導(dǎo)電層垂直堆疊，通過介電 材泮牛-波此分離并與所述溝槽側(cè)壁分離。
52. 根據(jù)權(quán)利要求51所述的半導(dǎo)體器件，其中，電偏置每個(gè)電荷 控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層，以在所述基板中提供垂直電荷 平衡。。
53. 根據(jù)權(quán)利要求52所述的半導(dǎo)體器件，其中，每個(gè)電荷控制溝 槽內(nèi)的所述多個(gè)導(dǎo)電層凈皮配置為獨(dú)立偏置。
54. 根據(jù)權(quán)利要求51所述的半導(dǎo)體器件，其中，每個(gè)電荷控制溝 槽內(nèi)的所述多個(gè)導(dǎo)電層尺寸不同。
55. 根據(jù)權(quán)利要求54所述的半導(dǎo)體器件，其中，更加深入每個(gè)電 荷控制溝槽內(nèi)的第 一導(dǎo)電層的尺寸小于設(shè)置在所述第 一導(dǎo)電 層之上的第二導(dǎo)電層的尺寸。
56. 根據(jù)權(quán)利要求48所述的半導(dǎo)體器件，其中，所述主柵極和所 述次柵4及^皮配置為獨(dú)立電偏置。
57. 根據(jù)權(quán)利要求56所述的半導(dǎo)體器件，其中，所述次柵極在大 約為所述半導(dǎo)體器件的閾電壓的恒定電位處偏置。
58. 才艮據(jù)4又利要求56所述的半導(dǎo)體器件，其中，所述次棚^及在比 施加在所述源極區(qū)的電位大的電位處偏置。
59. 根據(jù)權(quán)利要求56所述的半導(dǎo)體器件，其中，所述次柵極在開 關(guān)動(dòng)作之前連接到大約為所述半導(dǎo)體器件的所述閾電壓的電位。
60. —種半導(dǎo)體器件，包括第一導(dǎo)電類型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電 類型相反的第二導(dǎo)電類型；有源溝槽，延伸進(jìn)深于所述阱區(qū)的所述漂移區(qū)中，沿著 所述有源溝槽的側(cè)壁和底部設(shè)置介電材料，且所述有源溝槽基 本上i真充有棚4及導(dǎo)電層；源極區(qū)，具有所述第一導(dǎo)電類型，形成在與所述有源溝 槽相鄰的所述阱區(qū)中；主體溝槽，其深于所述阱區(qū)延伸，相鄰于所述阱及其源 極區(qū)形成所述主體溝槽，所述主體溝槽基本上填充有導(dǎo)電材 料；以及層，具有濃度增加的所述第二導(dǎo)電類型，基本環(huán)繞在所 述主體槽周圍。
61. 根據(jù)權(quán)利要求60所述的半導(dǎo)體器件，其中，所述主體溝槽基 本上填充有電連接到所述源極區(qū)的外延材料。
62. 根據(jù)權(quán)利要求60所述的半導(dǎo)體器件，其中，所述主體溝槽基 本上填充有電連接到所述源極區(qū)的摻雜多晶硅。
63. 才艮據(jù)^又利要求60所述的半導(dǎo)體器件，其中，通過注入工藝形 成所述濃度增加的層。
64. 根據(jù)權(quán)利要求60所述的半導(dǎo)體器件，其中，通過從所述主體 溝槽內(nèi)的所述導(dǎo)電材料擴(kuò)散出的摻雜物形成所述濃度增加的 層。
65. 根據(jù)權(quán)利要求60所述的半導(dǎo)體器件，其中，調(diào)節(jié)所述有源溝 槽的側(cè)壁和所述相鄰的主體溝槽的側(cè)壁之間的距離L，以將邊 緣柵極-漏極電容最小化。
66. 根據(jù)權(quán)利要求65所述的半導(dǎo)體器件，其中，L大約等于或小 于0.3 um。
67. 根據(jù)權(quán)利要求60所述的半導(dǎo)體器件，其中，調(diào)節(jié)所述濃度增 加的層的外邊緣和所述相鄰主體溝槽的所述側(cè)壁之間的距離， 以將邊緣柵極-漏極電容最小化。
68. 根據(jù)權(quán)利要求60所述的半導(dǎo)體器件，其中，所述主體溝槽深 于所述有源溝槽。
69. 根據(jù)權(quán)利要求68所述的半導(dǎo)體器件，其中，所述間隔L大約 等于或小于0.5 um。
70. 根據(jù)權(quán)利要求60所述的半導(dǎo)體器件，其中，所述有源溝槽還 包括由導(dǎo)電材料制成的第 一屏蔽電極，其在所述柵極導(dǎo)電層之所述溝槽側(cè)壁和底部絕緣。
71. 根據(jù)權(quán)利要求70所述的半導(dǎo)體器件，其中，所述有源溝槽內(nèi) 的所述第一屏蔽電極被配置為電偏置到期望電位。
72. 根據(jù)權(quán)利要求70所述的半導(dǎo)體器件，其中，所述第一屏蔽電 極和所述源極區(qū)電連接到基本相同的電位。
73. 根據(jù)權(quán)利要求70所述的半導(dǎo)體器件，其中，所述有源溝槽還 包括由導(dǎo)電材料制成的第二屏蔽電極，其設(shè)置在所述第一屏蔽 電才及之下。
74. 根據(jù)權(quán)利要求73所述的半導(dǎo)體器件，其中，所述第一屏蔽電 才及和第二屏蔽電才及的尺寸不同。
75. 根據(jù)權(quán)利要求73所述的半導(dǎo)體器件，其中，所述第一屏蔽導(dǎo) 電層和第二屏蔽導(dǎo)電層可以^皮獨(dú)立偏置。
76. 根據(jù)權(quán)利要求60所述的半導(dǎo)體器件，還包括電荷控制溝槽， 荷平# 的材料。
77. 根據(jù)權(quán)利要求76所述的半導(dǎo)體器件，其中，沿著所述電荷控 制溝槽設(shè)置介電材料層，且所述電荷控制溝槽基本上填充有導(dǎo) 電材料。
78. 根據(jù)權(quán)利要求77所述的半導(dǎo)體器件，其中，源電極將所述電 荷控制溝槽內(nèi)的所述導(dǎo)電材料電連接到所述源極區(qū)。
79. 根據(jù)權(quán)利要求76所述的半導(dǎo)體器件，其中，在所述電荷控制 溝槽內(nèi)設(shè)置多個(gè)導(dǎo)電層，所述多個(gè)導(dǎo)電層垂直堆疊，通過介電 材料彼此分離并與所述溝槽側(cè)壁分離。
80. 根據(jù)權(quán)利要求79所述的半導(dǎo)體器件，其中，電偏置所述電荷 控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層，以在所述基板中提供垂直電荷 平衡。
81. 根據(jù)權(quán)利要求80所述的半導(dǎo)體器件，其中，所述電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層#:配置為獨(dú)立偏置。
82. 根據(jù)權(quán)利要求79所述的半導(dǎo)體器件，其中，所述電荷控制溝 槽內(nèi)的所述多個(gè)導(dǎo)電層的尺寸不同。
83. 才艮據(jù)權(quán)利要求82所述的半導(dǎo)體器件，其中，更加深入到所述 電荷控制溝槽內(nèi)的第一導(dǎo)電層的尺寸小于設(shè)置在所述第一導(dǎo) 電層上的第二導(dǎo)電層的尺寸。
84. 根據(jù)權(quán)利要求60所述的半導(dǎo)體器件，還包括在兩個(gè)相鄰溝槽 之間形成的肖特基結(jié)構(gòu)。
85. —種半導(dǎo)體器件，包括第一導(dǎo)電類型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電 類型相反的第二導(dǎo)電類型；有源溝槽，延伸進(jìn)深于所述阱區(qū)的所述漂移區(qū)中，在所 述有源溝槽內(nèi)形成由導(dǎo)電材料制成的主柵極，所述主柵極通過 介電材料與溝槽側(cè)壁和底部分離；以及源極區(qū)，具有所述第一導(dǎo)電類型，形成在與所述有源溝 槽相鄰的所述阱區(qū)中，其中，所述有源溝槽填充有介電材料的下部深入延伸進(jìn) 所述漂移區(qū)中，所述下部被第二導(dǎo)電材料的襯套所環(huán)繞，以提 供垂直電荷控制。
86. 根據(jù)權(quán)利要求85所述的半導(dǎo)體器件，還包括第二導(dǎo)電類型的 多個(gè)不連續(xù)區(qū)，相鄰于所述漂移區(qū)中的所述有源溝^^的外側(cè)壁 形成所述多個(gè)不連續(xù)區(qū)。
87. 根據(jù)權(quán)利要求85所述的半導(dǎo)體器件，其中，所述有源溝槽還 包括由導(dǎo)電材料制成的次柵極，所述次棚-極在所述主4冊(cè)極之下 形成，并通過介電層與所述主棚4及絕纟彖。
88. 4艮據(jù)4又利要求87所述的半導(dǎo)體器件，其中，所迷次棚4及凈皮配 置為獨(dú)立電偏置。
89. 根據(jù)權(quán)利要求88所述的半導(dǎo)體器件，其中，所迷次柵極在大 約為所述半導(dǎo)體器件的閾電壓的恒定電位處偏置。
90. 才艮據(jù)4又利要求88所述的半導(dǎo)體器件，其中，所述次棚4及在比 施加到所述源極區(qū)的電位大的電位處偏置。
91. 才艮據(jù)4又利要求88所述的半導(dǎo)體器件，其中，所迷次棚-才及在開 關(guān)動(dòng)作之前連"t妄到大約為所述半導(dǎo)體器件的所述閾電壓的電 位。
92. 根據(jù)權(quán)利要求85所述的半導(dǎo)體器件，其中，所迷有源溝槽還 包括由導(dǎo)電材料制成的第一屏蔽電極，所述第一屏蔽電極在所 述主柵極之下形成，并通過介電層與所述第一屏蔽電極絕緣。
93. 根據(jù)權(quán)利要求92所述的半導(dǎo)體器件，其中，所迷第一屏蔽電 極-故配置為單獨(dú)偏置到期望電位。
94. 根據(jù)權(quán)利要求92所述的半導(dǎo)體器件，其中，所述有源溝槽除 所述第 一屏蔽電極之外還包括一個(gè)或多個(gè)由導(dǎo)電材料制成的 屏蔽電極，所述一個(gè)或多個(gè)屏蔽電極在所述第一屏蔽電極之下堆疊。
95. 根據(jù)權(quán)利要求94所述的半導(dǎo)體器件，其中，所述第一屏蔽電 極和所述一個(gè)或多個(gè)附加屏蔽電極的尺寸不同。
96. —種半導(dǎo)體器件，包括第一導(dǎo)電類型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電 類型相反的第二導(dǎo)電類型；有源溝槽，穿過所述阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)，沿 著所述有源溝槽的側(cè)壁和底部設(shè)置介電材料，且所述有源溝槽 基本上填充有第一導(dǎo)電層和第一柵極導(dǎo)電層，所述第一導(dǎo)電層 設(shè)置在所述第一柵極導(dǎo)電層之下，并通過電極間介電材料與所 述第 一棚4及導(dǎo)電層分離；源極區(qū)，具有所述第一導(dǎo)電類型，其形成在與所述有源 溝槽相鄰的所述阱區(qū)中；以及第 一 肖特基結(jié)構(gòu)，其形成在兩個(gè)相鄰溝槽之間的第 一 臺(tái) 面上。
97. 根據(jù)權(quán)利要求96所述的半導(dǎo)體器件，其中，所述第一導(dǎo)電層 被配置為屏蔽電極。
98. 根據(jù)權(quán)利要求96所述的半導(dǎo)體器件，其中，所述第一導(dǎo)電層 #1配置為第二4冊(cè)電才及。
99. 根據(jù)權(quán)利要求96所述的半導(dǎo)體器件，其中，所述有源溝槽還 包括第二導(dǎo)電層，設(shè)置在被配置為屏蔽電極的所述第一導(dǎo)電層之下。
100. 根據(jù)權(quán)利要求99所述的半導(dǎo)體器件，其中，所述第一導(dǎo)電層 被配置為電偏置到一個(gè)電位，以及所述第二導(dǎo)電層被配置為電 偏置到一個(gè)電位。
101. 根據(jù)權(quán)利要求96所述的半導(dǎo)體器件，還包括第二肖特基結(jié)構(gòu)， 其形成在相鄰于所述第一臺(tái)面的第二臺(tái)面上。
102. 才艮據(jù)4又利要求96所述的半導(dǎo)體器件，其中，以垂直于所述兩 個(gè)相鄰溝槽的縱軸的方式形成所述第 一 肖特基結(jié)構(gòu)。
103. —種半導(dǎo)體器件，包括第一導(dǎo)電類型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電 類型相反的第二導(dǎo)電類型；有源溝槽，穿過所述阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)，沿 著所述有源溝槽的側(cè)壁和底部設(shè)置介電材料，且所述有源溝槽 基本上填充有形成上電極的第 一導(dǎo)電層和形成下電極的第二 導(dǎo)電層，所述上電極設(shè)置在所述下電極之上并通過電極間介電 材料與所述下電極分離；源極區(qū)，具有所述第一導(dǎo)電類型，形成在與所述有源溝 槽相鄰的所述阱區(qū)中；以及電荷控制溝槽，沿著所述電荷控制溝槽的側(cè)壁設(shè)置介電 材料，在其內(nèi)部形成一個(gè)或多個(gè)二極管結(jié)構(gòu)。
104. 4艮據(jù)4又利要求103所述的半導(dǎo)體器件，其中，所述一個(gè)或多個(gè) 二極管結(jié)構(gòu)包括多個(gè)相反極性導(dǎo)電層，所述多個(gè)導(dǎo)電層在所述 電荷控制溝槽內(nèi)交替堆疊，其中，最底部的一個(gè)與所述漂移區(qū) 電4妾觸。
105. 4艮據(jù)權(quán)利要求104所述的半導(dǎo)體器件，其中，所述上電極凈皮配 置為主4冊(cè)電才及。
106. 才艮據(jù)4又利要求105所述的半導(dǎo)體器件，其中，所述下電相j皮配 置為次4冊(cè)電才及。
107. 根據(jù)權(quán)利要求106所述的半導(dǎo)體器件，其中，所述有源溝槽還 包括設(shè)置在所述第二導(dǎo)電層之下的第三導(dǎo)電層，所述第三導(dǎo)電 層#皮配置為屏蔽電才及。
108. 根據(jù)權(quán)利要求105所述的半導(dǎo)體器件，其中，所述下電極被配 置為第一屏蔽電極。
109. 根據(jù)權(quán)利要求108所述的半導(dǎo)體器件，其中，所述有源溝槽還 包括第三導(dǎo)電層，設(shè)置在所述第二導(dǎo)電層之下，所述第三導(dǎo)電 層凈皮配置為第二屏蔽電才及。
110. 根據(jù)權(quán)利要求103所述的半導(dǎo)體器件，其中，所述第一和第二 電才及可以電偏置。
111. 根據(jù)權(quán)利要求103所述的半導(dǎo)體器件，還包括肖特基結(jié)構(gòu)，其 形成在兩個(gè)相鄰的電荷控制溝槽之間的臺(tái)面上。
112. —種半導(dǎo)體器件，包括第一導(dǎo)電類型的基板；第一阱區(qū)和第二阱區(qū)，所述第一阱區(qū)和第二阱區(qū)彼此隔 開，且具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型，并延伸 到所述基板的第一深度；第一源極區(qū)和第二源極區(qū)，具有所述第一導(dǎo)電類型并分 別形成在所述第 一 阱區(qū)和第二阱區(qū)內(nèi)，每個(gè)源極區(qū)的外邊緣和 其各自阱區(qū)的外邊緣之間的間隔形成各自的第一溝道區(qū)和第 二溝道區(qū)；柵電極，其形成在與所述第一溝道區(qū)和第二溝道區(qū)疊加的所述基板上，并通過薄介電層與所述基板分離；以及第 一 電荷控制溝槽和第二電荷控制溝槽，分別穿過所述第一阱區(qū)和第二阱區(qū)延伸并延伸進(jìn)所述基^反，沿著每個(gè)電荷控制溝槽的側(cè)壁設(shè)置介電材料，在所述電荷控制溝槽內(nèi)形成一個(gè) 或多個(gè)二極管結(jié)構(gòu)。
113. 根據(jù)權(quán)利要求112所述的半導(dǎo)體器件，其中，所述一個(gè)或多個(gè) 二極管結(jié)構(gòu)包括多個(gè)相反導(dǎo)電性層，所述多個(gè)相反導(dǎo)電性層在 所述電荷控制溝槽內(nèi)交替堆疊，最底部的一個(gè)與所述漂移區(qū)電 接觸。
114. 根據(jù)權(quán)利要求112所述的半導(dǎo)體器件，還包括在兩個(gè)相鄰的電 荷控制溝槽之間的臺(tái)面上形成的肖特基結(jié)構(gòu)。
115. —種半導(dǎo)體器件，包括第一導(dǎo)電類型的漂移區(qū)；多個(gè)阱區(qū)，具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類 型，所述阱區(qū)在所述漂移區(qū)之上延伸；源極區(qū)，具有所述第一導(dǎo)電類型，形成在所述多個(gè)阱區(qū) 中的每個(gè)阱區(qū)內(nèi)，并限定溝道區(qū)；柵極結(jié)構(gòu)，其相鄰于所述溝道區(qū)形成；以及多個(gè)浮置區(qū)，具有第二導(dǎo)電類型，設(shè)置在基本在所述多 個(gè)阱區(qū)的每一個(gè)之下的所述漂移區(qū)中，其中，在每個(gè)阱區(qū)之下的所述浮置區(qū)的多個(gè)峰濃度之間 的間隔隨著所述浮置區(qū)和它們各自阱區(qū)之間距離的增加而增 力口。
116. 根據(jù)權(quán)利要求115所述的半導(dǎo)體器件，其中，所述柵極結(jié)構(gòu)是 基本平面的導(dǎo)電層，其形成在所述溝道區(qū)上。
117. 根據(jù)權(quán)利要求115所述的半導(dǎo)體器件，其中，所迷棚-極結(jié)構(gòu)形 成在所述溝道區(qū)上，并包4舌疊加所述溝道區(qū)的第一部分的主棚-極、以及在所述主4冊(cè)極上部分形成并疊加所述溝道區(qū)的第二部 分的次4冊(cè)才及。
118. 根據(jù)權(quán)利要求115所述的半導(dǎo)體器件，其中，所迷柵極結(jié)構(gòu)包 括穿過阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)的溝槽，沿著所述溝槽的 側(cè)壁和底部i殳置介電材津牛，且所述溝槽基本上填充有導(dǎo)電材 料。
119. 根據(jù)權(quán)利要求115所述的半導(dǎo)體器件，其中，基本上填充有所 述溝槽的所述導(dǎo)電材料包括形成主柵電極的上部以及與所述 上部隔離形成獨(dú)立電才及的下部。
120. 根據(jù)權(quán)利要求119所述的半導(dǎo)體器件，其中，所述獨(dú)立電極被 配置為次4冊(cè)電才及。
121. 根據(jù)權(quán)利要求119所述的半導(dǎo)體器件，其中，所述獨(dú)立電極被 配置為屏蔽電極。
122. 根據(jù)權(quán)利要求115所述的半導(dǎo)體器件，其中，在每個(gè)阱區(qū)之下 的多個(gè)浮置區(qū)的尺寸隨著所述浮置區(qū)和它們各自阱區(qū)之間距 離的增加而減小。
123. 根據(jù)權(quán)利要求115所述的半導(dǎo)體器件，其中，在每個(gè)阱區(qū)之下 的所述多個(gè)浮置區(qū)中每一個(gè)的峰濃度隨著所述浮置區(qū)和它們 各自阱區(qū)之間距離的增加而減小。
124. 才艮據(jù)權(quán)利要求115所述的半導(dǎo)體器件，其中，在阱區(qū)之下離所 述阱區(qū)最近的那些浮置區(qū)彼此互相接觸，而在所述阱區(qū)之下離 所述阱區(qū)最遠(yuǎn)的那些浮置區(qū)是有效浮置區(qū)。
125. —種半導(dǎo)體器件，包括第一導(dǎo)電類型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電 類型相反的第二導(dǎo)電類型；有源溝槽，穿過所述阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)，沿 著所述有源溝槽的側(cè)壁和底部"i殳置介電材并+,且所述有源溝沖曹 基本上填充有形成上電極的第 一導(dǎo)電層和形成下電極的第二 導(dǎo)電層，所述上電極設(shè)置在所述下電極之上，并通過電極間介 電初j牛與所述下電極分離；源極區(qū)，具有所述第一導(dǎo)電類型，其形成在與所述有源 溝槽相鄰的所述阱區(qū)中；以及第一終端溝槽，在所述阱區(qū)之下延伸，并設(shè)置在所述器 件的有源區(qū)的外邊纟彖處。
126. 根據(jù)權(quán)利要求125所述的半導(dǎo)體器件，其中，沿著所述第一終 端溝槽設(shè)置比沿著所述有源溝槽的所述側(cè)壁的所述介電材料 厚的介電材料層，且所述第一終端溝槽基本上填充有導(dǎo)電材 料。
127. 根據(jù)權(quán)利要求126所述的半導(dǎo)體器件，其中，在所述第一終端 溝槽內(nèi)的所述導(dǎo)電材料電連接到源極金屬。
128. 根據(jù)權(quán)利要求126所述的半導(dǎo)體器件，其中，在所述第一終端 溝槽內(nèi)的所述導(dǎo)電材?！ぱ诼裨谒鼋K端溝槽的下部中的介 電才才沖+之下。
129. 根據(jù)權(quán)利要求125所述的半導(dǎo)體器件，其中，所述第一終端溝 槽基本上填充有介電材料。
130. 4艮據(jù)權(quán)利要求125所述的半導(dǎo)體器件，其中，在所述第一終端 溝槽和相鄰的有源溝槽之間形成的臺(tái)面的寬度與在兩個(gè)有源 溝槽之間形成的臺(tái)面的寬度不同。
131. 根據(jù)權(quán)利要求125所述的半導(dǎo)體器件，其中，所述第一終端溝 槽以環(huán)形環(huán)繞在所述器件的有源區(qū)周圍。
132. 根據(jù)權(quán)利要求131所述的半導(dǎo)體器件，還包括第二終端溝槽， 其環(huán)繞在所述第 一終端溝槽外的所述器件的所述有源區(qū)周圍。
133. 根據(jù)權(quán)利要求132所述的半導(dǎo)體器件，其中，所述第一終端溝 槽和第二終端溝槽之間的距離Sl大約為所述第一終端溝槽和 所述有源溝槽的末端之間的3巨離S2的兩4咅。
134. —種在半導(dǎo)體器件的外邊緣處的終端結(jié)構(gòu)，所述終端結(jié)構(gòu)包括 具有第 一導(dǎo)電類型的多個(gè)同心環(huán)柱，其形成在具有與所述第一 導(dǎo)電類型相反的第二導(dǎo)電類型的終端區(qū)內(nèi)，并環(huán)繞在所述器件 的有源區(qū)周圍，其中，每個(gè)柱分別連4妄到導(dǎo)電場(chǎng)板。
135. 根據(jù)權(quán)利要求134所述的終端結(jié)構(gòu)，其中，由導(dǎo)電材料制成的 大場(chǎng)板覆蓋多個(gè)柱的子集并與多個(gè)柱的子集電絕緣，不同的導(dǎo) 電場(chǎng)^反連^妾到所述多個(gè)柱中剩余的一個(gè)。
136. 才艮據(jù)權(quán)利要求135所述的終端結(jié)構(gòu)，其中，所述大場(chǎng)板連4妻到 地。
137. 根據(jù)權(quán)利要求134所述的終端結(jié)構(gòu)，其中，所述柱的子集沒有 凈皮任何導(dǎo)電場(chǎng)才反覆蓋。
138. 根據(jù)權(quán)利要求134所述的終端結(jié)構(gòu)，其中，所述多個(gè)柱之間的 中心間隔隨著與所述有源的邊*彖的3巨離而改變。
139. 才艮據(jù)4又利要求138所述的終端結(jié)構(gòu)，其中，所述多個(gè)柱之間的 中心間隔隨著與所述有源的邊全彖的距離而增加。
140. 根據(jù)權(quán)利要求134所述的終端結(jié)構(gòu)，其中，每個(gè)柱的寬度隨著 與所述有源區(qū)的邊鄉(xiāng)彖的3巨離而改變。
141. 根據(jù)權(quán)利要求140所述的終端結(jié)構(gòu)，其中，每個(gè)柱的寬度隨著 與所述有源區(qū)的邊^(qū)彖的3巨離而減小。
142. 根據(jù)權(quán)利要求134所述的終端結(jié)構(gòu)，其中，在所述終端結(jié)構(gòu)中 的所述多個(gè)柱的寬度保持基本相同，而在所述有源區(qū)內(nèi)的阱區(qū) 之下的相反4及性的柱的寬度隨著與所述阱區(qū)的距離而減小。
143. —種用于在形成在半導(dǎo)體基板上的溝槽內(nèi)形成掩埋導(dǎo)電層的 方法，所述方法包4舌在所述半導(dǎo)體基板和所述溝槽的上表面上形成第一介電 材料層；在所述第 一介電材料層上形成第 一導(dǎo)電材料層；圖樣化所述第 一介電材料層和所述第 一導(dǎo)電材料層以形 成第一導(dǎo)電電極，所述第一導(dǎo)電電極包括在所述溝槽內(nèi)沿著所 述溝槽的纟從軸延伸的第 一部分以及在所述溝槽的第 一末端處 的所述基一反的頂部上延伸的第二部分；在所述第一導(dǎo)電材料層上形成第二介電材料層；在所述第二導(dǎo)電材料層上形成第二介電材料層；以及圖樣化所述第二介電材料層和所述第二導(dǎo)電材料層以形 成第二導(dǎo)電電極，所述第二導(dǎo)電電極具有在所述溝槽內(nèi)并沿所 述溝槽的縱軸延伸的第 一部分以及在所述第 一導(dǎo)電電4及的所 述第二部分的頂部上延伸的第二部分。
144. 根據(jù)權(quán)利要求143所述的方法，還包括通過在所述第一導(dǎo)電電極的所述第二部分中的所述第一 介電層中的開口接觸所述第一導(dǎo)電層；以及通過在所述第二導(dǎo)電電極的所述第二部分中的所述第二 介電層中的開口接觸所述第二導(dǎo)電層。
145. —種用于在形成在半導(dǎo)體基板上的溝槽內(nèi)形成掩埋導(dǎo)電層的 方法，所述方法包4舌在所述半導(dǎo)體基板和所述溝槽的上表面上形成第一介電 材料層；在所述第 一介電材料層上形成第 一導(dǎo)電材料層；圖樣化所述第 一介電材料層和所述第 一 導(dǎo)電材料層以形 成第一導(dǎo)電電極，所述第一導(dǎo)電電極具有在所述溝槽內(nèi)沿著所 述溝槽的縱軸延伸的第 一基本水平部分以及延伸到所述基板 的所述上表面的第二基本垂直部分；在所述第一導(dǎo)電材料層上形成第二介電材料層；在所述第二導(dǎo)電材料層上形成第二介電材料層；以及圖樣化所述第二介電材料層和所述第二導(dǎo)電材料層以形 成第二導(dǎo)電電才及，所述第二導(dǎo)電電才及具有在所述溝槽內(nèi)沿著所 述溝槽的縱軸延伸的第 一部分以及基本垂直延伸到所述基板 的所述上表面的第二部分。
146. 根據(jù)權(quán)利要求145所述的方法，還包括在所述基板的表面處接 觸所述第一導(dǎo)電電極和第二導(dǎo)電電極的所述第二部分。
147. 具有第一介電材料層的多個(gè)溝槽中的每一個(gè)的槽(torn);將所述多個(gè)溝槽基本上填充有第 一導(dǎo)電材料層；在所述多個(gè)溝槽中所選的 一個(gè)溝槽上施加掩才莫層；將在剩下的多個(gè)溝槽中的所述第 一導(dǎo)電材料層和所述第 一介電材料層凹進(jìn)；去除所述掩模層；在包4舌所述剩下的多個(gè)溝槽的所述上表面和側(cè)壁的所述 基板的所述上表面上形成第二介電材料層；將所述剩下的多個(gè)溝槽的上部基本上填充有第二導(dǎo)電材 料層；以及用第三介電材料層覆蓋所述第二導(dǎo)電材料層。
148. —種用于在半導(dǎo)體基板中的多個(gè)溝槽內(nèi)形成掩埋導(dǎo)電層的方 法，包括沿著所述多個(gè)溝沖曹中的每一個(gè)的側(cè)壁和底部i殳置第 一介 電材料層；將所述多個(gè)溝槽基本上填充有第 一導(dǎo)電材料層；在每個(gè)露出第一導(dǎo)電材料層的一部分的溝槽內(nèi)，將所述 第 一介電材料層從所述基板的上表面和所述多個(gè)溝槽的所述 側(cè)壁去除到第 一深度，所述第 一導(dǎo)電材料層所露出的部分在每 個(gè)溝4曹內(nèi)形成兩個(gè)才曹；應(yīng)用第二介電材料層覆蓋所述基板的所述上表面、每個(gè) 溝槽的所述側(cè)壁以及所述第 一導(dǎo)電材料層的所述露出部分的 所述表面；將每個(gè)溝槽內(nèi)的所述兩個(gè)槽基本上填充有第二導(dǎo)電材料 層；以及 用第三介電材料層覆蓋所述第二導(dǎo)電材料層。
149. 一種用于控制外延生長(zhǎng)的半導(dǎo)體材料的厚度的方法，包括提供由第 一類型摻雜物摻雜的半導(dǎo)體基板；在所述半導(dǎo)體基板上形成緩沖層，將所述緩沖層摻雜第 二類型的摻雜物，所述第二類型的摻雜物的擴(kuò)散率比所述第一 類型摻雜物的擴(kuò)散率??；以及在所述緩沖層上形成期望厚度的所述外延生長(zhǎng)層。
150. 根據(jù)權(quán)利要求149所述的方法，其中，所述緩沖層摻雜砷。
151. —種用于控制外延生長(zhǎng)的半導(dǎo)體材料的厚度的方法，包括提供由第一類型摻雜物摻雜的半導(dǎo)體基板；在所述半導(dǎo)體基板上形成勢(shì)壘層，所述勢(shì)壘層具有包括 碳的混合物；以及在所述緩沖層上形成期望厚度的外延生長(zhǎng)層，其中，所述勢(shì)壘層用于阻止所述第一類型的所述4參雜物 從所述基板向上擴(kuò)散到所述外延生長(zhǎng)層中。
152. 才艮據(jù)權(quán)利要求151所述的方法，其中，形成所述勢(shì)壘層的所述 步驟包括生長(zhǎng)-友化》圭層。
153. 才艮據(jù)權(quán)利要求151所述的方法，其中，形成所述勢(shì)壘層的所述 步驟包括將碳摻雜物注入到所述半導(dǎo)體基板的表面內(nèi)。
154. —種用于控制外延生長(zhǎng)的半導(dǎo)體材料的厚度的方法，包括提供由第一類型摻雜物摻雜的半導(dǎo)體基板； 在所述半導(dǎo)體基板上形成期望厚度的外延生長(zhǎng)層； 在所述外延生長(zhǎng)層內(nèi)形成阱區(qū)，所述阱區(qū)具有與所述第一類型的所述摻雜物相反導(dǎo)電性的第二類型的摻雜物；以及 在所述外延生長(zhǎng)層和所述阱區(qū)之間的結(jié)處形成擴(kuò)散勢(shì)壘層，其中，所述勢(shì)壘層用于防止所述阱區(qū)和所述外延生長(zhǎng)層 之間摻雜物的擴(kuò)散。
155. 根據(jù)權(quán)利要求154所述的方法，其中，形成所述擴(kuò)散勢(shì)壘層的 所述步驟包括通過限定所述阱區(qū)的窗口注入石友原子。
156. —種用于形成溝槽4冊(cè)型晶體管的方法，包括提供第一導(dǎo)電類型的基板；在所述基板之上形成所述第 一導(dǎo)電類型的漂移區(qū)； 在所述漂移區(qū)中形成溝槽；沿著所述溝槽的側(cè)壁和底部設(shè)置第 一介電材沖牛層；將所述溝槽的下部填充第一導(dǎo)電材料層；用層間介電材料覆蓋所述第 一導(dǎo)電材料層；選擇性地生長(zhǎng)與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型 的外延層，以在所述漂移區(qū)的上表面上形成阱區(qū)以及在所述層 間介電材料之上形成上溝槽部；在所述外延層的上表面和側(cè)壁上形成第二介電材^牛層；以及將所述上溝槽部基本上填充有第二導(dǎo)電材料層。
157. —種用于在半導(dǎo)體器件中形成阱區(qū)的方法，包括提供第一導(dǎo)電類型的基板； 在所述基板之上形成第 一導(dǎo)電類型的漂移區(qū)； 在所述漂移區(qū)中形成溝槽；在所述溝槽的下部形成#皮介電材料密封的4奄埋電極，露 出所述溝槽的上部的側(cè)壁；以與所述第 一導(dǎo)電類型相反的第二導(dǎo)電類型的摻雜物執(zhí) 4亍第一阱注入，注入到所述漂移區(qū)的上表面內(nèi)；以及通過所述溝槽的所述上部露出的側(cè)壁以第二導(dǎo)電類型的 摻雜物執(zhí)行第二角度阱注入。
158. —種用于在半導(dǎo)體器件中形成阱區(qū)的方法，包括提供第一導(dǎo)電類型的基板；在所述基板之上形成第一導(dǎo)電類型的第一漂移區(qū)；在所述漂移區(qū)之上形成介電材料圓柱，每個(gè)圓柱的寬度 基本等于將在隨后步驟中形成的溝槽的寬度；在所述第 一 漂移區(qū)之上和所述介電材料圓柱周圍形成所 述第一導(dǎo)電類型的第二漂移區(qū)；選擇性地生長(zhǎng)與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型 的外延層，以在所述第二漂移區(qū)和分別形成在介電材料圓柱上 的溝槽的上表面之上形成阱區(qū)。
159. —種用于減薄半導(dǎo)體材料晶片的方法，包括在所述晶片的頂側(cè)完成器件的制造；通過第 一 粘附工藝將所述晶片的所述頂側(cè)臨時(shí)粘附到載體；將所述晶片的背側(cè)減薄到期望厚度；通過第二粘附工藝將所述被減薄的晶片的所述背側(cè)粘附 到低阻抗基板；以及去除所述載體并清理所述晶片的所述頂側(cè)。
160. 根據(jù)權(quán)利要求159所述的方法，其中，所述減薄步驟包括研磨 工藝。
161. 根據(jù)權(quán)利要求159所述的方法，其中，所述減薄步驟包括化學(xué) 處理。
162. —種用于減薄硅基板的方法，包括將所述硅基板的后側(cè)粘附到玻璃基板；通過光學(xué)地粘著(cleave)所述硅基板形成厚玻璃硅 (SOTG )基板；在所述SOGT基板的硅表面上形成外延層；在所述SOGT基板的所述硅表面上制造有源器件；通過研磨工藝將所述^皮璃基板的 一部分乂人所述石圭基^反的 背側(cè)去除；以及通過化學(xué)蝕刻處理將所述玻璃基板的剩余部分從所述硅 基板的所述背側(cè)去除。
163. —種用于在半導(dǎo)體基^1中蝕刻溝槽的方法，包括執(zhí)行主蝕刻到第一深度，所述主蝕刻使用基于氯的化學(xué) 物，使得中間溝槽具有錐形和平滑的側(cè)壁；以及執(zhí)行次蝕刻到最終深度，所述次蝕刻使用基于氟的化學(xué)物，其中，所述基于氟的的次蝕刻提供所述溝槽底部的圓角 以及溝纟曹側(cè)壁的進(jìn)一 步平滑。
164. 根據(jù)權(quán)利要求163所述的方法，其中，所述主蝕刻化學(xué)物包括 Cl2/HBr，以及所述次蝕刻化學(xué)物包括SF6。
165. —種用于在半導(dǎo)體基板中蝕刻溝槽的方法，包括執(zhí)行主蝕刻到第一深度，所述主蝕刻使用基于氟的化學(xué) 物，使得中間溝槽具有基本筆直的側(cè)壁和圓形的底部；以及4丸4亍次蝕刻到最終深度，所述次蝕刻4吏用基于氯的化學(xué)物，其中，所述基于氟的次蝕刻4是供所述溝槽頂部拐角的圓 角以及溝槽側(cè)壁的進(jìn)一步平滑。
166. 根據(jù)權(quán)利要求165所述的方法，其中，所述主蝕刻化學(xué)物包括 CF6/02,以及所述次蝕刻4b學(xué)物包括Cl2。
167. —種用于在半導(dǎo)體基板中蝕刻溝槽的方法，包括4吏用具有添加氬的基于氟的化學(xué)物扭Jf于主蝕刻，以增加 離子轟擊并防止所述溝槽的所述頂部再凹入的傾向；以及才丸4亍次蝕刻，以平滑所述溝槽的側(cè)壁。
168. 根據(jù)權(quán)利要求167所述的方法，其中，所述主蝕刻化學(xué)物包括 SF6/02/Ar。
169. —種用于在半導(dǎo)體基板中蝕刻溝槽的方法，包括使用無氧的基于氟的化學(xué)物4丸行主蝕刻；以及使用氧化的基于氟的化學(xué)物執(zhí)行次蝕刻，其中，所述主蝕刻佳:得在所述溝槽頂部處的側(cè)面蝕刻增 加，以及所述次蝕刻使得所述溝槽的剩余部分產(chǎn)生基本筆直的 側(cè)壁和圓形的底部。
170. 根據(jù)權(quán)利要求169所述的方法，其中，所述主蝕刻化學(xué)物包括 SF6,以及所述次蝕刻包括SF6/02。
171. —種用于在半導(dǎo)體基板中蝕刻深溝槽的方法，包括使用氧化的基于氟的化學(xué)物，其中，以漸變方式引入氧， 以控制側(cè)壁4i化；以及漸變功率和壓力以控制離子流密度并保持基本恒定的蝕 刻速率。
172. —種用于在半導(dǎo)體基板中蝕刻深溝槽的方法，包括使用含氮 的活性較大的基于氟的化學(xué)物執(zhí)行主蝕刻，接著使用活性較小 的基于氟的化學(xué)物SF6批J于次蝕刻。
173. 根據(jù)權(quán)利要求172所述的方法，所述主蝕刻包括NF3，以及所 述次蝕刻包括SF6/02。
174. 才艮據(jù)權(quán)利要求173所述的方法，還包括以交替的方式重復(fù)所述 主蝕刻和所述次蝕刻的步驟。
175. —種用于在半導(dǎo)體基板中蝕刻溝槽的方法，包括在所述基纟反的頂部形成襯墊氧化物薄層； 在所述襯墊氧化層上形成非氧化材料層； 在導(dǎo)電材料層上形成氮化硅層；圖樣化所述襯墊氧化層、非氧化材沖+層和氮化石圭層，以 限定用于形成所述溝槽的開口；以及通過所述開口蝕刻所述溝槽，其中，所述襯墊氧化物層和所述氮化名圭層之間的所述非 襯墊氧化物的生長(zhǎng)。
176. —種用于在半導(dǎo)體基板中蝕刻溝槽的方法，包括在所述基板的頂部形成襯墊氧化物薄層； 在所述4十墊氧化層上形成氮化石圭層；圖樣化所述襯墊氧化層和氮化石圭層，以限定用于形成所 述溝4曹的開口；在所述基板的表面結(jié)構(gòu)上形成非氧化材料薄層；從所述表面結(jié)構(gòu)的水平表面去除所述非氧化材料薄層， 留下沿著所述氮化層-襯墊氧化結(jié)構(gòu)的垂直邊緣的非氧化材料 隔離層；以及通過所述開口々i;刻所述溝才曹，其中，所述非氧化材料隔離層防止在隨后處理步驟期間 在所述溝槽邊纟彖處的襯墊氧化物的生長(zhǎng)。
177. —種用于在溝槽內(nèi)形成電極間介電層的方法，包括沿著所述溝槽的側(cè)壁和底部設(shè)置第 一介電材料層； 將所述溝槽基本上填充有第 一導(dǎo)電材料層以形成第 一 電極；使所述第一介電材料層和所述第一導(dǎo)電材料層凹進(jìn)到所 述溝槽內(nèi)的第一深度；在所述溝槽內(nèi)的所述介電材料和導(dǎo)電材料層的上表面上 形成多晶硅材料層；氧化所述多晶硅材料層，從而將其轉(zhuǎn)換為二氧化硅層；以及 在所述二氧化硅層上的溝槽內(nèi)形成由導(dǎo)電材料制成的第 二電極，并通過第二介電層與溝槽側(cè)壁分離。
178. —種用于在溝槽內(nèi)形成電極間介電層的方法，包括沿著所述溝槽的側(cè)壁和底部i殳置第 一介電材料層； 將所述溝槽基本上填充有第 一導(dǎo)電材料層以形成第 一 電極；使所述第 一 導(dǎo)電材料層凹進(jìn)到在所述溝槽內(nèi)的第 一 深度；將所述溝槽的剩余部分基本填充介電填充材料；使所述第一介電材料層和所述介電填充材料層凹進(jìn)到第 二深度以形成電才及間介電層；以及在所述電極間介電層上的所述溝槽內(nèi)形成由導(dǎo)電材料制 成的第二電才及，并通過第二介電層與溝槽側(cè)壁分離。
179. —種用于在溝槽內(nèi)形成電極間介電層的方法，包括沿著所述溝槽的側(cè)壁和底部設(shè)置第 一介電材料層；將所述溝槽基本上填充有第一導(dǎo)電材料層，以形成第一 電極；將所述第 一 導(dǎo)電材料層凹進(jìn)到所述溝槽內(nèi)的第 一 深度， 通過期望深度使得所述凹進(jìn)的導(dǎo)電材料層的上部高于最終目 標(biāo)深度；通過改變所述第一導(dǎo)電材料層的特性，增大所述凹進(jìn)的 第 一導(dǎo)電材料層的所述上部的氧化速度；從剩余的溝槽側(cè)壁去除所述第 一介電材料層； 執(zhí)行氧化步驟，所述第 一導(dǎo)電材料層改變的上部以比所 述溝槽側(cè)壁快的速度被氧化，形成比側(cè)壁絕緣襯套厚的電極間介電層；以及在所述電極間介電層上的所述溝槽內(nèi)形成由導(dǎo)電材料制 成的第二電極，并通過所述側(cè)壁與溝槽絕緣襯套分離。
180. 根據(jù)權(quán)利要求179所述的方法，其中，提高所述凹進(jìn)的第一導(dǎo) 電材并牛層的所述上部的氧化速度的所述步驟包括化學(xué)或物理 i也改變所述上部。
181. 根據(jù)權(quán)利要求179所述的方法，其中，提高所述凹進(jìn)的第一導(dǎo) 電材料層的所述上部的氧化速度的所述步驟包括與所述第一 導(dǎo)電材料層的上表面基本垂直地注入雜質(zhì)。
182. 根據(jù)權(quán)利要求181所述的方法，其中，所述雜質(zhì)是氬或氟中的 一種。
183. —種用于在溝槽內(nèi)形成電極間介電層的方法，包括沿著所述溝槽的側(cè)壁和底部設(shè)置第 一介電材料層； 將所述溝槽基本上填充有第 一導(dǎo)電材料層以形成第 一 電極；^使所述第 一導(dǎo)電材料層凹進(jìn)到所述溝槽內(nèi)的第 一深度；優(yōu)選形成第二介電層，乂人而在所述溝槽內(nèi)的水平表面結(jié) 構(gòu)上形成相對(duì)較厚的電極間介電層，以及沿著所述溝槽的側(cè)壁 形成相對(duì)薄的介電層；去除沿著所述溝槽側(cè)壁的所述相對(duì)薄的介電層；以及在所述電4及間介電層上的所述溝槽內(nèi)形成由導(dǎo)電材沖牛制 成的第二電極，并通過側(cè)壁介電襯套與溝槽側(cè)壁分離。
184. 根據(jù)權(quán)利要求183所述的方法，其中，優(yōu)選形成第二介電層的 所述步驟包括定向沉積處理。
185. 根據(jù)權(quán)利要求184所述的方法，其中，所述定向沉積處理包括 等離子體增強(qiáng)化學(xué)汽相積淀。
186. —種用于在溝槽內(nèi)形成電極間介電層的方法，包括沿著所述溝槽的側(cè)壁和底部^殳置第 一介電材料層；將所述溝槽基本上填充有第 一 導(dǎo)電材料層以形成第 一 電極；使所述第 一介電材料層和所述第 一導(dǎo)電材料層凹進(jìn)到所 述溝槽內(nèi)的第一深度；沿著所述溝槽內(nèi)的垂直和水平表面形成掩蔽氧化物薄層；形成覆蓋所述掩蔽氧化物薄層的氮化硅層；從所述溝槽的所述底部去除所述氮化硅層，以露出所述 水平掩蔽氧4匕物薄層，^f旦留下由所述氮化石圭層覆蓋的所述垂直 掩蔽氧化物薄層；將所述溝槽暴露給氧化環(huán)境，以在所述溝槽的水平底部 表面上形成相對(duì)較厚的電極間介電層；/人所述溝槽側(cè)壁去除所述氮化石圭層；以及在所述電極間介電層上的所迷溝槽內(nèi)形成由導(dǎo)電材料制 成的第二電才及，并通過側(cè)壁絕鄉(xiāng)彖^N"套與溝槽側(cè)壁分離。
187. —種用于在半導(dǎo)體基板中形成的溝槽內(nèi)形成電極間介電層的 方法，包才舌在所述溝槽的下部形成由導(dǎo)電材料制成的第一電才及，并通過第一介電襯套與溝槽側(cè)壁和底部分離；材料層；將所述厚介電層充分地平面化到所述半導(dǎo)體基4反的上表 面；以及執(zhí)行各向同性地濕蝕刻處理，使所述厚介電材料層的剩 余部分在所述溝槽內(nèi)凹進(jìn)到目標(biāo)深度。
188. 根據(jù)權(quán)利要求187所述的方法，其中，所述充分平面化的步驟 包括執(zhí)行各向異性的等離子蝕刻處理。
189. 根據(jù)權(quán)利要求187所述的方法，其中，所述充分平面化的步驟 包括執(zhí)行化學(xué)機(jī)械平面化處理。
190. —種用于在半導(dǎo)體晶片上形成氧化層的方法，包括在測(cè)試環(huán)境下向所述半導(dǎo)體晶片施加DC偏壓；在與氧化物的表面反應(yīng)被基本抑制的條件下確定DC偏 壓條件；在氧化期間向所述半導(dǎo)體晶片施加外部偏壓；以及 利用所述外部偏壓來最優(yōu)化氧化速度。
191. 一種用于在半導(dǎo)體基板中形成的溝槽底部形成厚氧化層的方 法，包4舌通過填充所述溝槽并覆蓋所述基4反的上表面的低壓化學(xué)汽相積淀處理形成共形氧^:力莫；以及/人所述基才反的所述上表面和所述溝槽內(nèi)蝕刻掉所述氧化 膜，以在所述溝槽的所述底部處留下具有目標(biāo)厚度的基本平坦 的氧化層。
192. 根據(jù)權(quán)利要求191所述的方法，還包括執(zhí)行溫度處理以將所述 氧化膜致密。
193. —種用于在半導(dǎo)體基^反中形成的溝槽底部形成厚氧化層的方 法，包括通過定向正硅酸乙酯(TEOS )處理來沉積氧化膜，其中， 所述TEOS處理在包括所述溝槽的所述底部的水平表面上而 不是在包括溝槽側(cè)壁的垂直表面上形成較厚的氧化膜；以及各向同性地蝕刻所述氧化膜，直至去除溝槽側(cè)壁上的所 有氧化膜，而在具有目標(biāo)厚度的所述溝槽的所述底部留下氧化 層。
194. 根據(jù)權(quán)利要求193所述的方法，其中，所述蝕刻步驟包括干頂 部氧化物蝕刻，接著是濕緩沖氧化物蝕刻。
195. 根據(jù)權(quán)利要求194所述的方法，其中，所述干頂部氧化物蝕刻 包括霧蝕刻處理，所述霧蝕刻處理以與在4妾近所述溝槽的所述 底部處的氧化物相比力口速的速度蝕刻才妻近所述溝槽的所述頂 部邊纟彖的氧4b物。
196. —種用于在半導(dǎo)體基4反中形成的溝槽底部形成厚氧化層的方 法，包4舌通過高密度等離子沉積處理來沉積氧化膜，其中，所述 高密度等離子沉積處理在所述溝槽底部形成的氧化層比在溝 槽側(cè)壁上形成的氧4b層厚；以及通過濕蝕刻處理,人溝槽側(cè)壁去除氧化層，從而，所述溝槽的剖面從溝槽接近所迷溝槽的頂部處向 夕卜傾斜。
197. —種用于在半導(dǎo)體基板中形成的溝槽底部形成厚氧化層的方 法，包4舌在所述基板上形成襯墊氧化層；在所述襯墊氧^:層上沉積氮化-圭薄層；執(zhí)行各向異性蝕刻，以從水平面上去除氮化硅層，而留 下溝槽側(cè)壁上的氮化石圭層；表面上沉積氧化層；以及通過蝕刻處理乂人溝槽側(cè)壁去除氧化層-氮化層-氧化層間 的夾層。
198. —種用于在半導(dǎo)體基板中形成的溝槽底部形成厚氧化層的方 法，包括在包括所述溝槽側(cè)壁和底部的基4反上形成4于墊氧化薄層；在所述襯墊氧化薄層的頂部形成氮化物層，并蝕刻#■水 平表面上的氮化物層，而留下溝槽側(cè)壁上相鄰于襯墊氧化層的 氮化層；從水平表面去除所述襯墊氧化層，露出所述基板的上表 面牙口溝沖曹底部表面；對(duì)所露出的水平表面4丸行各向異性蝕刻，以從所述溝槽 的所述底部去除半導(dǎo)體材料到期望的深度，從而形成溝槽下 部；在沒有被包括所述溝槽下部的氮化層覆蓋的位置生長(zhǎng)氧化層；以及去除所述氮化物層和襯墊氧化層，從而，厚底部氧化層沿著所述溝槽的所述側(cè)壁延伸。
199. 一種在單個(gè)半導(dǎo)體基板上形成的功率器件，包括功率晶體管，具有電荷平^f結(jié)構(gòu)，其形成在溝槽內(nèi)；電流感應(yīng)器件，其相鄰于所述功率晶體管形成，并通過 絕緣區(qū)與所述功率晶體管分離；以及一個(gè)或多個(gè)電荷平衡溝槽，形成在所述電流感應(yīng)器件之下，其中，穿過所述半導(dǎo)體基板保持電荷平衡的連續(xù)性。
200. —種在單個(gè)半導(dǎo)體基板上形成的功率器件，包括功率晶體管，具有電荷平衡結(jié)構(gòu)，其形成在溝槽內(nèi)；一個(gè)或多個(gè)二4及管結(jié)構(gòu)，其相鄰于所述功率晶體管形成， 并通過絕緣區(qū)與所述功率晶體管分離；以及一個(gè)或多個(gè)電荷平^f溝槽，形成在所述一個(gè)或多個(gè)二^L 管結(jié)構(gòu)之下，其中，穿過所述半導(dǎo)體基板保持電荷平衡的連續(xù)性。
201. —種用于形成改進(jìn)功率器件的方法，包括提供具有第 一導(dǎo)電類型的半導(dǎo)體基板；形成延伸進(jìn)所述基々反的溝槽，其中，在所述溝槽的下部 中形成的下電極通過第一介電襯套與溝槽側(cè)壁和底部分離；在所述下電極上形成電極間介電層； 極，其通過第二絕緣襯套與溝槽側(cè)壁分離；相鄰于所述溝槽形成具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型的阱區(qū)；在所述阱區(qū)內(nèi)形成具有第一導(dǎo)電類型的源極區(qū)；以及在形成所述阱區(qū)和源極區(qū)之后，將硅施加到所述上電極 的上表面，其中，所述上電4及包4舌所述功率器件的棚4及端子，以及 所述石圭化物降^f氐了所述器件的等效串耳關(guān)電阻。
202. —種用于形成具有4交^f氐的等效串耳關(guān)電阻的功率器件的方法，包 括在多個(gè)平行溝槽中形成柵極結(jié)構(gòu)；以及形成硅化材料表面層，其基本垂直于所述多個(gè)溝槽延伸， 在與所述多個(gè)平行溝槽的相交處進(jìn)行接觸。
203. —種DC-DC轉(zhuǎn)換器電路，包括高側(cè)開關(guān)，由具有第一4冊(cè)電才及和第二4冊(cè)電才及、源電極以 及漏電極的雙4冊(cè)極功率晶體管制成；低側(cè)開關(guān)，由具有第一柵電極和第二柵電極、連接到所 述高側(cè)開關(guān)的所述源電才及的源電4及、以及漏電才及的雙4冊(cè)4及功率 晶體管制成；第 一驅(qū)動(dòng)電路，連接到所述高側(cè)開關(guān)的所述第 一柵電極；以及第二驅(qū)動(dòng)電路，連接到所述低側(cè)開關(guān)的所述第 一柵電極， 其中，連接所述高側(cè)開關(guān)和所述^f氐側(cè)開關(guān)的所述第二棚-電極以分別接收第一驅(qū)動(dòng)信號(hào)和第二驅(qū)動(dòng)信號(hào)，以使每個(gè)晶體 管的開關(guān)速度最優(yōu)化。
全文摘要
本發(fā)明提供了用在功率電子應(yīng)用的改進(jìn)功率器件及其制造方法、封裝以及結(jié)合有功率器件的電路的各種實(shí)施例。本發(fā)明的一個(gè)方面將許多電荷平衡技術(shù)和用于減小寄生電容的其他技術(shù)相結(jié)合以實(shí)現(xiàn)具有改進(jìn)的電壓性能、更高開關(guān)速度、更低導(dǎo)通電阻的功率器件的不同實(shí)施例。本發(fā)明的另一方面提供了用于低、中和高壓器件的改進(jìn)終端結(jié)構(gòu)。根據(jù)本發(fā)明的其他方面，提供了功率器件制造的改進(jìn)方法。示出對(duì)諸如形成溝槽、形成溝槽內(nèi)介電層、形成臺(tái)面結(jié)構(gòu)和用于減小基板厚度的工藝的具體工藝步驟的改進(jìn)。根據(jù)本發(fā)明的又一方面，電荷平衡功率器件將諸如二極管的溫度和電流感應(yīng)元件結(jié)合在相同的管芯上。本發(fā)明的其他方面改進(jìn)了功率器件的等效串聯(lián)電阻(ESR)、將附加電路與功率器件結(jié)合在相同的芯片上、以及提供對(duì)電荷平衡功率器件的封裝改進(jìn)。
文檔編號(hào)H01L29/06GK101180737SQ200480042161
公開日2008年5月14日 申請(qǐng)日期2004年12月29日 優(yōu)先權(quán)日2003年12月30日
發(fā)明者克里斯托弗·B·科康, 史蒂文·P·薩普, 巴巴克·S·薩尼, 彼得·H·威爾遜, 艾倫·埃爾班霍威, 阿肖克·沙拉 申請(qǐng)人:飛兆半導(dǎo)體公司