專利名稱：使用非對(duì)稱導(dǎo)電隔離體的半導(dǎo)體制造工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及半導(dǎo)體制造領(lǐng)域。具體地，涉及形成具有低泄漏和可接受的閾電壓的小型晶體管的工藝。
背景技術(shù)：
在半導(dǎo)體器件領(lǐng)域，晶體管必須同時(shí)具有高性能和低功耗特性。這兩個(gè)參數(shù)一般是相互矛盾的。例如，晶體管溝道長(zhǎng)度的降低可提升器件的速度，其它參數(shù)比如閾下泄漏(亞閾值泄漏，subthresholdleakage)以及閾電壓可能變得更加難以控制。傳統(tǒng)上，摻雜晶體管溝道被用來(lái)將閾電壓控制在所需范圍內(nèi)。常常使用離子注入來(lái)實(shí)現(xiàn)這些摻雜溝道。
最近，已經(jīng)用絕緣體上硅(SOI)技術(shù)來(lái)實(shí)現(xiàn)更低的功耗。另外，每有新的工藝技術(shù)，柵極長(zhǎng)度就會(huì)降低。使用傳統(tǒng)的溝道摻雜注入難以始終如一地實(shí)現(xiàn)SOI所需的淺溝道和深的亞微米器件。但是，如果沒(méi)有這些摻雜溝道，就難以制造具有充分低的泄漏電流、足夠的閾電壓和可接受的低閾電壓變化的深亞微米器件(deep sub-microndevices)。因此，希望實(shí)現(xiàn)一種工藝，其所得到的晶體管具有較短的溝道長(zhǎng)度、足夠的閾電壓以及較低的閾下泄漏，而又不會(huì)顯著增加工藝的成本或者復(fù)雜性。

發(fā)明內(nèi)容
上面提出的問(wèn)題由一種半導(dǎo)體工藝及其其所得到的晶體管來(lái)解決。該工藝包括在柵電極的任一側(cè)形成導(dǎo)電延伸部。所述導(dǎo)電延伸部和柵電極被獨(dú)立摻雜，使得每一個(gè)結(jié)構(gòu)可以是n型、p型或者本征的。源/漏區(qū)被從側(cè)面進(jìn)行離子注入，被設(shè)置在所述延伸部的任一側(cè)。所述延伸部可以被獨(dú)立摻雜使用第一傾斜注入來(lái)對(duì)第一延伸部摻雜，使用第二傾斜注入來(lái)對(duì)第二延伸部摻雜。在一個(gè)實(shí)施例中，進(jìn)行了不同的摻雜的延伸部的使用消除了對(duì)閾值調(diào)整溝道注入的需要，從而晶體管的溝道區(qū)基本上沒(méi)有注入的物質(zhì)。


閱讀下面結(jié)合附圖進(jìn)行的說(shuō)明可以最好地理解本發(fā)明及其其它優(yōu)點(diǎn)。附圖中圖1是在半導(dǎo)體襯底上形成柵極電介質(zhì)的半導(dǎo)體晶片的局部剖視圖；圖2圖解了圖1之后的處理，其中在柵極電介質(zhì)上形成柵電極膜；圖3圖解了圖2之后的處理，其中對(duì)柵電極膜進(jìn)行圖案化以形成柵電極結(jié)構(gòu)；圖4圖解了圖3之后的處理，其中，在襯底和柵電極上形成電介質(zhì)；圖5圖解了圖4之后的處理，其中，在電介質(zhì)膜上形成導(dǎo)電膜；圖6圖解了圖5之后的處理，其中，用第一摻雜劑對(duì)導(dǎo)電膜的第一部分進(jìn)行注入；圖7圖解了圖6之后的處理，其中，用第二摻雜劑對(duì)導(dǎo)電膜的第二部分進(jìn)行注入；圖8圖解了圖7之后的處理，其中，對(duì)導(dǎo)電膜進(jìn)行圖案化以形成導(dǎo)電延伸部；圖9圖解了圖8之后的處理，其中，在所述延伸部和柵電極上形成電介質(zhì)膜；圖10圖解了圖9之后的處理，其中，對(duì)電介質(zhì)膜進(jìn)行蝕刻以形成電介質(zhì)隔離體；圖11圖解了圖10之后的處理，其中，利用柵電極、延伸部和電介質(zhì)作為注入掩模，對(duì)襯底的源/漏區(qū)進(jìn)行注入；圖12圖解了圖11之后的處理，其中，在晶片上淀積金屬膜；
圖13圖解了圖12之后的處理，其中，通過(guò)硅化物的熱處理將柵電極和延伸部連接起來(lái)；圖14是連接延伸部與晶體管的其余部分的另一種方法的頂視圖。
具體實(shí)施例方式
下面詳細(xì)描述本發(fā)明的在當(dāng)前為優(yōu)選的圖示于附圖中的實(shí)施例。應(yīng)當(dāng)注意，附圖是簡(jiǎn)化形式的，并且不是精確比例。盡管本發(fā)明在這里描述的是特定的圖解實(shí)施例，但是應(yīng)當(dāng)理解這些實(shí)施例只是作為例子，而不是限制性的。下面的詳細(xì)說(shuō)明的意圖是要覆蓋落在本發(fā)明的權(quán)利要求所限定的實(shí)質(zhì)范圍內(nèi)的所有修改、備選方案和等效方案。
應(yīng)當(dāng)理解，這里所描述的工藝步驟和結(jié)構(gòu)并未涵蓋完整的集成電路制造工藝流程。本發(fā)明的實(shí)施可以與本領(lǐng)域傳統(tǒng)上使用的各種集成電路制造技術(shù)結(jié)合起來(lái)，在本說(shuō)明書(shū)中所包括的通常所采用的工藝步驟只限于那些對(duì)本發(fā)明的理解來(lái)說(shuō)所需的工藝步驟。
總體來(lái)說(shuō)，本發(fā)明考慮使用在晶體管柵電極側(cè)壁上的導(dǎo)電隔離體結(jié)構(gòu)(這里稱為延伸部)來(lái)形成晶體管。與傳統(tǒng)的柵電極結(jié)構(gòu)一起，所述導(dǎo)電隔離體形成一個(gè)三部分的晶體管柵極。這三個(gè)柵極結(jié)構(gòu)中的每一個(gè)的極性都可以單獨(dú)控制，以使得晶體管例如可以具有一個(gè)極性的兩個(gè)結(jié)構(gòu)和另一個(gè)極性的一個(gè)結(jié)構(gòu)。這樣，能夠提供非對(duì)稱摻雜的延伸部的能力有益地改善了控制非常短溝道的晶體管的閾電壓、閾下泄漏和溝道長(zhǎng)度的能力。
現(xiàn)在看圖1，在半導(dǎo)體晶片100的半導(dǎo)體襯底102上形成柵極電介質(zhì)膜104。在一個(gè)實(shí)施例中，柵極電介質(zhì)104是對(duì)半導(dǎo)體襯底102的上表面進(jìn)行熱氧化而形成的二氧化硅膜。如半導(dǎo)體制造工藝領(lǐng)域的人所公知的，襯底102的熱氧化是通過(guò)在超過(guò)900攝氏度的溫度下將晶片暴露于氧化氛圍(例如O2，H2O)而實(shí)現(xiàn)的。在本實(shí)施例中，柵極電介質(zhì)102在任何地方的厚度都是從15到150埃。在其它實(shí)施例中，柵極電介質(zhì)104為介電常數(shù)大于4.0的高k電介質(zhì)。高k電介質(zhì)適合用于柵極介電膜，以用較厚的膜實(shí)現(xiàn)足夠大的電容。適合用作電介質(zhì)104的高k實(shí)施例的材料包括各種金屬氧化物，比如氧化鉿以及其它材料，包括氧化鋁、硅酸鉿、硅酸鋯、鋁酸鉿、鋁酸鑭、鋁酸鋯以及氧化鑭。有關(guān)高k電介質(zhì)的另外的信息例如可以在Samavedam，Transistor having a high K dielectric and short gate length and methodtherefor，美國(guó)專利6,514,808中找到。
半導(dǎo)體襯底102的上部一般包括單晶半導(dǎo)體材料比如硅，其上形成柵極電介質(zhì)104。在尤其適合用于低功耗應(yīng)用比如移動(dòng)和無(wú)線設(shè)備的一種實(shí)施例中，半導(dǎo)體襯底102是絕緣體上硅(SOI)襯底，其中，單晶硅是是形成在埋置氧化物(厚度大致在1000到20000埃的范圍內(nèi))上的較薄的膜(也就是小于10000埃)。
現(xiàn)在看圖2，在柵極電介質(zhì)104上形成柵電極膜106。在一個(gè)實(shí)施例中，柵電極膜106是通過(guò)在維持在大約550到650攝氏度范圍內(nèi)的溫度的反應(yīng)室內(nèi)對(duì)硅烷進(jìn)行熱分解而形成的多晶硅膜。該多晶硅膜傾向于沉積為未摻雜的硅，隨后使用離子注入，用n型(例如磷、砷)或者p型(例如硼)摻雜劑摻雜。在另外的實(shí)施例中，所述多晶硅可以原位摻雜(be doped in-situ)或者通過(guò)擴(kuò)散摻雜。在另外的實(shí)施例中，除了多晶硅之外或者取代多晶硅，柵電極膜可以包括下述材料或者化合物鍺、氮化硅鉭、氮化鈦、氮化鉬或者它們的組合。
現(xiàn)在看圖3，柵電極膜106被圖案化以形成具有基本上豎直的側(cè)壁112的柵電極116。柵電極116的圖案化是使用本領(lǐng)域公知的光刻工藝以及各向異性或者干蝕刻技術(shù)實(shí)現(xiàn)的。光刻工藝可以包括使用減反射鍍層(anti-reflective coating(ARC))和光致抗蝕劑構(gòu)圖(圖案化)技術(shù)。
現(xiàn)在看圖4，在柵電極116上形成延伸部電介質(zhì)膜120。在一個(gè)實(shí)施例中，電介質(zhì)膜120是低k電介質(zhì)，其介電常數(shù)小于大約4.0。在另外的實(shí)施例中，電介質(zhì)膜120包括化學(xué)蒸汽淀積(chemically vapordeposited(CVD))的氮化硅膜。在該實(shí)施例中，可以使二氯甲硅烷或者硅烷和氨在維持在300到800攝氏度溫度范圍內(nèi)的反應(yīng)器中反應(yīng)而形成CVD氮化硅?？梢栽诘矸e氮化硅之前在柵電極116上淀積CVD氧化硅墊層，以緩解當(dāng)?shù)杞佑|硅時(shí)產(chǎn)生的應(yīng)力?；旧弦怨残蔚姆绞降矸eCVD電介質(zhì)膜120，使得在晶片表面形態(tài)的豎直部分的膜厚大致在晶片表面形態(tài)的水平部分的膜厚的至少80％之內(nèi)。
可以對(duì)電介質(zhì)膜120進(jìn)行各向異性蝕刻，或者照淀積時(shí)的原樣留下。如果蝕刻電介質(zhì)膜120，與柵電極116的側(cè)壁相鄰的膜部分留下來(lái)，形成柵電極116和隨后淀積的導(dǎo)電延伸部結(jié)構(gòu)之間的隔離。還希望將襯底102的未被柵電極116覆蓋的部分上的電介質(zhì)膜留下來(lái)，以將導(dǎo)電延伸部結(jié)構(gòu)與襯底102隔離開(kāi)。如果蝕刻膜120，則可由柵電介質(zhì)104在蝕刻膜120之后留下的部分提供與襯底之間的隔離。另外，如果膜120包括在氧化硅墊層上的氮化硅，則對(duì)膜120的蝕刻最好將氮化硅除去，但留下氧化硅。
在形成電介質(zhì)膜120之后可以進(jìn)行一個(gè)或者多個(gè)注入步驟。在一個(gè)實(shí)施例中，進(jìn)行一次或者多次延伸部注入，以在襯底102的未被柵電極116覆蓋的那些部分中引入源/漏延伸部區(qū)域118。下面將源/漏延伸部區(qū)域稱為L(zhǎng)DD區(qū)域118，以避免與上面提及的以及后面要進(jìn)一步描述的導(dǎo)電延伸部混淆。LDD注入?yún)^(qū)118可以用來(lái)控制所得到的器件的閾電壓和有效溝道長(zhǎng)度。但是，在襯底102的SOI實(shí)施例中，不希望進(jìn)行高劑量的例子注入，因?yàn)槟菢拥脑掚y以將劑量充分地維持在非常淺的硅襯底范圍內(nèi)。為了解決此問(wèn)題，從工藝的某些實(shí)施例中，可以完全取消LDD注入，在這種情況下，閾電壓的控制是通過(guò)改變延伸部之一的摻雜極性來(lái)實(shí)現(xiàn)的(下面將詳細(xì)描述)。
現(xiàn)在看圖5，在電介質(zhì)膜120上淀積導(dǎo)電的延伸部隔離膜124。在一個(gè)實(shí)施例中，延伸部隔離膜124是與柵電極膜106的多晶硅實(shí)施方式(見(jiàn)圖2的描述)基本上相同的方式形成的CVD多晶硅。在此實(shí)施例中，多晶硅被淀積為未摻雜的膜，使得膜的各個(gè)部分隨后可以按照需要摻雜。在其它的實(shí)施例中，延伸部隔離膜124是另一種導(dǎo)電膜，比如硅鍺或者鉭或者鈦基金屬。
現(xiàn)在看圖6和圖7，執(zhí)行第一和第二注入132和140。按照一般在6度到60度之間的第一注入角度執(zhí)行第一注入132，以將第一摻雜劑引入導(dǎo)電延伸部膜124。在第一注入132期間使用的注入角度使得注入物質(zhì)主要留在導(dǎo)電延伸部124的暴露于注入角度的部分136中。通過(guò)使用合適的注入角度，并使晶體管在晶片100上合適地取向(例如相對(duì)于晶片平面)，第一注入132在導(dǎo)電延伸部膜124的第一部分136中產(chǎn)生第一摻雜分布，其中，延伸部膜124的第一部分136代表膜124的在柵電極116的第一側(cè)壁112上的部分。
類似地，通過(guò)使用第二注入角度，第二注入140主要向延伸部膜124的第二部分142中引入第二摻雜分布。第二注入角度最好與第一注入132期間使用的第一注入角度相反。例如，如果第一注入132的角度是10度，則第二注入140的角度最好是-10度。在一個(gè)適合控制晶體管的閾電壓和閾下泄漏的實(shí)施例中，在第一注入132和第二注入140期間使用的注入物質(zhì)的極性是相反的。這樣，第一注入132可以使用p型物質(zhì)，比如硼，而第二注入140使用n型物質(zhì)，比如磷或者砷。在適合制造n溝道晶體管的一個(gè)特別實(shí)施例中，例如，導(dǎo)電柵極116和延伸部膜124的第二部分142被進(jìn)行n摻雜，同時(shí)延伸部膜124的第一部分136被p摻雜。在該實(shí)施例中，當(dāng)膜124的第一部分136下方的區(qū)域被用作器件的漏區(qū)，所得到的晶體管與整個(gè)柵極結(jié)構(gòu)都用統(tǒng)一的極性摻雜的對(duì)應(yīng)的晶體管相比，具有改善的(提高的)Vt和較低的閾下泄漏(subthreshold leakage)。
第一和第二注入132和140的注入劑量應(yīng)當(dāng)分別足以實(shí)現(xiàn)延伸部膜124的高度摻雜的第一和第二部分136和142。在一個(gè)實(shí)施例中，第一注入132是p型注入，第二注入140是n型注入，注入的理想劑量是超過(guò)大約1013個(gè)離子每平方厘米。注入能量最好足以實(shí)現(xiàn)接近延伸部膜124的中心的峰值劑量。用于p型(硼)注入的代表性注入能量在大約10到100keV的范圍內(nèi)，而n型(磷)注入在大約30到100keV的范圍內(nèi)。在另外的實(shí)施例中，可以使用另外的或者備選的注入技術(shù)，比如等離子體注入和阻擋層(用于細(xì)調(diào)現(xiàn)有的注入)。
現(xiàn)在看圖8，已經(jīng)對(duì)圖7中的導(dǎo)電延伸部膜124進(jìn)行了各向異性蝕刻，以分別產(chǎn)生第一和第二導(dǎo)電延伸部隔離結(jié)構(gòu)146和150。如圖8所示，導(dǎo)電延伸部隔離體146和150通過(guò)電介質(zhì)120和104與柵電極116和襯底102電隔離。在一個(gè)實(shí)施例中，延伸部隔離體146和150的橫向厚度大約是柵電極116的橫向尺度(L)的1/4到1/2。例如，如果柵電極116的長(zhǎng)度L為大約100nm，則延伸部隔離體146和150的橫向厚度單獨(dú)地或者加起來(lái)在大約25到50nm的范圍內(nèi)。在另外的實(shí)施例中，延伸部隔離體146和150的橫向尺度可以在該范圍之外。
現(xiàn)在看圖9和圖10，淀積并蝕刻電介質(zhì)隔離膜158，以在延伸部隔離體146和150的外側(cè)壁上形成電介質(zhì)隔離體162。隔離膜158可以是CVD氧化硅、氮化硅或者二者的組合。隔離體結(jié)構(gòu)162有益地防止了所得到的晶體管的源/漏區(qū)和柵電極之間的短路。具體地，一種工藝實(shí)施例使用硅化物工序短接延伸部隔離體146和150與柵電極116。在該實(shí)施例中，隔離體結(jié)構(gòu)162防止硅化物將源/漏區(qū)短接到延伸部。
現(xiàn)在看圖11，使用柵電極116、延伸部隔離體146和150以及電介質(zhì)隔離體162作為注入掩模進(jìn)行源/漏注入154以向襯底102中引入源/漏雜質(zhì)分布(區(qū))156，使得源/漏區(qū)156自對(duì)準(zhǔn)到隔離體162，并且，由于隔離體162最好相對(duì)較薄和均勻，源/漏區(qū)156被有效地自對(duì)準(zhǔn)到延伸部隔離體146和150。在另一個(gè)實(shí)施例中，在形成電介質(zhì)隔離體162之前進(jìn)行注入154，從而將源/漏區(qū)156直接自對(duì)準(zhǔn)到延伸部隔離體146和150。在上面的任一實(shí)施例中，將源/漏區(qū)156對(duì)準(zhǔn)到延伸部隔離體146和150。在一種n溝道晶體管實(shí)施例中，源/漏注入使用n型物質(zhì)比如磷或者砷，而在p溝道晶體管實(shí)施例中，源/漏注入154使用硼或者另一種p型摻雜劑。雜質(zhì)分布156最好超過(guò)大約1019個(gè)原子每平方厘米。
現(xiàn)在看圖12和圖13，使用硅化物工藝將延伸部隔離體146和150電連接到柵電極116。在圖12中，在晶片100上均勻地淀積金屬166比如鈷。在該淀積之前，清除源/漏區(qū)156上的電介質(zhì)包括電介質(zhì)膜120以及在柵電極116的上表面上的任何殘留電介質(zhì)，以暴露出襯底102內(nèi)的摻雜半導(dǎo)體以及多晶硅或者柵電極116的其它材料。在要被清除的電介質(zhì)包括氧化硅的情況下，可以使用HF浸蝕或者其它合適的濕法工藝，而氮化硅以及其它的電介質(zhì)可以使用傳統(tǒng)的干法蝕刻工藝。
在淀積金屬166之后，將晶片100和金屬166暴露于加熱環(huán)境170，以在任何金屬166接觸硅(或者其它半導(dǎo)體)的地方形成硅化物。金屬166與電介質(zhì)接觸的部分，比如隔離體162，在所述熱處理步驟之后仍然沒(méi)有反應(yīng)，從而，如圖13所示，使得未反應(yīng)的部分能夠被選擇性地除去。該硅化物工藝產(chǎn)生將第一和第二延伸部隔離體146和156電連接到柵電極116的導(dǎo)電橋174。除了鈷之外或者代替鈷，金屬166可以包括諸如鎳、鈦、氮化鈦等材料或者它們的組合。
所得到的如圖13所示的晶體管110包括一個(gè)三部分的偏壓結(jié)構(gòu)，其包括柵電極116，以及第一和第二導(dǎo)電延伸部隔離體146和150，其中每一個(gè)都隔著居間的電介質(zhì)位于下伏襯底102上方并與之隔離。電介質(zhì)120介于延伸部隔離體146和150以及柵電極116的側(cè)壁之間。襯底內(nèi)的源/漏區(qū)156在延伸部隔離體146和150所限定的溝道區(qū)111的任一側(cè)。施加給延伸部隔離體146和150以及柵電極116的電壓調(diào)制溝道區(qū)111的導(dǎo)電性。
在優(yōu)選實(shí)施例中，偏壓結(jié)構(gòu)的部件的極性或者摻雜類型是可以獨(dú)立地變化。這樣，偏壓結(jié)構(gòu)的三個(gè)部件中的每一個(gè)可以是n型、p型或者本征的。由于與不同導(dǎo)電類型相關(guān)的功函數(shù)差異，施加給柵結(jié)構(gòu)的三個(gè)部分中的每一個(gè)的公共電壓會(huì)對(duì)下伏的溝道111具有不同的調(diào)制效果。
在一個(gè)實(shí)施例中，在第一延伸部隔離體146下方的區(qū)域156被用作晶體管的漏極。在該實(shí)施例中，第一延伸部隔離體146被進(jìn)行p型摻雜，而柵電極116和第二延伸部隔離體150都被進(jìn)行n型摻雜。這種配置有益地在漏極附近產(chǎn)生了能帶間隙峰。這有效地升高了晶體管的閾電壓，降低了短溝道效應(yīng)(短通道效應(yīng)，short channel effects)，包括閾下泄漏和DIBL(drain induced barrier leakage，漏極導(dǎo)致的勢(shì)壘泄漏)。
現(xiàn)在看圖14，其中圖示了用于接觸延伸部隔離體146和150并對(duì)之施加偏壓的另一種裝置。不同于上面參照?qǐng)D12和13所述的使用硅化物工藝將延伸部隔離體146和150橋接到柵電極116，這里使用接觸體180和184來(lái)將延伸部隔離體146和150分別連接到襯底102的p+部分和n+部分。在該實(shí)施例中，使用非關(guān)鍵性的掩模和蝕刻工序來(lái)形成空隙186，將延伸部結(jié)構(gòu)“分”成兩個(gè)電隔離的部分。該實(shí)施例使得能夠?qū)w管的偏壓結(jié)構(gòu)的各部件獨(dú)立進(jìn)行偏壓，這對(duì)特定應(yīng)用中控制閾電壓是有好處的。
這樣，對(duì)于閱讀了本說(shuō)明書(shū)的本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)，本發(fā)明顯然提供了一種能夠能夠?qū)崿F(xiàn)前述優(yōu)點(diǎn)的制造集成電路的工藝。盡管上面對(duì)本發(fā)明的說(shuō)明和圖解是針對(duì)特定的說(shuō)明性實(shí)施例的，但是不是要將本發(fā)明局限于這些說(shuō)明性的實(shí)施例。本領(lǐng)域的普通技術(shù)人員會(huì)認(rèn)識(shí)到，在不偏離本發(fā)明的實(shí)質(zhì)精神的前提下，可以作各種變化和修改。因此，本發(fā)明應(yīng)當(dāng)包括落在所附權(quán)利要求及其等效方案范圍內(nèi)的所有這樣的變化和修改。
權(quán)利要求
1.一種形成晶體管的方法，包括在半導(dǎo)體襯底上的柵極電介質(zhì)上形成柵電極；與所述柵電極的第一和第二側(cè)壁分別相鄰地形成導(dǎo)電的第一和第二延伸部隔離體，在每一個(gè)延伸部隔離體及其相應(yīng)的柵電極側(cè)壁之間設(shè)有電介質(zhì)；使用第一物質(zhì)對(duì)第一延伸部隔離體摻雜，使用第二物質(zhì)對(duì)第二延伸部隔離體摻雜，其中，第一和第二延伸部隔離體的極性相反；以及在襯底中形成與延伸部隔離體對(duì)準(zhǔn)的源/漏區(qū)。
2.如權(quán)利要求1所述的方法，還包括使用硅化物將所述柵電極與第一和第二導(dǎo)電延伸部電橋接起來(lái)。
3.如權(quán)利要求1所述的方法，還包括使第一延伸部隔離體與襯底的第一部分電接觸，使第二延伸部隔離體與襯底的第二部分電接觸，從而允許對(duì)第一和第二延伸部隔離體獨(dú)立施加偏壓。
4.如權(quán)利要求1所述的方法，還包括在形成所述延伸部隔離體之前，形成與所述柵電極自對(duì)準(zhǔn)的延伸部注入?yún)^(qū)。
5.如權(quán)利要求1所述的方法，其中，對(duì)第一延伸部隔離體摻雜的步驟包括在將襯底保持在6度到60度范圍內(nèi)的注入角度的同時(shí)離子注入第一摻雜劑；對(duì)第二延伸部隔離體摻雜的步驟包括在將襯底保持在-6度到-60度范圍內(nèi)的注入角度的同時(shí)離子注入第二摻雜劑。
6.如權(quán)利要求1所述的方法，其中，形成所述延伸部隔離體的步驟包括在襯底和柵電極上淀積導(dǎo)電延伸部隔離體膜，并對(duì)延伸部隔離體膜進(jìn)行各向異性蝕刻。
7.如權(quán)利要求6所述的方法，其中，在淀積所述延伸部隔離體膜之后、蝕刻所述膜之前執(zhí)行對(duì)第一延伸部隔離體和第二延伸部隔離體的摻雜。
8.如權(quán)利要求6所述的方法，其中，在蝕刻所述延伸部隔離體膜之后執(zhí)行對(duì)第一延伸部隔離體和第二延伸部隔離體的摻雜。
9.如權(quán)利要求1所述的方法，其中，形成柵電極的步驟的特征還在于形成n型柵電極；形成第一延伸部隔離體的步驟的特征還在于形成n型延伸部隔離體；以及形成第二延伸部隔離體的步驟的特征還在于形成p型延伸部隔離體。
10.一種集成電路中的晶體管，包括在襯底上的柵極電介質(zhì)上的柵電極；與所述柵電極的相應(yīng)側(cè)壁分別相鄰的第一和第二導(dǎo)電延伸部隔離體，在每一個(gè)延伸部隔離體及其相應(yīng)的柵電極側(cè)壁之間有延伸部電介質(zhì)，其中，所述柵電極、第一延伸部隔離體和第二延伸部隔離體中的至少一個(gè)具有第一導(dǎo)電類型、至少一個(gè)具有第二導(dǎo)電類型；以及所述襯底中的與所述延伸部隔離體對(duì)準(zhǔn)的源/漏雜質(zhì)區(qū)，從而在所述柵電極和所述第一和第二延伸部隔離體下方形成溝道區(qū)。
11.如權(quán)利要求10所述的晶體管，其中，第一延伸部隔離體和柵電極具有第一導(dǎo)電類型，第二電極具有不同于第一導(dǎo)電類型的第二導(dǎo)電類型。
12.如權(quán)利要求11所述的晶體管，其中，第一延伸部隔離體和柵電極為n型，第二延伸部隔離體為p型，源/漏區(qū)為n型。
13.如權(quán)利要求12所述的晶體管，其中，鄰近第二延伸部隔離體的源/漏區(qū)進(jìn)一步作為漏區(qū)。
14.如權(quán)利要求10所述的晶體管，還包括將第一延伸部柵極、柵電極和第二電極橋接起來(lái)的導(dǎo)電硅化物。
15.如權(quán)利要求10所述的晶體管，其中，所述第一延伸部隔離體電接觸襯底的n+部分，第二延伸部隔離體接觸襯底的p+部分，從而允許對(duì)第一和第二延伸部隔離體獨(dú)立地施加偏壓。
16.一種半導(dǎo)體制造方法，包括與形成在半導(dǎo)體襯底上的柵電極的相應(yīng)側(cè)壁相鄰地形成第一和第二導(dǎo)電延伸部隔離體，該柵電極具有第一種導(dǎo)電類型；用第一導(dǎo)電類型的雜質(zhì)對(duì)第一導(dǎo)電隔離體摻雜，用第二導(dǎo)電類型的雜質(zhì)對(duì)第二導(dǎo)電隔離體摻雜；在襯底中與第一和第二延伸部隔離體橫向?qū)?zhǔn)地形成源/漏區(qū)，所述源/漏區(qū)限定了它們之間的溝道區(qū)，其中，該溝道區(qū)被施加給柵電極、第一延伸部隔離體或者第二延伸部隔離體的電壓所調(diào)制。
17.如權(quán)利要求16所述的方法，其中，所述柵電極、第一延伸部隔離體和第二延伸部隔離體包括多晶硅。
18.如權(quán)利要求16所述的方法，其中，對(duì)第一延伸部隔離體摻雜的步驟包括用第一注入角度的第一注入對(duì)延伸部隔離體膜進(jìn)行注入，對(duì)第二延伸部隔離體摻雜的步驟包括用第二注入角度的第二注入對(duì)延伸部隔離體膜進(jìn)行注入。
19.如權(quán)利要求16所述的方法，還包括使用導(dǎo)電硅化物橋接第一延伸部隔離體、柵電極和第二延伸部隔離體。
20.如權(quán)利要求16所述的方法，還包括將第一延伸部隔離體電連接到襯底的第一部分，將第二延伸部隔離體電連接到襯底的第二部分，從而允許對(duì)延伸部隔離體獨(dú)立地施以偏壓。
全文摘要
一種半導(dǎo)體工藝和所得到的晶體管包括在柵電極(116)的任一側(cè)上形成導(dǎo)電延伸部隔離體(146，150)。對(duì)導(dǎo)電延伸部(146，150)和柵電極(116)獨(dú)立地進(jìn)行摻雜，使得每一個(gè)結(jié)構(gòu)可以是n型或者p型。從側(cè)面對(duì)源/漏區(qū)(156)進(jìn)行注入，設(shè)置在隔離體(146，150)的任一側(cè)上?？梢詫?duì)隔離體(146，150)獨(dú)立地進(jìn)行摻雜使用第一傾斜注入(132)摻雜第一延伸部隔離體(146)，使用第二傾斜注入(140)對(duì)第二隔離體(150)摻雜。在一個(gè)實(shí)施例中，摻雜不同的延伸部隔離體(146，150)的使用消除了對(duì)閾值調(diào)整溝道注入的需要。
文檔編號(hào)H01L21/8234GK1781187SQ200480011412
公開(kāi)日2006年5月31日 申請(qǐng)日期2004年4月30日 優(yōu)先權(quán)日2003年4月30日
發(fā)明者里奧·馬修, 姆拉利德哈·拉瑪錢(qián)德蘭, 詹姆斯·W.·米勒 申請(qǐng)人:飛思卡爾半導(dǎo)體公司