專利名稱：多層半導(dǎo)體晶片結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型有關(guān)于一種具有低介電常數(shù)之內(nèi)金屬介電層的半導(dǎo)體晶片，特別有關(guān)一種切割道(scribe line)上的測(cè)試鍵(test key)配置的設(shè)計(jì)規(guī)則。本實(shí)用新型更有關(guān)于一種于芯片的轉(zhuǎn)角區(qū)域的導(dǎo)線環(huán)(conductive ring)設(shè)計(jì)規(guī)則。一詞匯“閑置區(qū)域(free area)”意謂切割道上禁止設(shè)置測(cè)試鍵的區(qū)域，其可防止芯片的轉(zhuǎn)角區(qū)域附近發(fā)生脫層(delamination)或剝離(peeling)的現(xiàn)象。于導(dǎo)線環(huán)中形成一個(gè)或多個(gè)槽溝，則可避免施加于芯片轉(zhuǎn)角區(qū)域的應(yīng)力導(dǎo)致低介電常數(shù)層發(fā)生裂痕缺陷。
背景技術(shù)：
集成電路制造業(yè)者一直朝著較細(xì)小的線路寬度、低介電常數(shù)材料以及其它可制造小尺寸且高速的半導(dǎo)體組件的相關(guān)技術(shù)發(fā)展，則如何維持良率與產(chǎn)量的挑戰(zhàn)性也變得更加嚴(yán)峻。就可靠度的考量，芯片的轉(zhuǎn)角區(qū)域附近的低介電常數(shù)材料會(huì)發(fā)生裂痕缺陷，特別是在芯片切割過(guò)程中最易發(fā)生。
一個(gè)半導(dǎo)體晶片通常包含有多個(gè)實(shí)質(zhì)隔絕的芯片，由切割道的設(shè)置可使其互相分離。制作有電路的個(gè)別芯片會(huì)被切割而自晶片分離，且會(huì)獨(dú)立封裝或封裝成為多芯片模塊。在半導(dǎo)體制造中，半導(dǎo)體組件或集成電路(IC)必須持續(xù)地在每個(gè)步驟中進(jìn)行測(cè)試以維持組件品質(zhì)，而測(cè)試電路與實(shí)際組件會(huì)同時(shí)制造。典型的測(cè)試方法是于芯片之間的切割道上提供數(shù)個(gè)測(cè)試鍵，且由一金屬墊將測(cè)試鍵電連接至一外部電極。測(cè)試鍵被選擇性地測(cè)試晶片的各種不同性質(zhì)，例如起始電壓、飽和電流、柵極氧化層厚度或漏電流等等。
一般而言，切割道為一種不具有圖案的多層結(jié)構(gòu)，寬度約80～100μm，其寬度乃依據(jù)制作于晶片內(nèi)的芯片尺寸而有所不同。為了防止晶片切割制程所誘發(fā)的裂痕波及至芯片內(nèi)部，每個(gè)芯片的周圍均設(shè)置有一密封環(huán)(sealring)，其寬度約為3～10μm。然而在晶片制造過(guò)程中，切割道常誘發(fā)一些缺陷。而且，若是多層結(jié)構(gòu)中的至少一層由高熱膨脹系數(shù)的金屬材料所構(gòu)成，此層所發(fā)生的尺寸變化便足以誘發(fā)高階內(nèi)應(yīng)力至切割道，則切割道的周圍部份會(huì)產(chǎn)生缺陷，如剝離、脫層或介電層破裂等等。若多層結(jié)構(gòu)中包含有一低介電常數(shù)之內(nèi)金屬介電層，則經(jīng)常會(huì)發(fā)現(xiàn)上述的切割道缺陷。
切割道上的測(cè)試鍵配置的設(shè)計(jì)規(guī)則，其主要考量在于切割制程所產(chǎn)生的應(yīng)力是否會(huì)導(dǎo)致芯片轉(zhuǎn)角處的測(cè)試鍵附近發(fā)生嚴(yán)重的剝離現(xiàn)象，此剝離現(xiàn)象會(huì)使芯片轉(zhuǎn)角處的多層材料接口處發(fā)生脫層現(xiàn)象。脫層現(xiàn)象會(huì)影響組件可靠度，且會(huì)促成階梯殘留(stringer)而干擾集成電路之后續(xù)制程與測(cè)試。
目前已經(jīng)提出一些方案來(lái)解決有關(guān)半導(dǎo)體晶片制造與切割制程的一些技術(shù)性問(wèn)題。一種方式利用電漿蝕刻制程于絕緣區(qū)域制作多個(gè)溝槽，可使此處的裂痕大幅減少，但仍無(wú)法完全防止裂痕產(chǎn)生。因此，當(dāng)前亟需新開(kāi)發(fā)一種測(cè)試鍵設(shè)計(jì)規(guī)則，用以防止芯片轉(zhuǎn)角處附近發(fā)生脫層或剝離的現(xiàn)象。
為了提供線路以供給一接地電壓或一電源電壓至芯片內(nèi)的電路單元，現(xiàn)有技術(shù)系是芯片的主要區(qū)域上制作一導(dǎo)電環(huán)。在樹(shù)脂型封裝的密封過(guò)程中，常發(fā)現(xiàn)芯片轉(zhuǎn)角處的保護(hù)膜會(huì)因應(yīng)力而破裂。美國(guó)專利第5,371,411號(hào)揭示一種解決方法，于防護(hù)環(huán)(guard ring)中制作一溝槽或一列的小孔洞，但是一般認(rèn)為此種防護(hù)環(huán)中的開(kāi)口仍無(wú)法防止內(nèi)金屬介電層于芯片切割制程中所產(chǎn)生的裂痕缺陷。如果防護(hù)環(huán)的轉(zhuǎn)角處附近使用一低介電常數(shù)材料，則上述的裂痕問(wèn)題會(huì)變得更加嚴(yán)重，且會(huì)降低可靠度。因此，亟需新開(kāi)發(fā)一種有關(guān)于芯片轉(zhuǎn)角處的防護(hù)環(huán)設(shè)計(jì)規(guī)則，用以防止內(nèi)金屬介電層于芯片切割制程中所產(chǎn)生的裂痕現(xiàn)象。

發(fā)明內(nèi)容
本實(shí)用新型的主要目的就在于提供一閑置區(qū)域，為切割道上禁止或?qū)嵸|(zhì)上限制設(shè)置測(cè)試鍵的區(qū)域，可防止芯片轉(zhuǎn)角處附近發(fā)生脫層或剝離現(xiàn)象。
本實(shí)用新型的另一目的就在于提供一導(dǎo)電環(huán)，其包含有一個(gè)溝槽、多個(gè)溝槽或一列孔洞，可防止低介電常數(shù)材料因施加應(yīng)力于芯片轉(zhuǎn)角處而產(chǎn)生的裂痕問(wèn)題。
為達(dá)成上述目的，本實(shí)用新型提供一種多層半導(dǎo)體晶片結(jié)構(gòu)，用以定義制作于其上之復(fù)數(shù)個(gè)芯片。一第一切割道沿一第一方向延伸，一第二切割道沿一第二方向延伸，其中該第二切割道與該第一切割道交錯(cuò)于一第一芯片之一轉(zhuǎn)角點(diǎn)。至少一閑置區(qū)域定義于該第一切割道與該第二切割道之中至少一個(gè)之上，其中一測(cè)試鍵被限制設(shè)置于該閑置區(qū)域內(nèi)。該閑置區(qū)域定義于該多層半導(dǎo)體晶片結(jié)構(gòu)的頂層，或是頂部三層中的至少一層。分離該芯片的切割制程使用下列一種切割方法鉆石切割、激光切割、射流切割、水刀切割或是上述切割方式的組合。該晶片結(jié)構(gòu)中的至少一層為一低介電常數(shù)的介電層，介電常數(shù)約略小于3.5，更佳者為電常數(shù)小于3.0。
該閑置區(qū)域定義于該第一切割道上，且該閑置區(qū)域的面積A1以下列公式定義A1＝D1×S1，其中D1代表自該第一芯片的該轉(zhuǎn)角點(diǎn)起沿該第一方向延伸的距離，且S1代表該第一切割道的寬度。該閑置區(qū)域內(nèi)設(shè)置有至少一個(gè)測(cè)試鍵，且該測(cè)試鍵與該閑置區(qū)域的面積比例R1符合下列公式R1＝M1/A1，其中M1代表該閑置區(qū)域內(nèi)的該至少一個(gè)測(cè)試鍵的總面積，且R1約略小于1 0％。該距離D1約略小于600μm，該第一切割道的寬度S1約略大于20μm。
該閑置區(qū)域定義于該第一切割道與該第二切割道的交錯(cuò)處，且該閑置區(qū)域的面積As以下列公式定義As＝S1×S2，其中S1代表該第一切割道的寬度，且S2代表該第二切割道的寬度。該閑置區(qū)域內(nèi)設(shè)置有至少一個(gè)測(cè)試鍵，且該測(cè)試鍵與該閑置區(qū)域的面積比例Rs符合下列公式Rs＝Ms/As，其中Ms代表該閑置區(qū)域內(nèi)的該至少一個(gè)測(cè)試鍵的總面積，且Rs約略小于10％。該第一切割道的寬度S1與該第二切割道的寬度S2均約略大于20μm。
為達(dá)成上述目的，本實(shí)用新型提供一種多層半導(dǎo)體晶片結(jié)構(gòu)，用以定義制作于其上的復(fù)數(shù)個(gè)芯片。該芯片包含有一第一周邊區(qū)域以平行該第一切割道的方式延伸，一第二周邊區(qū)域以平行該第二切割道的方式延伸，一導(dǎo)電環(huán)形成于該第一芯片的該第一周邊區(qū)域與該第二周邊區(qū)域，以及一開(kāi)口圖案形成于該導(dǎo)電環(huán)內(nèi)且鄰近于該第一芯片的轉(zhuǎn)角區(qū)域。該開(kāi)口圖案包含有至少兩個(gè)溝槽、或兩列孔洞，且該開(kāi)口圖案沿該第一周邊區(qū)域與該第二周邊區(qū)域之中至少一個(gè)方向延伸。該第一芯片包含有一具有復(fù)數(shù)個(gè)電路單元的電路區(qū)域，該導(dǎo)電環(huán)電連接至該電路單元以提供一電源電壓或一接地電壓給該電路單元。該導(dǎo)電環(huán)的寬度為50～300μm。


圖1顯示本實(shí)用新型第一實(shí)施例的晶片的上視圖。
圖2顯示晶片切割道的多層結(jié)構(gòu)的剖面示意圖。
圖3A為第一種閑置區(qū)域的上視圖，其顯示一個(gè)芯片附近的切割道上的閑置區(qū)域。
圖3B為第二種閑置區(qū)域的上視圖，其顯示一個(gè)芯片附近的切割道上的閑置區(qū)域。
圖3C為第三種閑置區(qū)域的上視圖，其顯示一個(gè)芯片附近的切割道上的閑置區(qū)域。
圖3D為第四種閑置區(qū)域的上視圖，其顯示一個(gè)芯片附近的切割道上的閑置區(qū)域。
圖4為第五種閑置區(qū)域的上視圖，其顯示一個(gè)芯片的四個(gè)轉(zhuǎn)角點(diǎn)附近的切割道上的閑置區(qū)域。
圖5為第六種閑置區(qū)域的上視圖，其顯示四個(gè)芯片之間的切割道上的閑置區(qū)域。
圖6為第七種閑置區(qū)域的上視圖，其顯示四個(gè)芯片之間的切割道上的閑置區(qū)域。
圖7顯示主要區(qū)域的導(dǎo)電環(huán)的第一種開(kāi)口圖案的上視圖。
圖8為沿圖7的切線8-8顯示一對(duì)溝槽的剖面示意圖。
圖9顯示導(dǎo)電環(huán)的第二種開(kāi)口圖案的上視圖。
圖10A～圖10C顯示具有開(kāi)口圖案的導(dǎo)電環(huán)與前述閑置區(qū)域的設(shè)計(jì)規(guī)則結(jié)合的上視圖。
符號(hào)說(shuō)明半導(dǎo)體晶片10 第一切割道12第二切割道 14芯片 16、16I、16II、16III、16IV測(cè)試鍵18 基底 20材料層 21、22、23多層結(jié)構(gòu) 24 主要區(qū)域 26連接墊 33轉(zhuǎn)角點(diǎn)P、P1、P2、P3、P4閑置區(qū)域 A1、A2、A3、A4、As第一周邊區(qū)域 27I 第二周邊區(qū)域 27II 導(dǎo)電環(huán) 28轉(zhuǎn)角區(qū)域 29 溝槽 30電路區(qū)域 具體實(shí)施方式
第一實(shí)施例本實(shí)用新型第一實(shí)施例提供一種具有閑置區(qū)域的半導(dǎo)體晶片，閑置區(qū)域意指切割道上限制設(shè)置測(cè)試鍵的區(qū)域，此種禁止或限定設(shè)置測(cè)試鍵的區(qū)域可以減少芯片轉(zhuǎn)角處附近發(fā)生脫層或剝離現(xiàn)象。切割道上的閑置區(qū)域可應(yīng)用于一低介電常數(shù)晶片(LK wafer)。值得注意的是，閑置區(qū)域意謂一種限定設(shè)置測(cè)試鍵的區(qū)域，亦即可允許設(shè)置少量的測(cè)試鍵于閑置區(qū)域內(nèi)，但是此閑置區(qū)域內(nèi)之測(cè)試鍵總面積與閑置區(qū)域面積的比例必須符合一可接受的范圍。或者，閑置區(qū)域意謂一種禁止設(shè)置測(cè)試鍵的區(qū)域，亦即不允許放置任何的測(cè)試鍵于閑置區(qū)域內(nèi)。
圖1顯示本實(shí)用新型第一實(shí)施例的晶片的上視圖，其包含的復(fù)數(shù)個(gè)芯片可經(jīng)由切割道而分隔。一半導(dǎo)體晶片10包含有復(fù)數(shù)個(gè)芯片16，且復(fù)數(shù)條第一切割道12與第二切割道14可使復(fù)數(shù)個(gè)芯片16之間達(dá)成實(shí)質(zhì)隔絕的效果。第一切割道12沿第一方向延伸，第二切割道14沿第二方向延伸，且一條第一切割道12與一條第二切割道14的交錯(cuò)處可定義一個(gè)芯片16的至少一個(gè)轉(zhuǎn)角點(diǎn)(corner point)。如圖中所示，第一切割道12沿水平方向延伸，第二切割道14沿垂直方向延伸，則其交錯(cuò)處可定義四個(gè)芯片16的轉(zhuǎn)角點(diǎn)。此外，半導(dǎo)體晶片10包含有復(fù)數(shù)個(gè)測(cè)試鍵18，設(shè)置于第一切割道12與第二切割道14的閑置區(qū)域以外的區(qū)域上，以下會(huì)詳述閑置區(qū)域的設(shè)計(jì)規(guī)則。半導(dǎo)體晶片10為一低介電常數(shù)晶片，且第一切割道12與第二切割道14均為一種多層結(jié)構(gòu)。
圖2顯示晶片切割道的多層結(jié)構(gòu)的剖面示意圖。一基底20上制作有一多層結(jié)構(gòu)24，而第一切割道12與第二切割道14均為多層結(jié)構(gòu)24之一部份。基底20由基體硅(bulk Si)、硅絕緣體(SOI)、硅化鍺(SiGe)、砷化鎵(GaAs)、磷化銦(InP)或其它半導(dǎo)體材料所構(gòu)成。多層結(jié)構(gòu)24包含有復(fù)數(shù)個(gè)材料層21、22、23，且材料層21、22、23中至少一層為一低介電常數(shù)介電層，其介電常數(shù)約小于為3.5，較佳者為介電常數(shù)小于3.0。舉例來(lái)說(shuō)，低介電常數(shù)介電層可由下列之一種材質(zhì)所構(gòu)成由化學(xué)氣相沉積所形成的SiOC、SiOCN、由旋轉(zhuǎn)涂布所形成的SiOC、由化學(xué)氣相沉積所形成的高分子材料，由旋轉(zhuǎn)涂布所形成的高分子材料、氟硅玻璃(FSG)、氧化硅(SiO2)或上述材質(zhì)的組合。
以下敘述的閑置區(qū)域適用于第一、第二切割道12、14的多層結(jié)構(gòu)24中的至少一層。較佳者為，閑置區(qū)域定義于多層結(jié)構(gòu)24的頂層?；蛘呤?，閑置區(qū)域定義于多層結(jié)構(gòu)24的頂部三層中的至少一層。
由適當(dāng)?shù)那懈罘椒?，包含有鉆石切割、激光切割、射流切割(例如水刀切割)或是上述切割方式的組合，可以使晶片10上的具有電路單元的個(gè)別芯片16分離開(kāi)來(lái)。測(cè)試鍵18為一種輔助導(dǎo)電結(jié)構(gòu)、一種電性啟動(dòng)結(jié)構(gòu)(如脈沖編碼調(diào)變器(PCM))或一種非電性啟動(dòng)結(jié)構(gòu)(如訊框單元(frame cell))。
以下實(shí)施例詳細(xì)描述閑置區(qū)域，其說(shuō)明一個(gè)芯片16的一個(gè)轉(zhuǎn)角點(diǎn)附近的第一、第二切割道12、14上限制設(shè)置測(cè)試鍵18的區(qū)域。
圖3A為第一種閑置區(qū)域的上視圖，其顯示一個(gè)芯片附近的切割道上的閑置區(qū)域。沿第一方向延伸的第一切割道12與沿第二方向延伸的第二切割道14交錯(cuò)配置以分隔出一個(gè)芯片16的主要區(qū)域26。主要區(qū)域26上制作有電路單元，且第一切割道12與第二切割道14的交錯(cuò)處可定義主要區(qū)域26的一個(gè)轉(zhuǎn)角點(diǎn)P，且轉(zhuǎn)角點(diǎn)P附近的第一切割道12上定義有一閑置區(qū)域A1。依據(jù)閑置區(qū)域的設(shè)計(jì)規(guī)則，測(cè)試鍵18可以任意放置于閑置區(qū)域A1以外的第一切割道12或第二切割道14的任何區(qū)域上。閑置區(qū)域A1的面積以下列公式定義A1＝D1×S1，其中D1代表自轉(zhuǎn)角點(diǎn)P朝向主要區(qū)域26且以第一方向延伸的距離，S1代表第一切割道12的寬度。較佳者為，D1小于600μm，S1大于20μm。閑置區(qū)域A1位于第一切割道12的多層結(jié)構(gòu)24中的至少一層。較佳者為，閑置區(qū)域A1位于多層結(jié)構(gòu)24的頂層?；蛘呤牵e置區(qū)域A1位于多層結(jié)構(gòu)24的頂部三層中的至少一層。上述閑置區(qū)域A1內(nèi)完全禁止設(shè)置測(cè)試鍵18。閑置區(qū)域A1內(nèi)亦可允許設(shè)置少許的測(cè)試鍵18，但是先決條件為下列公式所定義的面積比例R1必須約略小于10％R1＝M1/A1，其中M1代表閑置區(qū)域A1內(nèi)設(shè)置測(cè)試鍵18的總面積。
圖3B為第二種閑置區(qū)域的上視圖，其顯示一個(gè)芯片附近的切割道上的閑置區(qū)域。相似于圖3A所示的組件于此省略敘述。芯片16的轉(zhuǎn)角點(diǎn)P附近的第二切割道14上定義有一閑置區(qū)域A2。相似于前述，依據(jù)閑置區(qū)域的設(shè)計(jì)規(guī)則，測(cè)試鍵18可以任意放置于閑置區(qū)域A2以外的第一切割道12或第二切割道14的任何區(qū)域上。閑置區(qū)域A2的面積以下列公式定義A2＝D2×S2，其中D2代表自轉(zhuǎn)角點(diǎn)P朝向主要區(qū)域26且以第二方向延伸的距離，S2代表第二切割道14的寬度。較佳者為，D2小于600μm，S2大于20μm。閑置區(qū)域A2位于第二切割道14的多層結(jié)構(gòu)24中的至少一層。較佳者為，閑置區(qū)域A2位于多層結(jié)構(gòu)24的頂層?；蛘呤牵e置區(qū)域A2位于多層結(jié)構(gòu)24的頂部三層中的至少一層。上述閑置區(qū)域A2內(nèi)完全禁止設(shè)置測(cè)試鍵18。閑置區(qū)域A2內(nèi)亦可允許設(shè)置少許的測(cè)試鍵18，但是但是先決條件為下列公式所定義的面積比例R2必須約略小于10％R2＝M2/A2，其中M2代表閑置區(qū)域A2內(nèi)設(shè)置測(cè)試鍵18的總面積。
圖3C為第三種閑置區(qū)域的上視圖，其顯示一個(gè)芯片附近的切割道上的閑置區(qū)域。相似于圖3A、圖3B所示的組件于此省略敘述。位于芯片16的轉(zhuǎn)角點(diǎn)P附近，第一切割道12與第二切割道14的交錯(cuò)配置處定義有一閑置區(qū)域As。相似于前述，依據(jù)閑置區(qū)域的設(shè)計(jì)規(guī)則，測(cè)試鍵18可以任意放置于閑置區(qū)域As以外的第一切割道12與第二切割道14的任何區(qū)域上。閑置區(qū)域As的面積以下列公式定義As＝S1×S2，其中S1代表第一切割道12的寬度，S2代表第二切割道14的寬度。較佳者為，S1約大于20μm，S2約大于20μm。閑置區(qū)域As位于多層結(jié)構(gòu)24中的至少一層。較佳者為，閑置區(qū)域As位于多層結(jié)構(gòu)24的頂層?；蛘呤?，閑置區(qū)域As位于多層結(jié)構(gòu)24的頂部三層中的至少一層。上述閑置區(qū)域As內(nèi)完全禁止設(shè)置測(cè)試鍵18。閑置區(qū)域As內(nèi)亦可允許設(shè)置少許的測(cè)試鍵18，但是先決條件為下列公式所定義的面積比例Rs必須不大于10％Rs＝Ms/As，其中Ms代表閑置區(qū)域As內(nèi)設(shè)置測(cè)試鍵18的總面積。
圖3D為第四種閑置區(qū)域的上視圖，其顯示一個(gè)芯片附近的切割道上的閑置區(qū)域。相似于圖3A～圖3C所示的組件于此省略敘述。相似于前述，依據(jù)閑置區(qū)域的設(shè)計(jì)規(guī)則，測(cè)試鍵1 8可以任意放置于閑置區(qū)域A1、A2、As以外的第一切割道12或第二切割道14的任何區(qū)域上。閑置區(qū)域A1、A2、As內(nèi)亦可允許設(shè)置少許的測(cè)試鍵18，但是先決條件為下列公式所定義的面積比例R必須約略小于10％R＝(M1+M2+Ms)/(A1+A2+As)。
以下實(shí)施例詳細(xì)描述閑置區(qū)域，其說(shuō)明一個(gè)芯片16的四個(gè)轉(zhuǎn)角點(diǎn)附近的第一、第二切割道12、14上限制設(shè)置測(cè)試鍵18的區(qū)域。圖4為第五種閑置區(qū)域的上視圖，其顯示一個(gè)芯片的四個(gè)轉(zhuǎn)角點(diǎn)附近的切割道上的閑置區(qū)域。相似于圖3A～圖3D所示的組件于此省略敘述。一對(duì)第一切割道12I、12II與一對(duì)第二切割道14I、14II可分隔出一個(gè)芯片16，且其交錯(cuò)處可定義主要區(qū)域26的四個(gè)轉(zhuǎn)角點(diǎn)P，且每一個(gè)轉(zhuǎn)角點(diǎn)P附近定義有閑置區(qū)域A1、A2、As。依據(jù)閑置區(qū)域的設(shè)計(jì)規(guī)則，測(cè)試鍵18可以任意放置于閑置區(qū)域A1、A2、As以外的第一切割道12與第二切割道14的任何區(qū)域上。
以下實(shí)施例詳細(xì)描述閑置區(qū)域，其說(shuō)明四個(gè)芯片16之間的第一、第二切割道12、14上限制設(shè)置測(cè)試鍵18的區(qū)域。圖5為第六種閑置區(qū)域的上視圖，其顯示四個(gè)芯片之間的切割道上的閑置區(qū)域。第一切割道12與第二切割道14可使相鄰的四個(gè)芯片16I、16II、16III、16IV互相隔離，且其交錯(cuò)處可分別定義四個(gè)芯片16I、16II、16III、16IV的四個(gè)轉(zhuǎn)角點(diǎn)P1、P2、P3、P4，且四個(gè)轉(zhuǎn)角點(diǎn)P1、P2、P3、P4附近定義有閑置區(qū)域A1、A2、A3、A4、As。依據(jù)閑置區(qū)域的設(shè)計(jì)規(guī)則，測(cè)試鍵18可以任意放置于閑置區(qū)域A1、A2、A3、A4、As以外的第一切割道12與第二切割道14的任何區(qū)域上。
閑置區(qū)域A1定義于第一芯片16I與第三芯片16III之間的第一切割道12上，且鄰近于轉(zhuǎn)角點(diǎn)P1、P3。閑置區(qū)域A1的面積以下列公式定義A1＝D1×S1，其中D1代表自轉(zhuǎn)角點(diǎn)P1朝向第一芯片16I的主要區(qū)域且以第一方向延伸的距離，S1代表第一切割道12的寬度。較佳者為，D1小于600μm，S1大于20μm。閑置區(qū)域A1內(nèi)亦可允許設(shè)置少許的測(cè)試鍵18，但是下列公式所定義的面積比例R1必須約略小于10％R1＝M1/A1，其中M1代表閑置區(qū)域A1內(nèi)設(shè)置測(cè)試鍵18的總面積。
閑置區(qū)域A2定義于第一芯片16I與第二芯片16II之間的第二切割道14上，且鄰近于轉(zhuǎn)角點(diǎn)P1、P2。閑置區(qū)域A2的面積以下列公式定義A2＝D2×S2，其中D2代表自轉(zhuǎn)角點(diǎn)P2朝向第二芯片16II的主要區(qū)域且以第二方向延伸的距離，S2代表第二切割道14的寬度。較佳者為，D2小于600μm，S2大于20μm。閑置區(qū)域A2內(nèi)亦可允許設(shè)置少許的測(cè)試鍵18，但是下列公式所定義的面積比例R2必須約略小于10％R2＝M2/A2，其中M2代表閑置區(qū)域A2內(nèi)設(shè)置測(cè)試鍵18的總面積。
閑置區(qū)域A3定義于第三芯片16III與第四芯片16IV之間的第二切割道14上，且鄰近于轉(zhuǎn)角點(diǎn)P3、P4。閑置區(qū)域A3的面積以下列公式定義A3＝D3×S2，其中D3代表自轉(zhuǎn)角點(diǎn)P3朝向第三芯片16III的主要區(qū)域且以第二方向延伸的距離，S2代表第二切割道14的寬度。較佳者為，D3小于600μm，S2大于20μm。閑置區(qū)域A3內(nèi)亦可允許設(shè)置少許的測(cè)試鍵18，但是下列公式所定義的面積比例R3必須約略小于10％R3＝M3/A3，其中M3代表閑置區(qū)域A3內(nèi)設(shè)置測(cè)試鍵18的總面積。
閑置區(qū)域A4定義于第二芯片16II與第四芯片16IV之間的第一切割道12上，且鄰近于轉(zhuǎn)角點(diǎn)P2、P4。閑置區(qū)域A4的面積以下列公式定義A4＝D4×S1，其中D4代表自轉(zhuǎn)角點(diǎn)P4朝向第四芯片16IV的主要區(qū)域且以第一方向延伸的距離，S1代表第一切割道12的寬度。較佳者為，D4小于600μm，S1大于20μm。閑置區(qū)域A4內(nèi)亦可允許設(shè)置少許的測(cè)試鍵18，但是下列公式所定義的面積比例R4必須約略小于10％R4＝M4/A4，其中M4代表閑置區(qū)域A4內(nèi)設(shè)置測(cè)試鍵18的總面積。
閑置區(qū)域As定義于第一切割道12與第二切割道14的交錯(cuò)配置處，且鄰近于轉(zhuǎn)角點(diǎn)P1、P2、P3、P4。閑置區(qū)域As的面積以下列公式定義As＝S1×S2，其中S1代表第一切割道12的寬度，S2代表第二切割道14的寬度。較佳者為，S1大于20μm，S2大于20μm。閑置區(qū)域As內(nèi)亦可允許設(shè)置少許的測(cè)試鍵18，但是下列公式所定義的面積比例Rs必須約略小于10％Rs＝Ms/As，其中Ms代表閑置區(qū)域As內(nèi)設(shè)置測(cè)試鍵18的總面積。
除此之外，對(duì)于第一切割道12或第二切割道14的多層結(jié)構(gòu)24而言，閑置區(qū)域A1、A2、A3、A4、As為多層結(jié)構(gòu)24中的至少一層。較佳者為，閑置區(qū)域A1、A2、A3、A4、As位于多層結(jié)構(gòu)24的頂層?；蛘呤?，閑置區(qū)域A1、A2、A3、A4、As位于多層結(jié)構(gòu)24的頂部三層中的至少一層。
圖6為第七種閑置區(qū)域的上視圖，其顯示四個(gè)芯片之間的切割道上的閑置區(qū)域。相似于圖5所示的組件于此省略敘述。不同之處在于，閑置區(qū)域A1、A2、A3、A4、As為不對(duì)稱圖案，其中D1不等于D4，且D2不等于D3。
相較于現(xiàn)有技術(shù)，本實(shí)用新型所提供的上述七種閑置區(qū)域可避免切割制程中所施加應(yīng)力導(dǎo)致芯片轉(zhuǎn)角處附近發(fā)生剝離現(xiàn)象，進(jìn)而可防止芯片轉(zhuǎn)角處附近的多層結(jié)構(gòu)接口發(fā)生脫層現(xiàn)象。因此，由閑置區(qū)域來(lái)限制切割道上的測(cè)試鍵設(shè)置區(qū)域，可以確保集成電路組件的可靠度。
第二實(shí)施例本實(shí)用新型第二實(shí)施例提供一種導(dǎo)電結(jié)構(gòu)，其乃環(huán)繞一個(gè)芯片的主要區(qū)域的周圍。為了防止施加于芯片轉(zhuǎn)角處的應(yīng)力造成破裂缺陷，鄰近于芯片轉(zhuǎn)角處的導(dǎo)電結(jié)構(gòu)中提供有一開(kāi)口圖案，且對(duì)于使用低介電常數(shù)材料的晶片而言，此開(kāi)口圖案設(shè)計(jì)的防止破裂缺陷的達(dá)成效果特別顯著。甚且，具有開(kāi)口圖案的導(dǎo)電結(jié)構(gòu)可以與前述閑置區(qū)域的設(shè)計(jì)規(guī)則結(jié)合，以同時(shí)達(dá)成二者功效。
圖7顯示一個(gè)主要區(qū)域的導(dǎo)電環(huán)的第一種開(kāi)口圖案的上視圖。相似于先前圖標(biāo)所示的組件于此省略敘述。芯片16的主要區(qū)域26由第一切割道12與第二切割道14的交錯(cuò)配置所定義形成。主要區(qū)域26之沿第一方向上定義有一第一周邊區(qū)域27I，主要區(qū)域26之沿第二方向上定義有一第二周邊區(qū)域27II，且第一周邊區(qū)域27I與第二周邊區(qū)域27II之交錯(cuò)處定義為一轉(zhuǎn)角區(qū)域29。主要區(qū)域26內(nèi)制作有一導(dǎo)電結(jié)構(gòu)(以下稱之為一導(dǎo)電環(huán)28)，其乃以鄰近于第一周邊區(qū)域27I與第二周邊區(qū)域27II的方式延伸。值得注意的是，導(dǎo)電環(huán)涵蓋圓形、長(zhǎng)方形以及正方形的封合型式。導(dǎo)電環(huán)28中包含有一開(kāi)口圖案，例如一個(gè)或多個(gè)溝槽30，其位置鄰近于轉(zhuǎn)角區(qū)域29。此外，主要區(qū)域26包含有一電路區(qū)域32，其內(nèi)制作有電路單元與導(dǎo)線且被導(dǎo)電環(huán)28所環(huán)繞。對(duì)于被導(dǎo)電環(huán)28環(huán)繞的一個(gè)芯片而言，導(dǎo)電環(huán)28電性連接至電路單元以提供一電源電壓或一接地電壓。較佳者為，導(dǎo)電環(huán)28的寬度W為20～350μm。此外，要區(qū)域26包含有復(fù)數(shù)個(gè)連接墊33，形成于導(dǎo)電環(huán)28外側(cè)的第一周邊區(qū)域27I或第二周邊區(qū)域27II上。
芯片16的主要區(qū)域26可形成于一低介電常數(shù)晶片上，且轉(zhuǎn)角區(qū)域29可為多層結(jié)構(gòu)之一部份。圖8沿圖7的切線8-8顯示一對(duì)溝槽30的剖面示意圖。于主要區(qū)域26中，包含有溝槽30的導(dǎo)電環(huán)28形成于一基底20的多層結(jié)構(gòu)24上。多層結(jié)構(gòu)24包含有復(fù)數(shù)個(gè)材料層21、22、23，且材料層21、22、23中至少一層為一低介電常數(shù)介電層，其介電常數(shù)約小于為3.5，較佳者為介電常數(shù)小于為3.0。例如低介電常數(shù)介電層由下列之一種材質(zhì)所構(gòu)成由化學(xué)氣相沉積所形成的SiOC、SiOCN、由旋轉(zhuǎn)涂布所形成的SiOC、由化學(xué)氣相沉積所形成的高分子材料，由旋轉(zhuǎn)涂布所形成的高分子材料、氟硅玻璃(FSG)、氧化硅(SiO2)或上述材質(zhì)的組合。
圖7的上視圖顯示一種適當(dāng)?shù)拈_(kāi)口圖案，其包含有一對(duì)溝槽30，且設(shè)置于轉(zhuǎn)角區(qū)域29上。對(duì)于一個(gè)溝槽30而言，其至少一部份會(huì)沿著第一方向或第二方向延伸。依據(jù)圖7所示，位于轉(zhuǎn)角區(qū)域29處的導(dǎo)電環(huán)28具有至少兩個(gè)L字型的溝槽30。
圖9顯示導(dǎo)電環(huán)28的第二種開(kāi)口圖案的上視圖。位于轉(zhuǎn)角區(qū)域29處的導(dǎo)電環(huán)28包含有兩列的孔洞，且孔洞的列方式可沿第一周邊區(qū)域27I或第二周邊區(qū)域27II延伸。依據(jù)圖9所示，兩列的孔洞呈現(xiàn)L字型的排列方式。
圖10A～圖10C顯示具有開(kāi)口圖案的導(dǎo)電環(huán)與前述閑置區(qū)域的設(shè)計(jì)規(guī)則結(jié)合的上視圖。相似于圖3A～3C、圖7所示組件于此省略敘述。位于主要區(qū)域26的轉(zhuǎn)角點(diǎn)P附近的第一切割道12與第二切割道14上定義有閑置區(qū)域A1、A2、As。依據(jù)閑置區(qū)域的設(shè)計(jì)規(guī)則，測(cè)試鍵18可以任意放置于閑置區(qū)域A1、A2、As以外的第一切割道12與第二切割道14的任何區(qū)域上。
如圖10A所示，測(cè)試鍵18可以任意放置于閑置區(qū)域A1以外的第一切割道12或第二切割道14的任何區(qū)域上。閑置區(qū)域A1的面積以下列公式定義A1＝D1×S1。閑置區(qū)域A1內(nèi)亦可允許設(shè)置少許的測(cè)試鍵18，但是下列公式所定義的面積比例R1必須約略小于10％R1＝M1/A1，其中M1代表閑置區(qū)域A1內(nèi)設(shè)置測(cè)試鍵18的總面積。
如圖10B所示，測(cè)試鍵18可以任意放置于閑置區(qū)域A2以外的第一切割道12或第二切割道14的任何區(qū)域上。閑置區(qū)域A2的面積以下列公式定義A2＝D2×S2。閑置區(qū)域A2內(nèi)亦可允許設(shè)置少許的測(cè)試鍵18，但是下列公式所定義的面積比例R2必須約略小于10％R2＝M2/A2，其中M2代表閑置區(qū)域A2內(nèi)設(shè)置測(cè)試鍵18的總面積。
如圖10C所示，測(cè)試鍵18可以任意放置于閑置區(qū)域As以外的第一切割道12或第二切割道14的任何區(qū)域上。閑置區(qū)域As的面積以下列公式定義As＝S1×S2。閑置區(qū)域As內(nèi)亦可允許設(shè)置少許的測(cè)試鍵18，但是下列公式所定義的面積比例Rs必須不大于10％Rs＝Ms/As，其中Ms代表閑置區(qū)域As內(nèi)設(shè)置測(cè)試鍵18的總面積。
權(quán)利要求1.一種多層半導(dǎo)體晶片結(jié)構(gòu)，用以定義制作于其上的復(fù)數(shù)個(gè)芯片，其特征在于，該晶片結(jié)構(gòu)包含有一第一切割道，其具有一選擇的寬度，且沿一第一方向延伸，且鄰近于該復(fù)數(shù)個(gè)芯片之一第一芯片；一第二切割道，其具有一選擇的寬度，且沿一第二方向延伸，且鄰近于該第一芯片，其中該第二切割道與該第一切割道交錯(cuò)于該第一芯片之一轉(zhuǎn)角點(diǎn)；以及至少一閑置區(qū)域，定義于該第一切割道與該第二切割道之中至少一個(gè)之上，其中一測(cè)試鍵被限制設(shè)置于該閑置區(qū)域內(nèi)。
2.如權(quán)利要求1所述的多層半導(dǎo)體晶片結(jié)構(gòu)，其特征在于，該多層半導(dǎo)體晶片結(jié)構(gòu)中的至少一層為一低介電常數(shù)的介電層，且該低介電常數(shù)的介電層的介電常數(shù)約略小于3.5。
3.如權(quán)利要求1所述的多層半導(dǎo)體晶片結(jié)構(gòu)，其特征在于，該閑置區(qū)域定義于該第一切割道上，且該閑置區(qū)域的面積A1以下列公式定義A1＝D1×S1，其中D1代表自該第一芯片的該轉(zhuǎn)角點(diǎn)起沿該第一方向延伸的距離，且S1代表該第一切割道的寬度。
4.如權(quán)利要求1所述的多層半導(dǎo)體晶片結(jié)構(gòu)，其特征在于，該閑置區(qū)域定義于該多層半導(dǎo)體晶片結(jié)構(gòu)的頂部三層中的至少一層。
5.如權(quán)利要求3所述的多層半導(dǎo)體晶片結(jié)構(gòu)，其特征在于，該閑置區(qū)域內(nèi)設(shè)置有至少一個(gè)測(cè)試鍵，且該測(cè)試鍵與該閑置區(qū)域的面積比例R1符合下列公式R1＝M1/A1，其中M1代表該閑置區(qū)域內(nèi)的該至少一個(gè)測(cè)試鍵的總面積，且R1約略小于10％。
6.如權(quán)利要求1所述的多層半導(dǎo)體晶片結(jié)構(gòu)，其特征在于，該第一芯片包含有一第一周邊區(qū)域，形成于該第一芯片內(nèi)，且平行該第一切割道；一第二周邊區(qū)域，形成于該第一芯片內(nèi)，且平行該第二切割道；一導(dǎo)電環(huán)，沿著該第一周邊區(qū)域與該第二周邊區(qū)域而形成于該第一芯片內(nèi)；以及一開(kāi)口圖案，形成于該導(dǎo)電環(huán)內(nèi)，且鄰近于該第一芯片的轉(zhuǎn)角區(qū)域。
7.如權(quán)利要求6所述的多層半導(dǎo)體晶片結(jié)構(gòu)，其特征在于，該開(kāi)口圖案沿該第一周邊區(qū)域與該第二周邊區(qū)域之中至少一個(gè)方向延伸，且包含有至少兩個(gè)溝槽。
8.如權(quán)利要求6所述的多層半導(dǎo)體晶片結(jié)構(gòu)，其特征在于，該第一芯片包含有一具有復(fù)數(shù)個(gè)電路單元的電路區(qū)域，該導(dǎo)電環(huán)電連接至該電路單元以提供一電源電壓或一接地電壓給該電路單元。
9.如權(quán)利要求1所述的多層半導(dǎo)體晶片結(jié)構(gòu)，其特征在于，該閑置區(qū)域定義于該第一切割道與該第二切割道的交錯(cuò)處，且該閑置區(qū)域的面積As以下列公式定義As＝S1×S2，其中S1代表該第一切割道的寬度，且S2代表該第二切割道的寬度。
10.如權(quán)利要求9所述的多層半導(dǎo)體晶片結(jié)構(gòu)，其特征在于，該閑置區(qū)域內(nèi)設(shè)置有至少一個(gè)測(cè)試鍵，且該測(cè)試鍵與該閑置區(qū)域的面積比例Rs符合下列公式Rs＝Ms/As，其中Ms代表該閑置區(qū)域內(nèi)的該至少一個(gè)測(cè)試鍵的總面積，且Rs約略小于10％。
專利摘要一種多層半導(dǎo)體晶片結(jié)構(gòu)，定義有閑置區(qū)域，其為限制測(cè)試鍵設(shè)置的區(qū)域，第一切割道與第二切割道為定義一芯片的轉(zhuǎn)角點(diǎn)，且第一切割道與第二切割道為一多層結(jié)構(gòu)，且多層結(jié)構(gòu)中的至少一層為低介電常數(shù)的介電層。一閑置區(qū)域?yàn)槎x于該第一切割道上，且該閑置區(qū)域的面積A
文檔編號(hào)H01L23/544GK2726108SQ200420049248
公開(kāi)日2005年9月14日 申請(qǐng)日期2004年4月15日 優(yōu)先權(quán)日2003年4月15日
發(fā)明者蘇昭源, 曹佩華, 李新輝, 黃傳德, 侯上勇, 鄭心圃, 蔡豪益, 胡正明 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司