專利名稱：單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法
技術領域：
本發(fā)明是有關一種非揮發(fā)性存儲器(Non-Volatile Memory)的操作方法，特別是關于一種車間極具多比特儲存的非揮發(fā)性存儲器的操作方法。
背景技術：
存儲器大致可分為兩類，分別為揮發(fā)性及非揮發(fā)性存儲元件，其最大的差別在于電源關閉后，非揮發(fā)性存儲元件的存儲資料仍能持續(xù)被保存，同時亦能以通電的方式重復修改其內(nèi)容。互補式金屬氧化半導體(Complementary Metal Oxide Semiconductor，CMOS)制程技術已成為特殊應用集成電路(application specific integrated circuit，ASIC)的常用制造方法，在電腦資訊產(chǎn)品發(fā)達的今天，由于非揮發(fā)性存儲器中的電子式可清除程序化唯讀存儲器(Electrically ErasableProgrammable Read Only Memory，EEPROM)只要在其存儲單元的柵極上施以適當?shù)呢撾妷?，便可達到清除資料的效果，無須從系統(tǒng)中移除，具備有電性編寫和抹除資料的非揮發(fā)性存儲器功能，且在電源關掉后資料不會遺失，因此被廣泛使用于電子產(chǎn)品上。
圖1所示為已知一單柵極的EEPROM非揮發(fā)性存儲胞，非揮發(fā)性存儲胞10設置有一半導體基底102，其在兩側設有一源極104及一漏極106，且在源極104及漏極106之間形成一通道108，并在半導體基底102表面上疊設一氧化物層110、一氮化物層112、一氧化物層114及一柵極層116，此非揮發(fā)性存儲胞10在進行程序化寫入及抹除時，需有足夠大的電壓以提供給源極104及漏極106，經(jīng)由高壓差以形成的通道，以便進行上述的動作。
在非揮發(fā)性存儲器內(nèi)設置有數(shù)非揮發(fā)性存儲胞，非揮發(fā)性存儲胞是為可程序化的，用以儲存電荷以改變存儲胞晶體管的起始電壓，或不儲存電荷以留下原存儲胞晶體管的起始電壓，抹除操作則是將儲存在非揮發(fā)性存儲胞中的所有電荷移除，使得所有非揮發(fā)性存儲胞回到原存儲胞晶體管的起始電壓，已知非揮發(fā)性存儲胞的多比特儲存操作方法，是以定電壓改變時間達成多比特儲存的目的，但由于控制不易，需要周邊線路輔助檢查起始電壓是否達到定點，造成成本提高及時間耗費。
有監(jiān)于此，本發(fā)明是針對上述的困擾，提出一種單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，以改善上述的缺點。
發(fā)明內(nèi)容
本發(fā)明的主要目的，是在提供一種單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，是利用改變柵極電壓產(chǎn)生不同起始電壓以達成多比特儲存的目的。
根據(jù)本發(fā)明，一單柵極EEPROM存儲胞包括一金氧半場效晶體管(Metal-Oxide-Semiconductor FET，MOSFET)及一電容結構，其中MOSFET包含一導電柵極堆疊在一介電薄膜表面，介電薄膜是位于一P型或N型半導體基底上，且有二高度導電的N型或P型離子摻雜區(qū)位于二側來形成源極及漏極；電容結構如同晶體管亦形成一像三明治的頂板-介電層-頂板結構，電容結構的頂板及MOSFET的柵極是隔離且被電連接，且電容結構的頂板及MOSFET的柵極是形成EEPROM存儲胞的單浮接柵極。
該單柵極EEPROM存儲胞的操作方式，利用改變柵極電壓以達成起始電壓改變程序化方式。凡利用本發(fā)明的方式使EEPROM元件以不同的結構變化來進行程序化的操作，皆在本發(fā)明的范圍中。
以下由具體實施例配合
后，當更容易了解本發(fā)明的目的、技術內(nèi)容、特點及其所達成的功效，其中圖l為已知的單柵極的EEPROM非揮發(fā)性存儲胞的結構剖視圖。
圖2為本發(fā)明的單柵極的EEPROM非揮發(fā)性存儲胞的結構剖視圖。
圖3為圖2的單柵極的EEPROM存儲胞設置有四個端點的示意圖。
圖4為圖3的等效電路圖。
圖5為本發(fā)明的單柵極的EEPROM非揮發(fā)性存儲胞的另一結構剖視圖。
圖6為圖5的單柵極的EEPROM存儲胞設置有四個端點的示意圖。
具體實施例方式
本發(fā)明提出一種單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，是利用改變柵極電壓以達成改變起始電壓的目的。
圖2為本發(fā)明的單柵極EEPROM存儲胞的第一個實施例的結構剖視圖，一單柵極EEPROM存儲胞20包括一P型半導體基底22，如硅基底，并在P型半導體基底22內(nèi)設置一金氧半場效晶體管(NMOSFET)24及一N井(N-well)電容26，NMOS晶體管24包含一第一介電層242位于P型半導體基底22表面上，并有一第一導電柵極244疊設于第一介電層242上方，以及二N+離子摻雜區(qū)位于P型半導體基底22內(nèi)，分別作為其源極246及漏極248，在源極246和漏極248間形成一通道250；N井電容26包含一離子摻雜區(qū)于P型半導體基底22內(nèi)，為其N井262，一第二介電層264位于N井262表面上，以及一第二導電柵極266疊設于第二介電層264上方，進行形成頂板—介電層—底板的電容結構；NMOS晶體管24的第一導電柵極244和N井電容26的第二導電柵極266是被電連接且以一隔離材料28隔離，形成一單浮接柵極(floating gate)30的結構。
此單柵極EEPROM存儲胞20設有四個端點，其示意圖如圖3所示，該四個端點分別為源極、漏極、控制柵極以及基底連接結構，并于半導體基底、源極、漏極、第一離子摻雜區(qū)上分別施加一基底電壓Vsubstrate、源極線電壓Vsource、漏極線電壓Vdrain、控制柵極電壓Vcontrol，而圖4為其等效電路，此單柵極EEPROM存儲胞20的多比特儲存的操作方法條件如下(1)利用柵極電壓的改變達成起始電壓改變的程序化
a.該基底電壓Vsubstrate為接地(＝0)；以及b.Vsource＞Vsubstrate＝0(使源極-基底接面產(chǎn)生逆向偏壓)，且其＜Vdrain(漏極電流生成)。
故，Vcontrol＞Vdrain＞Vsource＞Vsubstrate＝O(打開NMOSFET且產(chǎn)生柵極電流)，其中Vcontrol依程序化起始電壓需求不同而改變。
圖5為單柵極EEPROM存儲胞的另一實施例的結構剖視圖，其是包括一N型半導體基底50，其是設置有一PMOS晶體管52及一P井(P-well)電容54；P通道金屬氧化半導體晶體管(PMOS)52的柵極522和P井電容54的頂部柵極542是被電連接且以一隔離材料56隔離，而形成一浮接柵極60的結構。
對于圖5的單柵極EEPROM存儲胞50進行柵極電壓的改變達成起始電壓改變的程序化的條件如下，并請同時參閱圖6(1)利用柵極電壓的改變達成起始電壓改變的程序化a.該基底電壓Vsubstrate為接地(＝0)以及b.Vsource＜Vsubstrate＝0(使源極-基底接面產(chǎn)生逆向偏壓)，且其＞Vdrain(漏極電流生成)。
故，Vcontrol＜Vdrain＜Vsource＜Vsubstrate＝0(打開PMOSFET且產(chǎn)生柵極電流)，其中Vcontrol依程序化起始電壓需求不同而改變。
在本發(fā)明中，在程序化時，Vcontrol依程序化起始電壓需求不同而改變，并施加一真正有用(non-trivial)電壓于單柵極MOSFET的源極，而源極及漏極間的電位降將允許通道載子從源極移動至漏極。
本發(fā)明提出一種單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，是利用改變柵極電壓以達成改變起始電壓的目的，且在程序化時，對源極施加一真正有用電壓，以達到體積小、降低單柵極EEPROM元件的成本，且具有縮短時間的功效。
以上所述是由實施例說明本發(fā)明的特點，其目的在使熟習該技術的人士能了解本發(fā)明的內(nèi)容并據(jù)以實施，而非限定本發(fā)明的專利范圍，故凡其他未脫離本發(fā)明所揭示的精神而完成的等效修飾或修改，仍應包含在所述的申請專利范圍中。
權利要求
1.一種單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，其是用改變柵極電壓會產(chǎn)生不同起始電壓以達成多比特儲存的目的，其特征在于，該非揮發(fā)性存儲器，包括一P型半導體基底，其上設置有一晶體管，該晶體管分別設置有做為源極及漏極的數(shù)第一離子摻雜區(qū)及一第一導電柵極，該P型半導體基底上并設置有一電容結構，其是包括一第二導電柵極及一第二離子摻雜區(qū)，且該第一導電柵極及該第二導電柵極相連接以形成一單浮接柵極，并施加一基底電壓、一源極線電壓、一漏極線電壓及一控制柵極電壓于該P型半導體基底、該源極、該漏極、該第一離子摻雜區(qū)上，該單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法包括施行一程序化過程，該源極電壓是高于該基底電壓，且遠小于該控制閘電壓。
2.如權利要求1所述的單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，其特征在于，其中，該晶體管是為是為金氧半場效晶體管。
3.如權利要求1所述的單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，其特征在于，其中，該第一離子摻雜區(qū)及該第二離子摻雜區(qū)是為N型。
4.一種單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，其是用以改變一非揮發(fā)性存儲器的起始電壓，其特征在于，該非揮發(fā)性存儲器包括一P型半導體基底，其上設置有一N井、一晶體管，該晶體管分別設置有做為源極及漏極的數(shù)第一離子摻雜區(qū)及一第一導電柵極，該P型半導體基底上并設置有一電容結構，其是包括一第二導電柵極及一第二離子摻雜區(qū)，且該第一導電柵極及該第二導電柵極相連接以形成一單浮接柵極，并施加一井電壓、一基底電壓、一源極線電壓、一漏極線電壓及一控制柵極電壓于該N井、該P型半導體基底、該源極、該漏極、該第一離子摻雜區(qū)上，該單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法包括施行一程序化過程，該漏極電壓高于該源極電壓，該源極電壓高于該控制閘電壓，且該控制閘電壓是高于該基底電壓。
5.如權利要求4所述的單柵極具多比特儲存的非揮發(fā)性存儲器的橾作方法，其特征在于，其中，該晶體管是為是為金氧半場效晶體管。
6.如權利要求4所述的單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，其特征在于，其中，該第一離子摻雜區(qū)及該第二離子摻雜區(qū)是為N型。
7.一種單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，其是用以改變一非揮發(fā)性存儲器的起始電壓，其特征在于，該非揮發(fā)性存儲器包括一N型半導體基底，其上設置有一晶體管，該晶體管分別設置有做為源極及漏極的數(shù)第一離子摻雜區(qū)及一第一導電柵極，該N型半導體基底上并設置有一電容結構，其是包括一第二導電柵極及一第二離子摻雜區(qū)，且該第一導電柵極及該第二導電柵極相連接以形成一單浮接柵極，并施加一基底電壓、一源極線電壓、一漏極線電壓及一控制柵極電壓于該N型半導體基底、該源極、該漏極、該第一離子摻雜區(qū)上，該單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法包括施行一程序化過程，該基底電壓為接地掃F零但接近零狀態(tài)狀態(tài)，該源極及漏極電壓是低于該基底電壓，且遠高于該控制閘電壓。
8.如權利要求7所述的單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，其特征在于，其中，該晶體管是為是為金氧半場效晶體管。
9.如權利要求7所述的單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，其特征在于，其中，該第一離子摻雜區(qū)及該第二離子摻雜區(qū)是為P型。
10.一種單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，其是用以改變一非揮發(fā)性存儲器的起始電壓，其特征在于，該非揮發(fā)性存儲器包括一N型半導體基底，其上設置有一P井、一晶體管，該晶體管分別設置有做為源極及漏極的數(shù)第一離子摻雜區(qū)及一第一導電柵極，該N型半導體基底上并設置有一電容結構，其是包括一第二導電柵極及一第二離子摻雜區(qū)，且該第一導電柵極及該第二導電柵極相連接以形成一單浮接柵極，并施加一井電壓、一基底電壓、一源極線電壓、一漏極線電壓及一控制柵極電壓于該P井、該N型半導體基底、該源極、該漏極、該第一離子摻雜區(qū)上，該單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法包括施行一程序化過程，該基底電壓為接地/非零但接近零狀態(tài)狀態(tài)，該源極電壓是高于該井電壓，該漏極電壓高于該源極電壓，且該控制閘電壓是高于該源極電壓且小于該基底電壓。
11.如權利要求10所述的單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，其特征在于，其中，該晶體管是為是為金氧半場效晶體管。
12.如權利要求10所述的單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法，其特征在于，其中，該第一離子摻雜區(qū)及該第二離子摻雜區(qū)是為P型。
全文摘要
本發(fā)明提出一種單柵極具多比特儲存的非揮發(fā)性存儲器的操作方法。該非揮發(fā)性存儲器的存儲胞為單柵極，其是在一P型或N型半導體基底上設置一晶體管及一電容結構，晶體管包含一第一導電柵極堆疊在一介電層表面，且二側形成有離子摻雜區(qū)以作為源極及漏極，電容結構則包含一離子摻雜區(qū)及其上堆疊的介電層、第二導電柵極，且電容與晶體管的導電柵極是相電連接而形成存儲胞的單浮接柵極。本發(fā)明由施以不同柵極電壓會產(chǎn)生不同起始電壓進而達成多比特儲存的目的。
文檔編號H01L21/82GK1790676SQ20041010077
公開日2006年6月21日 申請日期2004年12月14日 優(yōu)先權日2004年12月14日
發(fā)明者王立中, 林信章, 黃文謙, 張浩誠 申請人:億而得微電子股份有限公司