專利名稱：具有鍺溝道區(qū)域的非平面晶體管及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制備方法，更具體地，本發(fā)明涉及具有鍺溝道區(qū)域的非平面晶體管及其制備方法。
背景技術(shù)：
為了改善半導(dǎo)體器件的速度和操作，并且降低功率消耗，嘗試通過降低集成電路的各個(gè)晶體管的尺寸，同時(shí)保持晶體管的驅(qū)動(dòng)能力(driving capacity)來提高集成電路的器件密度。用于降低半導(dǎo)體器件尺寸的技術(shù)對于增加器件密度是必要的。
多柵極(multi-gate)晶體管已被建議用作場效應(yīng)晶體管(FETs)的按比例縮放技術(shù)(scaling technology)，以提高互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)結(jié)構(gòu)的器件密度，該多柵極晶體管中柵極形成在鰭狀(fin shaped)硅體(silicon body)上，該硅體使用在絕緣體上生長的硅(SOI)的芯片(wafer)形成。下文中，鰭狀硅體將稱作硅鰭體。通過采用完全耗盡型(complete depletion type)SOI結(jié)構(gòu)，使用硅鰭體的多柵極晶體管用于按比例縮小CMOS并提供優(yōu)異的閾下(sub-threshold)特性和電流控制能力而不會增加?xùn)艠O長度。此外，使用硅鰭體的多柵極晶體管可有效控制短溝道效應(yīng)(short channel effect)(SCE)，并且因此溝道區(qū)域的電勢沒有被漏極電壓影響。Fu-liang Yang等人的“35mm CMOSFinFETs”，VLSI 2002，美國專利號6413802和美國專利號6642090描述了使用硅鰭體的多柵極晶體管的優(yōu)勢。這些專利在此引入作為參考。
縮放器件的尺寸而不影響CMOS器件的性能的另一種方法是改進(jìn)在半導(dǎo)體材料中載流子，即電子或空穴的遷移率。例如美國專利申請2003/0102497A1公開了通過使用各種晶面而使CMOS Fin FET的遷移率最佳化的方法，其內(nèi)容在此引入作為參考。
但是，使用硅鰭體的常規(guī)多柵極晶體管將用于構(gòu)成溝道區(qū)域的材料限制為硅，因此限制了改善溝道區(qū)域中載流子遷移率的可能性。

發(fā)明內(nèi)容
本發(fā)明提供一種非平面晶體管，通過采用在鰭體活性區(qū)域上形成的多柵極結(jié)構(gòu)，該非平面晶體管提高了半導(dǎo)體器件的集成和性能，并且改善了溝道中載流子遷移率。
本發(fā)明還提供一種制備非平面晶體管的方法，該晶體管包括具有在多柵極晶體管中改善了載流子遷移率的溝道，該多柵極晶體管在鰭體活性區(qū)域上形成。
根據(jù)本發(fā)明的一方面，提供一種非平面晶體管，該晶體管包括硅體和在硅體上覆蓋暴露的表面的溝道區(qū)域，該硅體具有兩個(gè)側(cè)壁(sidewalls)和形成在襯底上的上表面。溝道區(qū)域具有比硅體更大的載流子遷移率。在溝道區(qū)域上形成柵極，和在溝道區(qū)域和柵極之間插入柵極介電層(gate dielectric layer)。此外，源/漏區(qū)域形成在硅體上，溝道區(qū)域的兩側(cè)面之上。
在一個(gè)實(shí)施方式中，由鍺(Ge)或SiGe形成溝道區(qū)域。
溝道區(qū)域包括第一溝道區(qū)域和第二溝道區(qū)域，其形成在硅體的兩個(gè)側(cè)壁上并覆蓋該兩個(gè)側(cè)壁。
優(yōu)選溝道區(qū)域覆蓋硅體的兩個(gè)側(cè)壁和上表面。此處，溝道區(qū)域包括第一溝道區(qū)域和第二溝道區(qū)域，其分別覆蓋硅體的兩個(gè)側(cè)壁，并沿垂直于襯底主表面的表面延伸，和第三溝道區(qū)域，其覆蓋硅體的上表面并沿與襯底的主表面平行的表面延伸。柵極包括形成在第一溝道區(qū)域上的第一柵極、形成在第二溝道區(qū)域上的第二柵極和形成在第三溝道區(qū)域上的第三柵極。第一柵極、第二柵極和第三柵極是電相互連接的。
在一個(gè)實(shí)施方式中，柵極介電層由選自GexOyNz、GexSiyOz、SiO2、SiON、Si3N4、和金屬氧化物或其組合的高介電材料形成。柵極介電層由選自HfO2、ZrO2、Al2O3、TiO2、Ta2O5的高介電材料形成。
在一個(gè)實(shí)施方式中，柵極由導(dǎo)電多晶硅層、金屬層、金屬氮化物層或金屬硅化物層形成。
在一個(gè)實(shí)施方式中，柵極形成為包括導(dǎo)電多晶硅層和其上的第一金屬硅化物層的疊層結(jié)構(gòu)。
非平面晶體管還可以包括形成在源/漏區(qū)域上的第二金屬硅化物層。
在一個(gè)實(shí)施方式中，硅體形成在襯底上的絕緣層之上。該絕緣層可以由絕緣體上的硅(SOI)襯底的隱埋氧化物膜(buried oxide film)形成，并且硅體由SOI層形成。
根據(jù)本發(fā)明的另一方面，提供一種包括硅體的非平面晶體管，該硅體形成在襯底上，并具有兩個(gè)側(cè)壁和上表面。在硅體上形成Ge層的溝道區(qū)域。在溝道區(qū)域上形成柵極，在溝道區(qū)域和柵極之間插入柵極介電層。此外，源/漏區(qū)域形成在硅體上的溝道區(qū)域的兩個(gè)側(cè)面上。
在一個(gè)實(shí)施方式中，溝道區(qū)域包括第一溝道區(qū)域和第二溝道區(qū)域，其分別覆蓋硅體的兩個(gè)側(cè)壁。
在一個(gè)實(shí)施方式中，Ge層覆蓋硅體的兩個(gè)側(cè)壁和上表面。
在一個(gè)實(shí)施方式中，溝道區(qū)域包括第一溝道區(qū)域和第二溝道區(qū)域，其分別覆蓋硅體的兩個(gè)側(cè)壁，并沿垂直于襯底主表面的表面延伸，和第三溝道區(qū)域，其覆蓋硅體的上表面并沿與襯底的主表面垂直的表面延伸。柵極可以包括形成在第一溝道區(qū)域上的第一柵極、形成在第二溝道區(qū)域上的第二柵極和形成在第三溝道區(qū)域上的第三柵極。第一柵極、第二柵極和第三柵極是電相互連接的。
在一個(gè)實(shí)施方式中，柵極介電層由選自GexOyNz、GexSiyOz、SiO2、SiON、Si3N4、或金屬氧化物或其組合的高介電材料形成。柵極介電層可以由選自HfO2、ZrO2、Al2O3、TiO2和Ta2O5的高介電材料形成。
在一個(gè)實(shí)施方式中，柵極由導(dǎo)電多晶硅層、金屬層、金屬氮化物層或金屬硅化物層形成。
在一個(gè)實(shí)施方式中，柵極形成為包括導(dǎo)電多晶硅層和其上的第一金屬硅化物層的疊層結(jié)構(gòu)。
非平面晶體管還可以包括形成在源/漏區(qū)域上的第二金屬硅化物層。
硅體可以形成在襯底上的絕緣層之上。在一個(gè)實(shí)施方式中，該絕緣層由SOI襯底的隱埋氧化物膜形成，并且硅體由SOI層形成。
根據(jù)本發(fā)明的另一個(gè)方面，提供一種用于制備非平面晶體管的方法，包括在襯底上形成具有兩個(gè)側(cè)壁和上表面的臺面型(mesa type)活性區(qū)域。接著，形成溝道區(qū)域，其覆蓋該活性區(qū)域的三個(gè)表面。在溝道區(qū)域上形成柵極介電層，且在柵極介電層上形成柵極。在該活性區(qū)域中形成源/漏區(qū)域。
優(yōu)選活性區(qū)域由SOI層形成。
在一個(gè)實(shí)施方式中，溝道區(qū)域由載流子遷移率比該活性區(qū)域高的材料形成。溝道區(qū)域可以由Ge或SiGe形成。
在一個(gè)實(shí)施方式中，溝道區(qū)域包括第一溝道區(qū)域和第二溝道區(qū)域，其分別覆蓋活性區(qū)域的兩個(gè)側(cè)壁。
通過選擇性外延生長法在活性區(qū)域的表面形成溝道區(qū)域。溝道區(qū)域可以包括第一溝道區(qū)域和第二溝道區(qū)域，其覆蓋活性區(qū)域的兩個(gè)側(cè)壁，并沿垂直于襯底主表面的表面延伸，和第三溝道區(qū)域，其覆蓋活性區(qū)域的上表面并沿與襯底的主表面平行的表面延伸。
在一個(gè)實(shí)施方式中，形成柵極以便包括形成在第一溝道區(qū)域上的第一柵極、形成在第二溝道區(qū)域上的第二柵極和形成在第三溝道區(qū)域上的第三柵極。
柵極介電層可以由GexOyNz、GexSiyOz、SiO2、SiON、Si3N4、HfO2、ZrO2、Al2O3、TiO2、Ta2O5或其組合形成。此處，柵極介電層由下面的層形成通過熱氧化法(thermal oxidation method)從溝道區(qū)域的表面生長的層，或通過化學(xué)氣相沉積(CVD)法或原子層沉積(ALD)法形成的層。
在一個(gè)實(shí)施方式中，柵極覆蓋活性區(qū)域的兩個(gè)側(cè)壁和上表面，溝道區(qū)域和柵極介電層插在柵極和活性區(qū)域之間。
在一個(gè)實(shí)施方式中，柵極由導(dǎo)電多晶硅層、金屬層、金屬氮化物層或金屬硅化物層形成。
在具有三柵極結(jié)構(gòu)的非平面晶體管中，即使當(dāng)柵極的長度由于半導(dǎo)體器件的比例縮放而降低時(shí)，可以通過控制柵極而防止SCE。此外，三柵極結(jié)構(gòu)采用了鍺(Ge)溝道，所以改善了溝道中的載流子遷移率。
附圖簡述從對本發(fā)明的優(yōu)選實(shí)施方式的更具體描述中，參考附圖，本發(fā)明的前述和其它目的、特征和優(yōu)勢將很明顯，在不同的圖中相同的標(biāo)號表示同樣的部件。附圖不一定是按比例的(scale)，相反其重點(diǎn)放在解釋本發(fā)明的原理上。在附圖中，為清楚起見，放大了各層和區(qū)域的尺寸和厚度。


圖1為說明本發(fā)明第一實(shí)施方式的非平面晶體管的結(jié)構(gòu)的透視圖。
圖2為圖1的非平面晶體管沿II-II′線的剖視圖。
圖3為圖1的非平面晶體管沿III-III′線的剖視圖。
圖4為說明本發(fā)明第二實(shí)施方式的非平面晶體管的剖視圖。
圖5A-5D為說明本發(fā)明非平面晶體管的制備方法的剖視圖。
優(yōu)選實(shí)施方式圖1為說明本發(fā)明第一實(shí)施方式的非平面晶體管的結(jié)構(gòu)的透視圖。圖2為圖1的非平面晶體管沿II-II′線的剖視圖，和圖3為圖1的非平面晶體管沿III-III′線的剖視圖。
參考圖1～3，在絕緣體上的硅(SOI)襯底的隱埋氧化物膜(BOX)10上形成根據(jù)本發(fā)明第一實(shí)施方式的非平面晶體管。此處，可以通過氧植入隔離(SIMOX)法形成襯底。形成的BOX10的厚度例如為1,000～1,500埃。本發(fā)明第一實(shí)施方式的非平面晶體管包括硅體20，其通過使SOI襯底的SOI層形成圖案而形成，以便在BOX10上形成平臺型活性區(qū)域。硅體20從BOX10以矩形延伸。硅體20具有垂直于BOX10主表面的上表面的側(cè)壁，并且具有與BOX10主表面的上表面平行的上表面。
在硅體20的側(cè)壁和上表面上形成溝道區(qū)域30。溝道區(qū)域30由能夠提供比硅體20更高的載流子遷移率的材料形成，例如鍺(Ge)或SiGe，并且優(yōu)選Ge。此處，載流子指電子或空穴。溝道區(qū)域30包括第一溝道區(qū)域30a、第二溝道區(qū)域30b和第三溝道區(qū)域30c。此處，第一溝道區(qū)域30a和第二溝道區(qū)域30b沿硅體20的側(cè)壁，垂直于BOX10的上表面延伸。第三溝道區(qū)域30c沿硅體20的上表面，平行于BOX10的主表面的上表面延伸。在Ge溝道或SiGe溝道中的載流子遷移率高于硅(Si)溝道。溝道區(qū)域30由Ge或SiGe形成，并且包括第一、第二和第三溝道區(qū)域30a、30b和30c，從而改善了晶體管中載流子遷移率。
在溝道區(qū)域30上形成柵極50。柵極50的延伸方向與硅體20延伸的方向正交，以便覆蓋硅體20的側(cè)壁和上表面。柵極50可以由下面的層形成具有金屬，例如鎢(W)、鉑(Pt)或鋁(Al)的導(dǎo)電多晶硅層；金屬氮化物層，例如TiN；金屬硅化物層，該金屬硅化物層得自難熔金屬，例如鈷(Co)、鎳(Ni)、鈦(Ti)、鉿(Hf)、或Pt、或這些材料的組合。柵極50還可以形成為疊層結(jié)構(gòu)，該結(jié)構(gòu)具有導(dǎo)電多晶硅層和形成在其上的金屬硅化物層。
柵極50具有鄰近第一溝道區(qū)域30a形成的第一柵極50a、鄰近第二溝道區(qū)域30b形成的第二柵極50b和形成在第三溝道區(qū)域30c上的第三柵極50c。此處，整體地形成第一柵極50a、第二柵極50b和第三柵極50c，從而第一至第三柵極50a、50b、和50c是電相互連接的。
柵極介電層40插在溝道區(qū)域30和柵極50之間。更具體地，柵極介電層40插在柵極50和第一溝道區(qū)域30a、第二溝道區(qū)域30b和第三溝道區(qū)域30c之間。柵極介電層40由GexOyNz、GexSiyOz、SiO2、SiON、或Si3N4形成，或由金屬氧化物，例如HfO2、ZrO2、Al2O3、TiO2或Ta2O5形成的高介電材料形成。柵極介電層40也可以形成為包括這些材料的兩種或多種的疊層結(jié)構(gòu)。
如圖3所示，源/漏區(qū)域62布置在硅體20上的溝道區(qū)域30的兩側(cè)。此處，僅僅第三溝道區(qū)域30c圖示在圖3中。圖1～3示出的晶體管可以用作NOMS晶體管或PMOS晶體管。源/漏區(qū)域62用n型雜質(zhì)或p型雜質(zhì)摻雜，取決于晶體管的MOS類型。此外，可以在柵極50的側(cè)壁上形成絕緣隔板(insulating spacers)。
圖4為說明本發(fā)明第二實(shí)施方式的非平面晶體管的剖視圖。此處，該剖視圖對應(yīng)于沿圖1的線HI-III′的圖3的剖視圖。圖4顯示的非平面晶體管的結(jié)構(gòu)與圖1～3顯示的非平面晶體管的結(jié)構(gòu)相同，除了分別在柵極50和源/漏區(qū)域62上形成了第一金屬硅化物層82和第二金屬硅化物層84。
更具體地，在柵極50的兩側(cè)上形成絕緣隔板70后，形成第一金屬硅化物層82和第二金屬硅化物層84，以便降低薄層電阻(sheet resistance)和接觸電阻。此處，第一金屬硅化物層82和第二金屬硅化物層84可以由金屬硅化物，例如Co、Ni、Ti、Hf、Pt或W形成。
絕緣隔板70由硅氧化物層72和硅氮化物層74形成。但是，該結(jié)構(gòu)可以以多種不同形式變化。而且，相應(yīng)于絕緣隔板70的絕緣隔板可以形成在圖1～3的柵極50的兩側(cè)上。
如上述參考圖1～4所述，根據(jù)本發(fā)明列舉的實(shí)施方式的非平面晶體管包括三柵極結(jié)構(gòu)，其中第一柵極50a、第二柵極50b和第三柵極50c形成在SOI襯底上，從而即使當(dāng)柵極的長度由于半導(dǎo)體器件的按比例減小而減少時(shí)，通過控制柵極能夠避免SCE。此外，三柵極結(jié)構(gòu)采用了Ge溝道，所以改善了溝道內(nèi)載流子遷移率。特別是，非平面晶體管采用了多柵極晶體管結(jié)構(gòu)以有效控制SCE，并且在形成溝道時(shí)使用Ge以改善載流子遷移率。因此，即使當(dāng)制造柵極長度小于30納米的高度集成器件時(shí)，可以保持晶體管的優(yōu)異性能。
下文，將參考圖5A～5D描述制造本發(fā)明的圖1的非平面晶體管的方法。
參考圖5A，制備SOI襯底，其中相繼形成硅襯底100、BOX110和SOI層。通過SIMOX法形成的SOI襯底可以用作SOI襯底。BOX110的厚度為，例如1000～1500埃。
使用光致抗蝕劑圖案或硬質(zhì)掩模圖案作為蝕刻掩模，蝕刻SOI層，并且在BOX110上形成硅體120，提供平臺型活性區(qū)域。硅體120包括側(cè)壁120a和上表面120b，側(cè)壁120a垂直于硅襯底100主表面的上表面而延伸，而上表面120b平行于硅襯底100的上表面而延伸。
優(yōu)選硅體120的上表面120b的寬度W小于50納米，硅體120的高度H小于70納米。在圖5a中，示出的硅體120的高度H大于硅體120的寬度W，但是寬度W和高度H之間的關(guān)系可以改變。例如，硅體120的高度(H)可以等于或小于上表面120b的寬度(W)。
參考圖5B，覆蓋硅體120的側(cè)壁120a和上表面120b的溝道區(qū)域130，通過選擇性外延生長法形成。此處，溝道區(qū)域130由Ge或SiGe形成，優(yōu)選Ge。為了用Ge形成溝道區(qū)域130，可以使用GeH4作為Ge原料氣體。溝道區(qū)域130也可以通過選擇性外延法形成，例如分子束外延(MBE)法、超高真空化學(xué)氣相沉積(UHV-CVD)法或快速熱化學(xué)氣相沉積(RTCVD)法形成。
優(yōu)選溝道區(qū)域130的厚度(D)小于70納米。
如參考圖1～3所述的，溝道區(qū)域130包括圖2中的第一溝道區(qū)域30a和第二溝道區(qū)域30b，其沿著硅體120的側(cè)壁延伸，以及第三溝道區(qū)域30c，其沿著硅體120的上表面延伸。
參考圖5C，在溝道區(qū)域130上形成柵極介電層140。此處，使用熱氧化法，通過從溝道區(qū)域130的表面生長所需的層而形成柵極介電層140。也可以通過化學(xué)氣相沉積(CVD)法或原子層沉積(ALD)法形成柵極介電層140。例如，柵極介電層140可以由GexOyNz、GexSiyOz、SiO2、SiON、或Si3N4形成，或由包括金屬氧化物，例如HfO2、ZrO2、Al2O3、TiO2或Ta2O5的高介電材料形成。柵極介電層140也可以通過聚集這些材料的兩種和多種而形成。
參考圖5D，在柵極介電層140上形成用于形成柵極的導(dǎo)電層150。導(dǎo)電層150可以由導(dǎo)電多晶硅層、金屬層、金屬氮化物層或金屬硅化物層形成。
接著，如圖1～3所示，將導(dǎo)電層150形成圖案以形成柵極50。此處，在將形成活性區(qū)域的溝道區(qū)域130和柵極介電層140插入硅體120和柵極50之間的同時(shí)，使導(dǎo)電層150形成圖案，以便形成覆蓋硅體120的側(cè)壁和上表面的柵極50。由此，形成了圖1的結(jié)構(gòu)。
接著，通過常規(guī)工藝形成絕緣隔板70，并且進(jìn)行離子注入工藝和退火工藝以便形成圖4所示的源/漏區(qū)域62。此外，當(dāng)需要時(shí)，通過進(jìn)行常規(guī)的自對準(zhǔn)硅化物工藝，可以在柵極的上表面和源/漏區(qū)域上形成金屬硅化物層。
根據(jù)本發(fā)明的示例性實(shí)施方式，非平面晶體管具有三柵極結(jié)構(gòu)，其在SOI襯底上實(shí)現(xiàn)，并包括由Ge形成的溝道區(qū)域，由此改進(jìn)了溝道的載流子流動(dòng)性。因?yàn)?，根?jù)本發(fā)明示例性實(shí)施方式的晶體管采用非平面三柵極結(jié)構(gòu)，即使當(dāng)柵極的長度由于半導(dǎo)體器件的按比例縮放而減少時(shí)，通過控制柵極可以容易地防止SCE。因此，即使當(dāng)制造高度集成的器件時(shí)可以保持晶體管的優(yōu)異性能。
雖然已經(jīng)參考示例性的實(shí)施方式具體顯示和描述了本發(fā)明，本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以對其進(jìn)行各種形式和細(xì)節(jié)上的變化，而不脫離本發(fā)明所附權(quán)利要求所限定的精神和范圍。
權(quán)利要求
1.一種非平面晶體管，包括在襯底上形成的硅體，該硅體具有兩個(gè)側(cè)壁和上表面；溝道區(qū)域，其載流子遷移率大于所述硅體，并覆蓋硅體的三個(gè)表面；在溝道區(qū)域上形成的柵極；插在溝道區(qū)域和柵極之間的柵極介電層；以及在溝道區(qū)域的兩側(cè)上形成的源/漏區(qū)域。
2.權(quán)利要求1的非平面晶體管，其中溝道區(qū)域由鍺(Ge)或SiGe形成。
3.權(quán)利要求1的非平面晶體管，其中溝道區(qū)域由Ge形成。
4.權(quán)利要求1的非平面晶體管，其中溝道區(qū)域包括第一溝道區(qū)域和第二溝道區(qū)域，其分別覆蓋硅體的兩個(gè)側(cè)壁。
5.權(quán)利要求1的非平面晶體管，其中溝道區(qū)域覆蓋硅體的兩個(gè)側(cè)壁和上表面。
6.權(quán)利要求5的非平面晶體管，其中溝道區(qū)域包括第一溝道區(qū)域、第二溝道區(qū)域和第三溝道區(qū)域，其中第一和第二溝道區(qū)域分別覆蓋硅體的兩個(gè)側(cè)壁，并沿著垂直于襯底主表面的表面延伸，而第三溝道區(qū)域覆蓋硅體的上表面，并沿著平行于襯底主表面的表面延伸。
7.權(quán)利要求6的非平面晶體管，其中柵極包括形成在第一溝道區(qū)域上的第一柵極、形成在第二溝道區(qū)域上的第二柵極和形成在第三溝道區(qū)域上的第三柵極。
8.權(quán)利要求7的非平面晶體管，其中第一柵極、第二柵極和第三柵極是電相互連接的。
9.權(quán)利要求1的非平面晶體管，其中柵極介電層由選自GexOyNz、GexSiyOz、SiO2、SiON、Si3N4、和金屬氧化物或其組合的高介電材料形成。
10.權(quán)利要求9的非平面晶體管，其中柵極介電層由選自HfO2、ZrO2、Al2O3、TiO2和Ta2O5的高介電材料形成。
11.權(quán)利要求1的非平面晶體管，其中柵極由導(dǎo)電多晶硅層、金屬層、金屬氮化物層或金屬硅化物層中的至少一種形成。
12.權(quán)利要求1的非平面晶體管，其中柵極形成為包括導(dǎo)電多晶硅層和其上的第一金屬硅化物層的疊層結(jié)構(gòu)。
13.權(quán)利要求1的非平面晶體管，還包括形成在源/漏區(qū)域上的第二金屬硅化物層。
14.權(quán)利要求1的非平面晶體管，其中硅體形成在襯底上的絕緣層之上。
15.權(quán)利要求14的非平面晶體管，其中絕緣層由絕緣體上的硅(SOI)襯底的隱埋氧化物膜形成，并且硅體由SOI層形成。
16.一種非平面晶體管，包含形成在襯底上的硅體，該硅體具有兩個(gè)側(cè)壁和上表面；由硅體上的Ge層形成的溝道區(qū)域；在溝道區(qū)域上形成的柵極；在溝道區(qū)域和柵極之間插入的柵極介電層；以及源/漏區(qū)域，其形成在溝道區(qū)域的兩個(gè)側(cè)面上。
17.權(quán)利要求16的非平面晶體管，其中溝道區(qū)域包括第一溝道區(qū)域和第二溝道區(qū)域，其分別覆蓋硅體的兩個(gè)側(cè)壁。
18.權(quán)利要求16的非平面晶體管，其中Ge層覆蓋硅體的兩個(gè)側(cè)壁和上表面。
19.權(quán)利要求18的非平面晶體管，其中溝道區(qū)域包括第一溝道區(qū)域、第二溝道區(qū)域和第三溝道區(qū)域，所述第一和第二溝道區(qū)域分別覆蓋硅體的兩個(gè)側(cè)壁，并沿垂直于襯底的主表面的表面延伸，所述第三溝道區(qū)域覆蓋硅體的上表面并沿與襯底的主表面垂直的表面延伸。
20.權(quán)利要求19的非平面晶體管，其中柵極包括形成在第一溝道區(qū)域上的第一柵極、形成在第二溝道區(qū)域上的第二柵極和形成在第三溝道區(qū)域上的第三柵極。
21.權(quán)利要求20的非平面晶體管，其中第一柵極、第二柵極和第三柵極是電相互連接的。
22.權(quán)利要求16的非平面晶體管，其中柵極介電層由選自GexOyNz、GexSiyOz、SiO2、SiON、Si3N4、和金屬氧化物、及其組合的高介電材料形成。
23.權(quán)利要求22的非平面晶體管，其中柵極介電層由選自HfO2、ZrO2、Al2O3、TiO2和Ta2O5的高介電材料形成。
24.權(quán)利要求16的非平面晶體管，其中柵極由導(dǎo)電多晶硅層、金屬層、金屬氮化物層和金屬硅化物層中的至少一種形成。
25.權(quán)利要求16的非平面晶體管，其中柵極形成為包括導(dǎo)電多晶硅層和其上的第一金屬硅化物層的疊層結(jié)構(gòu)。
26.權(quán)利要求16的非平面晶體管，還包括形成在源/漏區(qū)域上的第二金屬硅化物層。
27.權(quán)利要求16的非平面晶體管，其中硅體形成在襯底上的絕緣層之上。
28.權(quán)利要求27的非平面晶體管，其中絕緣層由SOI襯底的隱埋氧化物膜形成，并且硅體由SOI層形成。
29.一種制備非平面晶體管的方法，該方法包括在襯底上形成具有兩個(gè)側(cè)壁和上表面的臺面型活性區(qū)域；形成溝道區(qū)域，其覆蓋活性區(qū)域的三個(gè)表面；在溝道區(qū)域上形成柵極介電層；在柵極介電層上形成柵極；以及在活性區(qū)域中形成源/漏區(qū)域。
30.權(quán)利要求29的方法，其中活性區(qū)域由SOI層形成。
31.權(quán)利要求29的方法，其中通過選擇性外延生長法在活性區(qū)域的表面上形成溝道區(qū)域。
32.權(quán)利要求31的方法，其中溝道區(qū)域由載流子遷移率比該活性區(qū)域大的材料形成。
33.權(quán)利要求32的方法，其中溝道區(qū)域由Ge和SiGe中的至少一種形成。
34.權(quán)利要求32的方法，其中溝道區(qū)域由Ge形成。
35.權(quán)利要求29的方法，其中溝道區(qū)域包括第一溝道區(qū)域和第二溝道區(qū)域，其分別覆蓋活性區(qū)域的兩個(gè)側(cè)壁。
36.權(quán)利要求29的方法，其中溝道區(qū)域包括第一溝道區(qū)域、第二溝道區(qū)域和第三溝道區(qū)域，所述第一和第二溝道區(qū)域分別覆蓋活性區(qū)域的兩個(gè)側(cè)壁，并沿垂直于襯底的主表面的表面延伸，所述第三溝道區(qū)域覆蓋活性區(qū)域的上表面并沿平行于襯底的主表面的表面延伸。
37.權(quán)利要求36的方法，其中形成柵極以便包括形成在第一溝道區(qū)域上的第一柵極、形成在第二溝道區(qū)域上的第二柵極和形成在第三溝道區(qū)域上的第三柵極。
38.權(quán)利要求29的方法，其中柵極介電層由選自GexOyNz、GexSiyOz、SiO2、SiON、Si3N4、HfO2、ZrO2、Al2O3、TiO2、Ta2O5或其組合形成。
39.權(quán)利要求29的方法，其中柵極介電層由通過熱氧化法從溝道區(qū)域的表面成長的層形成。
40.權(quán)利要求29的方法，其中柵極介電層通過化學(xué)氣相沉積(CVD)法或原子層沉積(ALD)法形成。
41.權(quán)利要求29的方法，其中柵極覆蓋活性區(qū)域的兩個(gè)側(cè)壁和上表面，溝道區(qū)域和柵極介電層插在柵極和活性區(qū)域之間。
42.權(quán)利要求29的方法，其中柵極由導(dǎo)電多晶硅層、金屬層、金屬氮化物層和金屬硅化物層中的至少一種形成。
全文摘要
本發(fā)明提供一種具有多柵極結(jié)構(gòu)的非平面晶體管及其制造方法，該結(jié)構(gòu)包括鍺溝道區(qū)域。非平面晶體管包括硅體和覆蓋硅體暴露表面的溝道區(qū)域。該溝道區(qū)域由鍺層形成，并包括第一溝道區(qū)域和第二溝道區(qū)域。為了形成鍺溝道區(qū)域，在襯底上形成平臺型活性區(qū)域，并且形成鍺層以便覆蓋該活性區(qū)域的兩個(gè)側(cè)壁和上表面。
文檔編號H01L29/78GK1622336SQ200410095370
公開日2005年6月1日 申請日期2004年11月24日 優(yōu)先權(quán)日2003年11月24日
發(fā)明者梁正煥 申請人:三星電子株式會社