專利名稱：非揮發(fā)性記憶單元的集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路的制作方法，特別是涉及一種包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法。
背景技術(shù)：
請參閱圖1至圖4所示，說明了Shimizu等人于2003年4月29日發(fā)表的美國專利第6555427號所介紹的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法。這些圖形為記憶體(記憶體即為內(nèi)存，以下均稱為記憶體)結(jié)構(gòu)的垂直截面。其制作方法系在半導(dǎo)體基底110中形成一個(gè)P型井。接著，在P型井上的基底110上形成穿隧電介質(zhì)120。然后，在電介質(zhì)120上形成第一導(dǎo)電層130.1，以做為記憶單元提供部分浮置閘。在第一導(dǎo)電層130.1上形成遮罩層140。之后，蝕刻層140、130.1、120和基底110，形成隔離溝渠150。然后，將溝渠150和層130.1的側(cè)壁氧化，并在該結(jié)構(gòu)上沉積電介質(zhì)210。蝕刻或化學(xué)機(jī)械研磨電介質(zhì)210，以顯露出遮罩層140的上表面。
移除層140。之后，等向性蝕刻電介質(zhì)210，使電介質(zhì)側(cè)壁橫向遠(yuǎn)離浮置閘部分130.1，拓寬了浮置閘上部的空閑區(qū)域。
在該結(jié)構(gòu)上沉積第二導(dǎo)電層130.2(圖3)，以形成浮置閘130的第二部分。之后，蝕刻或研磨層130.2以顯露出電介質(zhì)210，產(chǎn)生一個(gè)平坦的頂面。然后回蝕刻電介質(zhì)210以露出層130.2的側(cè)壁。
在該結(jié)構(gòu)上方形成閘間電介質(zhì)410(圖4)和控制閘層420，完成記憶單元制作。
藉由注入負(fù)電荷(電子)至浮置閘130將記憶單元程式化。從浮置閘移除負(fù)電荷可以抹除這些單元。藉由感應(yīng)浮置閘上的電荷來讀這些單元。這些操作要求在浮置閘(FG)130和基底110區(qū)域之間引入電壓VFG.S。由于控制閘與浮置閘電容耦合，所以藉由在控制閘(CG)420和基底區(qū)域之間建立電壓VCG.S可以引入電壓VFG.S。為降低引入給定電壓VFG.S所需的最大電壓VCG.S，我們必須增加“閘耦合系數(shù)”CCG.FG/CFG.S，其中CCG.FG是控制閘420和浮置閘130之間的電容，CFG.S是浮置閘130與基底區(qū)域之間的電容。等向性蝕刻電介質(zhì)210(圖2)增加了頂部浮置閘部分130.2(圖3)的寬度，有助于增加CCG.FG電介質(zhì)210(圖3)回蝕刻，顯露出層130.2的側(cè)壁，藉由增加層130.2的側(cè)壁和控制閘420之間的電容耦合，進(jìn)一步增加了電容CCG.FG。
發(fā)明者曾觀察到，電介質(zhì)210(如圖2所示)的等向性蝕刻可在溝渠邊角150E(如圖4所示)附近增加次起始電壓的漏電流。事實(shí)上，電介質(zhì)從橫向和縱向蝕刻，蝕刻將使基底110顯露出來，并將在浮置閘層130.2和基底之間產(chǎn)生短路。即使避免了短路，浮置閘130和基底110之間的電場也會在邊角150E增大，這樣就增加了浮置閘電晶體關(guān)閉狀態(tài)下的漏電流。藉由增加層130.1的厚度，這種情況可稍為緩和，但這并不是我們希望的，因?yàn)殡娊橘|(zhì)210所填充的洞(由溝渠150和層120、130.1、140構(gòu)成)的高寬比增加了。
由此可見，上述現(xiàn)有的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法仍存在有諸多的缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決現(xiàn)有的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法的缺陷，相關(guān)廠商莫不費(fèi)盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計(jì)被發(fā)展完成，此顯然是相關(guān)業(yè)者急欲解決的問題。
有鑒于上述現(xiàn)有的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法存在的缺陷，本發(fā)明人基于從事此類產(chǎn)品設(shè)計(jì)制造多年豐富的實(shí)務(wù)經(jīng)驗(yàn)及專業(yè)知識，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，能夠改進(jìn)一般現(xiàn)有的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，使其更具有實(shí)用性。經(jīng)過不斷的研究、設(shè)計(jì)，并經(jīng)反復(fù)試作及改進(jìn)后，終于創(chuàng)設(shè)出確具實(shí)用價(jià)值的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其可避免電介質(zhì)從橫向和縱向蝕刻使基底顯露出來而在浮置閘層和基底之間產(chǎn)生短路，從而更加適于實(shí)用。
本發(fā)明的目的在于提供一種包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其可避免浮置閘和基底之間的電場也會在邊角增大，而增加了浮置閘電晶體關(guān)閉狀態(tài)下的漏電流，從而更加適于實(shí)用。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，每個(gè)記憶單元包括至少一個(gè)導(dǎo)電浮置閘，其包括以下步驟第一步，在半導(dǎo)體基底上形成第一電介質(zhì)，接著，第二步，在第一電介質(zhì)上形成第一層，第一層提供每個(gè)浮置閘的第一部分。然后，第三步，移除部分第一層、第一電介質(zhì)和半導(dǎo)體基底，以在半導(dǎo)體基底中形成一個(gè)或多個(gè)溝渠，該一個(gè)或多個(gè)溝渠用于在集成電路的主動(dòng)區(qū)域間產(chǎn)生隔離，該一個(gè)或多個(gè)溝渠包括一個(gè)或多個(gè)第一邊角，每一該第一邊角都是非揮發(fā)性記憶單元的主動(dòng)區(qū)域的一個(gè)邊角，其中當(dāng)?shù)谏鲜霾僮魍瓿蓵r(shí)，第一電介質(zhì)與該一個(gè)或多個(gè)第一邊角間隔開。之后，第四步，在與浮置閘的第一部分相鄰的一個(gè)或多個(gè)溝渠中或溝渠上方形成一第二電介質(zhì)，其中形成第二電介質(zhì)的方法包括熱氧化半導(dǎo)體基底。之后，第五步，移除與溝渠的第一邊角和浮置閘的第一部分側(cè)壁相鄰的一第一區(qū)域中第二電介質(zhì)的一第一部分。其后，第六步，在第一層上形成一第二層，以提供浮置閘的一第二部分，其中浮置閘的第二部分延伸至第一區(qū)域內(nèi)。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
前述的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中所述的第三步操作完成時(shí)，該第一層具有與該溝渠的該第一邊角相鄰的一個(gè)或多個(gè)邊角，且該第一電介質(zhì)與該第一層的該些邊角間隔開。
前述包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中所述的第三步操作包括圖案化該第一層、該第一電介質(zhì)和該半導(dǎo)體基底，以形成該些溝渠；以及完成圖案化后，將該溝渠的該第一邊角的該第一電介質(zhì)對該半導(dǎo)體基底作選擇性蝕刻，以移除在該溝渠的該第一邊角上與該第一層的該邊角下方的部分該第一電介質(zhì)。
前述包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中所述的第三步操作包括圖案化該第一層、該第一電介質(zhì)和該半導(dǎo)體基底，以形成該些溝渠；以及完成圖案化后，將該溝渠的該第一邊角的該第一電介質(zhì)對該半導(dǎo)體基底作選擇性蝕刻，移除在該溝渠的該第一邊角的部分該第一電介質(zhì)。
前述的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中所述的圖案化過程使用到一個(gè)光罩。
前述的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中所述的第五步操作完成后，該第二電介質(zhì)凸出于該溝渠之上；以及該方法更包括，完成第六步操作后，移除部分該第二層，使該第二層的頂面與該第二電介質(zhì)的頂面在同一平面上。
前述的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中所述的第四步操作中的熱氧化圓整了該溝渠的該第一邊角并且/或者使該溝渠的該第一邊角更加圓滑。
前述的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中所述的第四步操作中的熱氧化氧化了與該溝渠的該第一邊角相鄰的該第一層的一個(gè)或多個(gè)邊角。
前述的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中至少一所述的溝渠提供該集成電路的一記憶周邊區(qū)域中所形成的一周邊電路的隔離，其中該一個(gè)或多個(gè)溝渠包括一個(gè)或多個(gè)第二邊角，每個(gè)第二邊角均為該周邊電路之一主動(dòng)區(qū)域的邊角，并且在第三步操作結(jié)束時(shí)，該第一電介質(zhì)與該溝渠的該第二邊間隔開來。
前述的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中所述的一個(gè)或多個(gè)溝渠包括一個(gè)或多個(gè)第三邊角，每個(gè)第三邊角均為該周邊電路主動(dòng)區(qū)域的邊角，并且在第三步操作結(jié)束時(shí)，該第一電介質(zhì)不會與該溝渠的第三邊角間隔開來。
前述的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中所述的第二邊角包括高壓周邊電晶體的主動(dòng)區(qū)域的邊角，第三邊角包括低壓周邊電晶體的主動(dòng)區(qū)域的邊角。
前述包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中所述的第三步操作包括圖案化該第一層、該第一電介質(zhì)和該半導(dǎo)體基底，以形成復(fù)數(shù)個(gè)溝渠；以及完成圖案化后，位在該些溝渠的該第一、第二邊角的該第一電介質(zhì)對應(yīng)該半導(dǎo)體基底作選擇性蝕刻，以移除該溝渠的該第一、第二邊角的部分該第一電介質(zhì)。
前述的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中所述的第四步操作中的熱氧化圓整了該溝渠的該第二邊角并且/或者使該溝渠的該第二邊角更加圓滑。
前述的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中所述的溝渠的該第二邊角是一個(gè)或多個(gè)周邊電晶體的一個(gè)或多個(gè)主動(dòng)區(qū)域的邊角。
前述的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其中所述的電晶體是用于產(chǎn)生一個(gè)或多個(gè)高壓以改變一個(gè)或多個(gè)記憶單元狀態(tài)的高壓電晶體。
本發(fā)明的目的及解決其技術(shù)問題還采用以下的技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種集成電路的制造方法，其包括以下步驟第一步，在半導(dǎo)體基底上形成第一電介質(zhì)，接著，第二步，在第一電介質(zhì)上形成第一層，第一層至少提供非揮發(fā)性記憶單元的導(dǎo)電浮置閘的第一部分，其后，第三步，移除部分第一層、第一電介質(zhì)和半導(dǎo)體基底，以在半導(dǎo)體基底中形成一個(gè)溝渠，其中當(dāng)?shù)谌讲僮魍瓿蓵r(shí)，第一電介質(zhì)與溝渠的一第一邊角相鄰的第一層的一邊角間隔開，第一邊角也是記憶單元的一主動(dòng)區(qū)域的一邊角，其后，第四步，在與浮置閘的第一部分相鄰的溝渠中或溝渠上方形成第二電介質(zhì)，其中形成第二電介質(zhì)包括熱氧化第一層的邊角。
前述的制作的集成電路的制造方法，其中所述的移除操作包括移除與該第一層的邊角相鄰的該浮置閘的第一部分下方的部分該第一電介質(zhì)。
前述的制作的集成電路的制造方法，其中所述的第一層提供該浮置閘的該第一部分但不提供該浮置閘的第二部分，且該方法更包括第五步，移除與第一層的邊角以及與浮置閘的第一部分側(cè)壁相鄰的第一區(qū)域中的第二電介質(zhì)的第一部分；以及，第六步，在第一層上形成第二層，以提供浮置閘的第二部分，其中浮置閘的第二部分延伸至第一區(qū)域內(nèi)。
前述的制作的集成電路的制造方法，其中所述的移除操作包括圖案化該第一層、該第一電介質(zhì)和該半導(dǎo)體基底，以形成該溝渠；以及完成圖案化后，將該第一層的該邊角下的該第一電介質(zhì)對該第一層作選擇性蝕刻。
前述的制作的集成電路的制造方法，其中所述的圖案化過程使用到一個(gè)光罩。
前述的制作的集成電路的制造方法，其中所述的第五步操作完成后，第二電介質(zhì)系凸出于溝渠上；此方法更包括，完成第六步操作后，移除部分第二層，使第二層的頂面與第二電介質(zhì)的頂面在同一平面上。
本發(fā)明的目的及解決其技術(shù)問題還采用以下的技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種集成電路的制造方法，其包括以下步驟第一步，在半導(dǎo)體基底上形成第一電介質(zhì)，之后，第二步，在第一電介質(zhì)上形成第一層，第一層至少提供非揮發(fā)性記憶單元的導(dǎo)電浮置閘的第一部分。接著，第三步，移除部分第一層、第一電介質(zhì)和半導(dǎo)體基底，以在半導(dǎo)體基底中形成一個(gè)溝渠，溝渠具有一第一邊角，第一邊角也是記憶單元的主動(dòng)區(qū)域的邊角，之后，第四步，移除與第一層的邊角相鄰的浮置閘的第一部分下的部分第一電介質(zhì)。之后，第五步，在與浮置閘的第一部分相鄰的溝渠中或溝渠上方形成第二電介質(zhì)，其中形成第二電介質(zhì)包括熱氧化第一層的邊角。
在本發(fā)明的一些實(shí)施例中，在形成溝渠150之后及沉積電介質(zhì)210之前，橫向蝕刻穿隧電介質(zhì)120。蝕刻使電介質(zhì)120遠(yuǎn)離溝渠邊150E。當(dāng)該結(jié)構(gòu)后來被氧化時(shí)，邊角150E成為圓形。因此，邊角處的電場就會減小。另外，層130.1的底角會被氧化，在層130.1和溝渠邊角之間形成一個(gè)額外的氧化層厚度。這個(gè)額外的氧化層既減小了溝渠邊角150E處的電場，也增加了資料保存的時(shí)間。
在一些實(shí)施例中，電介質(zhì)120的橫向蝕刻在周圍區(qū)域中實(shí)施，以圓整周邊區(qū)域中溝渠的邊角，這樣就減少了溝渠轉(zhuǎn)角處的電場和漏電流。對于高電壓電晶體，這是非常希望出現(xiàn)的情況。在一些實(shí)施例中，電介質(zhì)120的橫向蝕刻在高電壓周邊區(qū)域中實(shí)施而不在低電壓周邊區(qū)域中實(shí)施。在其他實(shí)施例中，電介質(zhì)120既在高電壓周邊區(qū)域中蝕刻又在低電壓周邊區(qū)域中蝕刻。
本發(fā)明不僅限于上述特征。在一些實(shí)施例中，移除了溝渠邊上的電介質(zhì)120，而沒移除層130.1邊上的(這兩個(gè)邊不總是垂直對齊的)，或者移除了除層130.1邊上的電介質(zhì)120，而沒移除溝渠邊上的。本發(fā)明適用于許多種記憶結(jié)構(gòu)，如Tuan等人于2002年3月12日發(fā)表的美國專利第6355524號、Isobe于2002年7月9日發(fā)表的美國專利第6417047號、前述第6555427號美國專利及其它已知的或待發(fā)明的其他結(jié)構(gòu)。
經(jīng)由上述可知，本發(fā)明在半導(dǎo)體基底上形成第一電介質(zhì)和第一浮置閘層。蝕刻第一電介質(zhì)、第一浮置閘層和基底，以形成隔離溝渠。蝕刻第一電介質(zhì)，使第一電介質(zhì)遠(yuǎn)離溝渠邊角和/或第一浮置閘層的邊角。然后氧化溝渠邊角和/或第一浮置閘層的邊角。在溝渠中填充第二電介質(zhì)之后，此第二電介質(zhì)緊鄰著溝渠邊角和第一浮置閘層的邊角的部分被橫向蝕刻。形成第二浮置閘層，其延伸至第二電介質(zhì)蝕刻前所占的區(qū)域。
借由上述技術(shù)方案，本發(fā)明至少具有下列優(yōu)點(diǎn)本發(fā)明包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其可避免電介質(zhì)從橫向和縱向蝕刻使基底顯露出來而在浮置閘層和基底之間產(chǎn)生短路。
本發(fā)明包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法可避免浮置閘和基底之間的電場也會在邊角增大，而增加了浮置閘電晶體關(guān)閉狀態(tài)下的漏電流。
綜上所述，本發(fā)明特殊的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法，其具有上述諸多的優(yōu)點(diǎn)及實(shí)用價(jià)值，并在同類方法中未見有類似的設(shè)計(jì)公開發(fā)表或使用而確屬創(chuàng)新，其不論在方法上或功能上皆有較大的改進(jìn)，在技術(shù)上有較大的進(jìn)步，并產(chǎn)生了好用及實(shí)用的效果，且較現(xiàn)有的制作非揮發(fā)性記憶單元的集成電路的方法具有增進(jìn)的多項(xiàng)功效，從而更加適于實(shí)用，而具有產(chǎn)業(yè)的廣泛利用價(jià)值，誠為一新穎、進(jìn)步、實(shí)用的新設(shè)計(jì)。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，并可依照說明書的內(nèi)容予以實(shí)施，以下以本發(fā)明的較佳實(shí)施例并配合附圖詳細(xì)說明如后。


圖1至圖4是現(xiàn)有技術(shù)的記憶結(jié)構(gòu)制造過程中的橫截面圖。
圖5A是本發(fā)明一個(gè)實(shí)施例制作的記憶結(jié)構(gòu)的俯視圖。
圖5B、5C、6、7、8、9A、9B、10、11、12A、12B、13、14、15、16、17A是本發(fā)明一個(gè)實(shí)施例制作過程的記憶結(jié)構(gòu)的橫截面圖。
圖17B是本發(fā)明一個(gè)實(shí)施例制作的記憶結(jié)構(gòu)的俯視圖。
110基底 120穿隧電介質(zhì)130浮置閘 130.1、130.2第一導(dǎo)電層、多晶硅層130E邊角140遮罩層150隔離溝渠 150E溝渠邊角
210電介質(zhì) 210.1、210.2氧化層210H水平面 410閘間電介質(zhì)420控制閘層、字元線430主動(dòng)區(qū)域510位元線 520S源極區(qū)域、源極線520B汲極區(qū)域、位元線 524插塞530接觸開口534電介質(zhì)534.1間隙壁910高壓周邊區(qū)域920低壓周邊區(qū)域1110凹區(qū)1310二氧化硅 1320多晶硅1514層具體實(shí)施方式
以下結(jié)合附圖及較佳實(shí)施例，對依據(jù)本發(fā)明提出的包括一個(gè)或多個(gè)非揮發(fā)性記憶單元的集成電路的制作方法其具體制作方法、步驟、特征及其功效，詳細(xì)說明如后。
本發(fā)明的一個(gè)實(shí)施例以圖5A(俯視圖)、5B(圖5A中所標(biāo)的B-B縱截面)、5C(圖5A中所標(biāo)的C-C縱截面)中所示的或非(NOR)型快閃記憶體(快閃記憶體即為閃存，以下均稱為快閃記憶體)陣列(陣列即為數(shù)組，以下均稱為陣列)為例說明。字元線(控制閘線)420沿X方向(行方向)通過陣列。位元線510沿Y方向(列方向)穿過主動(dòng)區(qū)域430。每個(gè)記憶單元包括在浮置閘130不同側(cè)基底110上主動(dòng)區(qū)域430中形成的含N+的源/汲極區(qū)域520S和520B(圖5A、5C)。該單元還包括位在浮置閘下面并在Y方向上延伸介于源/汲極區(qū)域520S和520B間的P型通道。每個(gè)區(qū)域520S、520B由列中兩個(gè)相鄰單元共用(可能除了列的第一個(gè)和最后一個(gè)單元，或列中第一個(gè)或最后一個(gè)單元塊)。每列中的“位元線”區(qū)域520B藉由蝕刻在電介質(zhì)534中的接觸開口530所形成的插塞524(圖5C)連接到位元線510。每行中的“源極線”區(qū)域520S均作源極線520S的一部分，其形成于基底110的N+型區(qū)域并在X方向上通過陣列。每個(gè)隔離溝渠150沿列方向延伸并在兩個(gè)字元線420下，并在源極線520S終止。這是一種典型結(jié)構(gòu)但不僅限于此。
圖6至圖15表示出了記憶體的記憶陣列和周邊區(qū)域制造過程中的中間結(jié)構(gòu)的縱截面。陣列的截面沿線B-B剖切(圖5A)。本例中，基底110是單晶硅。記憶體在基底110的P型井內(nèi)部和上部制作。穿隧電介質(zhì)120(如二氧化硅)熱形成于基底上，厚度為7～10nm(7到10nm)。材料和尺寸均為典型示例但不僅限于此。若無其他說明，以下給出的尺寸可認(rèn)為適用于寬度為0.18μm的最小光刻線寬。(已經(jīng)過實(shí)驗(yàn)驗(yàn)證以及已找出合適尺寸，即不需要再陳述。并且，如本領(lǐng)域人員所知，對于特定的制造技術(shù)，尺寸可須進(jìn)行調(diào)整。)多晶硅130.1沉積在氧化物120上，典型厚度為500～900埃，并在沉積過程中或沉積后摻雜。接著，在多晶硅層130.1上沉積氮化硅140，其厚度例如為900～2000埃。在氮化硅140上沉積光阻層(圖中未示)并進(jìn)行圖案化，界定溝渠150。異向性地蝕刻氮化物140、多晶硅130.1、氧化物120和基底110，形成了溝渠。結(jié)果也限定了主動(dòng)區(qū)域430(基底不具有溝渠的區(qū)域)。如果愿意，在蝕刻氧化物120之前，可以橫向蝕刻氮化物140和/或多晶硅130.1，以減小浮置閘尺寸。
在一些實(shí)施例中，在周邊區(qū)域中也為周邊電路(也就是說位址和資料緩沖體、感應(yīng)放大體、位址解碼體、電壓產(chǎn)生器、時(shí)脈發(fā)生器，以及其他可能需要存取記憶體的電路)建立隔離溝渠。周邊溝渠可與陣列溝渠同時(shí)建立，或者也可以分開建立(以產(chǎn)生不同的溝渠深度)。因此，在一些實(shí)施例中，圖6既可以代表陣列，也可以代表周邊區(qū)域。
請參閱圖7所示，橫向蝕刻多晶硅130.1下方的穿隧氧化物120，使氧化物120遠(yuǎn)離溝渠邊角150E和多晶硅130.1的底角130E。在一些0.18μm線寬的實(shí)施例中，基底110頂部的溝渠寬度Wt為0.26μm，基底110頂部的主動(dòng)區(qū)域?qū)挾萕aa為0.22μm，氧化物120從溝渠邊角150E和多晶硅邊130E被拉回的距離為Dx＝100埃。溝渠深度Ht＝0.2μm(從基底110的頂面量起)。在一個(gè)0.12μm線寬的實(shí)施例中，Wt＝0.18μm，Waa＝0.14μm，Dx＝50埃，Ht＝0.16μm。蝕刻結(jié)束時(shí)，多晶硅130.1的水平底面凸出于氧化物120的邊角。多晶硅130.1水平底面的邊角130E位在溝渠邊角150E上方。這種幾何分布和尺寸是典型示例但不限于此。例如，在一些實(shí)施例中，多晶硅130.1凸出的底面并不是水平的。
該氧化蝕刻可以是濕(等向的)蝕刻并對應(yīng)于硅具選擇性，比如一個(gè)緩沖氧化蝕刻或HF(氫氟酸)蝕刻。
在一些實(shí)施例中，蝕刻時(shí)周邊區(qū)域是被覆蓋著的。另一些實(shí)施例中，蝕刻時(shí)周邊區(qū)域是露著的，所以圖7也代表周邊區(qū)域。在一些實(shí)施例中，除高壓區(qū)外的周邊區(qū)域是被覆蓋著的。高壓區(qū)是指電晶體產(chǎn)生用于程式化和抹除記憶體的超高壓區(qū)域。超高壓比用于讀取記憶體的電壓具有更高的電壓。
如果光阻層覆蓋任何一部分的晶片(晶片即為芯片，以下均稱為晶片)，則去除光阻層。氧化該結(jié)構(gòu)(參看圖8)，以在基底110和多晶硅130.1裸露的表面上形成二氧化硅層210.1。典型的氧化過程包括RTO(快速熱氧化)和爐管氧化。在一個(gè)實(shí)施例中，氧化在干燥空氣中900～1080℃的條件下進(jìn)行，以在基底210上形成100～150埃厚的二氧化硅210.1。多晶硅130.1上的氧化層會較厚，并取決于多晶硅的摻雜類型及摻雜濃度。在一些實(shí)施例中，多晶硅側(cè)壁上的氧化層厚度為200～300埃。氧化物圓整了溝渠邊角150E和多晶硅邊角130E。如果這些邊角是尖利的，它們變得圓滑起來。如果邊角已經(jīng)是圓滑的，它們會變得更加圓滑。溝渠邊角150E圓滑的輪廓將會減小邊角處的電場。
周邊區(qū)域也進(jìn)行氧化。
在該結(jié)構(gòu)上形成電介質(zhì)210.2以填充溝渠，并經(jīng)過化學(xué)機(jī)械研磨和/或回蝕刻顯露出氮化物140，以形成一個(gè)平坦的頂面。
選擇性地，可以用光阻層(圖中未示)覆蓋陣列，蝕刻周邊的氧化物210.2和210.1。參看圖9B，表示出了一個(gè)高壓周邊區(qū)域910和一個(gè)低壓周邊區(qū)域920。(在這個(gè)實(shí)施例中，圖7中的氧化物120在區(qū)域910和920中均進(jìn)行橫向蝕刻。)蝕刻氧化物210.2和210.1使圖案化周邊電晶體閘極變得更加容易。
去除了覆蓋陣列的光阻。請參閱圖10所示，去除陣列和周邊區(qū)域的氮化物140(例如藉由濕蝕刻)。隨后，在周邊區(qū)域覆蓋光阻層(圖中未示)，在陣列區(qū)域中去除與多晶硅130.1側(cè)壁相鄰的部分氧化層210.1和210.2，以在多晶硅側(cè)壁上形成了凹區(qū)1110，參看圖11。在凹區(qū)1110裸露出多晶硅130.1的側(cè)壁。此凹區(qū)可以藉由等向性濕蝕刻氧化物210.1和210.2形成，而不需要遮蓋陣列區(qū)域的任何部分。蝕刻的橫向分量導(dǎo)致氧化物210.2的側(cè)壁朝向遠(yuǎn)離相鄰的多晶硅130.1和主動(dòng)區(qū)域430的方向側(cè)蝕進(jìn)去。在一些實(shí)施例中，氧化物210.2的頂壁部分210T位于溝渠150的上方，而氧化物210.2的較低些的側(cè)壁仍與主動(dòng)區(qū)域交疊。在一個(gè)實(shí)施例中，等向性蝕刻使側(cè)壁橫向凹進(jìn)Ls，Ls在0.03～0.05μm范圍內(nèi)。如果蝕刻是等向的，每個(gè)凹區(qū)1110的深度Ds(從多晶硅130.1的頂面量起)就等于Ls。蝕刻也降低了氧化物210.2的頂面。如果需要，也可以使用異向蝕刻產(chǎn)生不等于Ls的Ds。
請參閱圖11所示，氧化蝕刻后氧化物210.2的頂面高于多晶硅130.1的頂面，但這并不是必然的。氧化物210.2的頂面可以與多晶硅130.1的頂面高度相同或低于多晶硅130.1的頂面。
周邊區(qū)域中去除了光阻層。多晶硅層130.2(圖12A為記憶陣列和圖12B為周邊區(qū)域)沉積在該結(jié)構(gòu)上，并在沉積過程中或之后摻雜與層130.1相同的導(dǎo)電型。層130.2也提供部分浮置閘。層130.2延至凹區(qū)1110(如圖11所示，藉由氧化蝕刻去除了該區(qū)域的氧化物210.1和210.2)并進(jìn)行填充。典型的多晶硅沉積過程是共形低壓化學(xué)氣相沉積法(LPCVD)。層130.2的厚度選擇(某些實(shí)施例中至少2000埃)，系為產(chǎn)生平坦的頂面。但平坦的頂面并不是必需的。
經(jīng)過對層130.2進(jìn)行化學(xué)機(jī)械研磨和/或蝕刻，去除氧化物210.2的頂部水平面210H上的多晶硅130.2，這樣就使相鄰列間每列中的浮置閘間隔開來。每個(gè)浮置閘會包括相互連接的層130.1和130.2的相鄰部分。在一些實(shí)施例中，如果蝕刻前多晶硅130.2的頂面不平，則藉由沉積具有平坦表面的附屬層(比如光阻層)使其平整，然后以同樣的蝕刻速度蝕刻附屬層和多晶硅。層130.2的頂面可高于、低于或齊于氧化物210.2的水平頂面210H。在一些實(shí)施例中，化學(xué)機(jī)械研磨之前，周邊區(qū)域覆蓋著光阻層，而僅在陣列區(qū)蝕刻多晶硅；然后去除光阻并進(jìn)行化學(xué)機(jī)械研磨。這種次序的目的是為了保證在周邊區(qū)域的多晶硅130.2不會在化學(xué)機(jī)械研磨過程中被磨光。在一些實(shí)施例中，多晶硅130.2在化學(xué)機(jī)械研磨過程從周邊區(qū)域去除。
凹區(qū)1110(圖12A)使得層130.2更往下接近溝渠邊角150E，不適宜地增加了溝渠邊的電場E。氧化物210.1(圖8)形成過程中得到的圓整的溝渠邊的輪廓減小了電場，抵消了這個(gè)缺陷。由于多晶硅130.1的底角130E的氧化，電場也減小了，因?yàn)槎嗑Ч璧难趸黾恿烁≈瞄l130和溝渠邊角之間的距離。由于橫向氧化蝕刻使更大面積的硅顯露出來，所以氧化物120(圖7)的橫向刻蝕促進(jìn)了邊角150E和130E的氧化。
可選擇進(jìn)行氧化物210.2(圖13)的蝕刻，將陣列區(qū)域中氧化物210的頂面降至低于多晶硅13O.2的頂面，以增加浮置閘130.1、130.2和控制閘420(圖5B)之間的電容耦合。參照并入?yún)⒖嫉腡uan等人于2002年3月12日發(fā)表的第6355524號美國專利。
記憶體制造可以使用傳統(tǒng)技術(shù)來完成。在一些實(shí)施例中，在該結(jié)構(gòu)上會形成絕緣層410(圖5B、5C)。層410，可以是二氧化硅、氮化硅、二氧化硅的三明治結(jié)構(gòu)(ONO)。且在ONO 410上會形成導(dǎo)電層420。層420可以是摻雜的多晶硅、多晶硅金屬(表面覆蓋著金屬硅化物的摻雜的多晶硅)，或者其他導(dǎo)電材料。可選擇性在層420上形成電介質(zhì)層(圖中未示)。然后在陣列上覆蓋光阻層(圖中未示)，并去除周邊區(qū)域的層420、410、130.2、130.1、120。并去除周邊區(qū)域覆蓋多晶硅130.1側(cè)壁的氧化物210.1(圖12B)。之后，去除光阻層，在基底110的周邊主動(dòng)區(qū)域上成長形成二氧化硅1310(圖14)。低壓區(qū)920中的氧化物1310可先被去除，然后在低壓區(qū)和高壓區(qū)重新形成，以在高壓區(qū)910產(chǎn)生較厚的氧化層而在低壓區(qū)920產(chǎn)生較薄的氧化層。多晶硅1320沉積并圖樣化以形成周邊電晶體閘極。陣列區(qū)域中去除了多晶硅1320。在基底110上形成一光阻層層(圖中未示)以界定字元線420(圖5A)。依照光阻層所界定的，蝕刻在陣列區(qū)層420、410、130.2、130.1、120，以形成字元線和浮置閘，并將硅基底120顯露于位元線區(qū)域520B和源極線區(qū)域520S。N型摻雜劑植入到這些區(qū)域。進(jìn)行了適當(dāng)?shù)膿诫s，以在周邊的PMOS(P型金屬氧化物半導(dǎo)體)和NMOS(N型金屬氧化物半導(dǎo)體)電晶體形成源區(qū)和汲極區(qū)1330(圖15)。圖15顯示了沿與圖14剖面垂直并穿越周邊主動(dòng)區(qū)域(可能是高壓區(qū)也可能是低壓區(qū))的平面剖切的縱截面。圖15所示例中，區(qū)域1330是LDD(輕摻雜汲極極)區(qū)，由傳統(tǒng)技術(shù)在閘1320的側(cè)壁上使用電介質(zhì)間隙壁534.1形成。電介質(zhì)534.1是電介質(zhì)534的一部分，在圖5C中沒有單獨(dú)顯示。非輕摻雜汲極極結(jié)構(gòu)也是可能的。使用適當(dāng)?shù)募夹g(shù)可以形成電介質(zhì)534，為陣列區(qū)和周邊區(qū)產(chǎn)生平坦的頂面。接觸開口530(圖5C)蝕刻到位元線區(qū)域520B。其他接觸開口(圖中未示)蝕刻到周邊電晶體區(qū)域。在接觸開口中形成了鎢插塞。沉積并圖樣化導(dǎo)電層510(比如多晶硅或金屬)，以形成位元線。
許多已知的或待發(fā)明的技術(shù)均可用來實(shí)施周邊處理過程。例如，周邊電晶體閘可由層420形成。也可參照前述并入本案參考的第6355524號美國專利和Chua-Shun Hsiao于2004年2月4日發(fā)表的第10/772520號美國專利申請案。
以上介紹的浮置閘制造技術(shù)可運(yùn)用于許多已知或待發(fā)明的記憶結(jié)構(gòu)中。典型的分裂邏輯閘(split gate)單元結(jié)構(gòu)由圖16、17A、17B示出。圖16、17A圖式說明了溝渠間(如圖5A所示的C-C橫截面)經(jīng)過控制閘420的記憶體的橫截面。圖16圖式說明了一個(gè)單元，層420在其中提供了一個(gè)控制閘和一個(gè)選擇閘。
圖17A繪示了一個(gè)單元，其中選擇閘由單獨(dú)的導(dǎo)電層1510產(chǎn)生。這種閘在前述第6355524號美國專利中有所介紹。記憶陣列的俯視圖如圖17B所示。圖17B中的線C-C表示圖17A中的橫剖切面。層1514是界定字元線之前沉積在控制閘層420上的。然后如上所述聯(lián)系圖5B圖案化層1514、420、410、130.2、130.2。然后電介質(zhì)1520在每“行”結(jié)構(gòu)的側(cè)壁上形成，該結(jié)構(gòu)由層1514、420、410、130.2、130.1在一個(gè)記憶體行中構(gòu)成。蝕刻去除裸露的氧化物120，并在裸露的基底區(qū)域?yàn)檫x擇電晶體形成閘電介質(zhì)1530。摻有雜質(zhì)的多晶硅1510完全沉積并異向蝕刻，以形成字元線。每個(gè)字元線可為一行提供選擇閘。
在一些實(shí)施例中，氧化物120的橫向蝕刻(圖7)是在蝕刻基底110形成溝渠之前進(jìn)行的。
在一些實(shí)施例中，在基底110的蝕刻結(jié)束時(shí)，多晶硅130.1的邊角130E并不是直接對準(zhǔn)溝渠邊角150E。例如，邊130E可位在遠(yuǎn)離溝渠的主動(dòng)區(qū)域上方。蝕刻氧化物120可以去除溝渠邊的氧化物，但氧化物蝕刻非必須蝕刻多晶硅130.1下面的氧化物。氧化蝕刻可以只是縱向蝕刻而不具有橫向分量?；蛘?，多晶硅邊角130E及下面的氧化物120會凸出于溝渠，氧化物120的后續(xù)蝕刻可能會去除多晶硅邊角130E處的氧化物，但溝渠邊角150E的氧化物會保留下來。
本發(fā)明不限于以上結(jié)構(gòu)和方法。每個(gè)隔離溝渠150都可以貫通整個(gè)陣列，而不必在源極線520S終止。源極線上下橫貫隔離溝渠，或者單獨(dú)的源極線區(qū)域520S可由溝渠分割開來，也可由基底120上形成的線連接起來。請參照美國專利申請第09/96984號，公開第2003-0068859A1號，其并入本案參考。本發(fā)明適用于NAND(與非)記憶體和其他已知或待發(fā)明的陣列結(jié)構(gòu)。本發(fā)明不限于任何材料或制作過程。例如，浮置閘層130.1和130.2可由不同材料制成。層130.2的上表面可齊于或低于層130.1的上表面。本發(fā)明不限于任何記憶體程式化或抹除機(jī)制。比如，圖5A～5C可由通道熱電子注入或從基底110到浮置閘130的Fowler-Nordheim電子穿隧作程式化，由從浮置閘到基底的Fowler-Nordheim穿隧作抹除。其他程式化和抹除機(jī)制也可以。圖17A、17B中的記憶體的典型程式化和抹除機(jī)制在前述第6355524號美國專利和第09/969841號美國專利申請案有所介紹。本發(fā)明包括快閃記憶體和非快閃記憶體。
以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動(dòng)或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種非揮發(fā)性記憶單元的集成電路的制作方法，每個(gè)記憶單元包括至少一個(gè)導(dǎo)電浮置閘，其特征在于其包括以下步驟第一步，在一半導(dǎo)體基底上形成一第一電介質(zhì)；第二步，在該第一電介質(zhì)上形成一第一層，該第一層提供每個(gè)該浮置閘的一第一部分；第三步，移除部分該第一層、該第一電介質(zhì)和該半導(dǎo)體基底，以在該半導(dǎo)體基底中形成一個(gè)或多個(gè)溝渠，該一個(gè)或多個(gè)溝渠用于在該集成電路的主動(dòng)區(qū)域間產(chǎn)生隔離，該一個(gè)或多個(gè)溝渠包括一個(gè)或多個(gè)第一邊角，每一該第一邊角都是該非揮發(fā)性記憶單元的主動(dòng)區(qū)域的一個(gè)邊角，其中當(dāng)?shù)谏鲜霾僮魍瓿蓵r(shí)，該第一電介質(zhì)與該一個(gè)或多個(gè)第一邊角間隔開；第四步，在與該浮置閘的該第一部分相鄰的該一個(gè)或多個(gè)溝渠中或該溝渠上方形成一第二電介質(zhì)，其中形成該第二電介質(zhì)的方法包括熱氧化該半導(dǎo)體基底；第五步，移除與該溝渠的該第一邊角和該浮置閘的該第一部分側(cè)壁相鄰的一第一區(qū)域中該第二電介質(zhì)的一第一部分；以及第六步，在上述第一層上形成一第二層，以提供該浮置閘的一第二部分，其中該浮置閘的該第二部分延伸至該第一區(qū)域內(nèi)。
2.根據(jù)權(quán)利要求1所述非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中所述的第三步操作完成時(shí)，該第一層具有與該溝渠的該第一邊角相鄰的一個(gè)或多個(gè)邊角，且該第一電介質(zhì)與該第一層的該些邊角間隔開。
3.根據(jù)權(quán)利要求2所述非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中所述的第三步包括以下操作步驟圖案化該第一層、該第一電介質(zhì)和該半導(dǎo)體基底，以形成該些溝渠；以及完成圖案化后，將該溝渠的該第一邊角的該第一電介質(zhì)對該半導(dǎo)體基底作選擇性蝕刻，以移除在該溝渠的該第一邊角上與該第一層的該邊角下方的部分該第一電介質(zhì)。
4.根據(jù)權(quán)利要求1所述非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中所述的第三步包括以下操作步驟圖案化該第一層、該第一電介質(zhì)和該半導(dǎo)體基底，以形成該些溝渠；以及完成圖案化后，將該溝渠的該第一邊角的該第一電介質(zhì)對該半導(dǎo)體基底作選擇性蝕刻，移除在該溝渠的該第一邊角的部分該第一電介質(zhì)。
5.根據(jù)權(quán)利要求4所述非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中所述的圖案化過程使用到一個(gè)光罩。
6.根據(jù)權(quán)利要求1所述非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中所述的第五步操作完成后，上述第二電介質(zhì)凸出于該溝渠之上；以及該方法更包括，完成第六步操作后，移除部分該第二層，使該第二層的頂面與該第二電介質(zhì)的頂面在同一平面上。
7.根據(jù)權(quán)利要求1所述非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中所述的第四步操作中的熱氧化圓整了該溝渠的該第一邊角并且/或者使該溝渠的該第一邊角更加圓滑。
8.根據(jù)權(quán)利要求1所述非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中所述的第四步操作中的熱氧化氧化了與該溝渠的該第一邊角相鄰的該第一層的一個(gè)或多個(gè)邊角。
9.根據(jù)權(quán)利要求1所述非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中至少一所述的溝渠提供該集成電路的一記憶周邊區(qū)域中所形成的一周邊電路的隔離，其中上述一個(gè)或多個(gè)溝渠包括一個(gè)或多個(gè)第二邊角，每個(gè)第二邊角均為該周邊電路之一主動(dòng)區(qū)域的邊角，并且在第三步操作結(jié)束時(shí)，該第一電介質(zhì)與該溝渠的該第二邊間隔開來。
10.根據(jù)權(quán)利要求9所述非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中所述的一個(gè)或多個(gè)溝渠包括一個(gè)或多個(gè)第三邊角，每個(gè)第三邊角均為該周邊電路主動(dòng)區(qū)域的邊角，并且在第三步操作結(jié)束時(shí)，該第一電介質(zhì)不會與該溝渠的第三邊角間隔開來。
11.根據(jù)權(quán)利要求10所述非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中所述的第二邊角包括高壓周邊晶體管的主動(dòng)區(qū)域的邊角，第三邊角包括低壓周邊晶體管的主動(dòng)區(qū)域的邊角。
12.根據(jù)權(quán)利要求9所述非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中所述的第三步操作包括圖案化該第一層、該第一電介質(zhì)和該半導(dǎo)體基底，以形成復(fù)數(shù)個(gè)溝渠；以及完成圖案化后，位在該些溝渠的該第一、第二邊角的該第一電介質(zhì)對應(yīng)該半導(dǎo)體基底作選擇性蝕刻，以移除該溝渠的該第一、第二邊角的部分該第一電介質(zhì)。
13.根據(jù)權(quán)利要求9所述非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中所述的第四步操作中的熱氧化圓整了該溝渠的該第二邊角并且/或者使該溝渠的該第二邊角更加圓滑。
14.根據(jù)權(quán)利要求9所述非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中所述的溝渠的該第二邊角是一個(gè)或多個(gè)周邊晶體管的一個(gè)或多個(gè)主動(dòng)區(qū)域的邊角。
15.根據(jù)權(quán)利要求14所述的非揮發(fā)性記憶單元的集成電路的制作方法，其特征在于其中所述的晶體管是用于產(chǎn)生一個(gè)或多個(gè)高壓以改變一個(gè)或多個(gè)記憶單元狀態(tài)的高壓晶體管。
16.一種集成電路的制造方法，其特征在于其包括以下步驟第一步，在一半導(dǎo)體基底上形成一第一電介質(zhì)；第二步，在該第一電介質(zhì)上形成一第一層，該第一層至少提供非揮發(fā)性記憶單元的一導(dǎo)電浮置閘的一第一部分；第三步，移除部分該第一層、該第一電介質(zhì)和該半導(dǎo)體基底，以在該半導(dǎo)體基底中形成一個(gè)溝渠，其中當(dāng)?shù)谌讲僮魍瓿蓵r(shí)，該第一電介質(zhì)與該溝渠的一第一邊角相鄰的該第一層的一邊角間隔開，該第一邊角也是該記憶單元的一主動(dòng)區(qū)域的一邊角；以及第四步，在與該浮置閘的第一部分相鄰的該溝渠中或該溝渠上方形成一第二電介質(zhì)，其中形成該第二電介質(zhì)包括熱氧化該第一層的邊角。
17.根據(jù)權(quán)利要求16所述的集成電路的制造方法，其特征在于其中所述的移除操作包括移除與該第一層的邊角相鄰的該浮置閘的第一部分下方的部分該第一電介質(zhì)。
18.根據(jù)權(quán)利要求16所述的集成電路的制造方法，其特征在于其中所述的第一層提供該浮置閘的該第一部分但不提供該浮置閘的第二部分，且該方法更包括以下步驟第五步，移除與該第一層的邊角以及與該浮置閘的該第一部分側(cè)壁相鄰的一第一區(qū)域中的該第二電介質(zhì)的一第一部分；以及第六步，在上述第一層上形成一第二層，以提供該浮置閘的一第二部分，其中該浮置閘的該第二部分延伸至該第一區(qū)域內(nèi)。
19.根據(jù)權(quán)利要求16所述的集成電路的制造方法，其特征在于其中所述的移除操作包括圖案化該第一層、該第一電介質(zhì)和該半導(dǎo)體基底，以形成該溝渠；以及完成圖案化后，將該第一層的該邊角下的該第一電介質(zhì)對該第一層作選擇性蝕刻。
20.根據(jù)權(quán)利要求19所述的集成電路的制造方法，其特征在于其中所述的圖案化過程使用到一個(gè)光罩。
21.根據(jù)權(quán)利要求18所述的集成電路的制造方法，其特征在于其中所述的第五步操作完成后，該第二電介質(zhì)系凸出于該溝渠上；該方法更包括，完成第六步操作后，移除部分該第二層，使該第二層的頂面與該第二電介質(zhì)的頂面在同一平面上。
22.一種集成電路的制造方法，其特征在于其包括以下步驟第一步，在一半導(dǎo)體基底上形成一第一電介質(zhì)；第二步，在該第一電介質(zhì)上形成一第一層，該第一層至少提供非揮發(fā)性記憶單元的一導(dǎo)電浮置閘的一第一部分；第三步，移除部分該第一層、該第一電介質(zhì)和該半導(dǎo)體基底，以在該半導(dǎo)體基底中形成一個(gè)溝渠，該溝渠具有一第一邊角，該第一邊角也是該記憶單元的一主動(dòng)區(qū)域的一邊角；第四步，移除與該第一層的邊角相鄰的該浮置閘的該第一部分下的部分該第一電介質(zhì)；以及第五步，在與該浮置閘的該第一部分相鄰的該溝渠中或該溝渠上方形成一第二電介質(zhì)，其中形成該第二電介質(zhì)包括熱氧化該第一層的邊角。
全文摘要
本發(fā)明是關(guān)于一種非揮發(fā)性記憶單元的集成電路的制作方法，特別是一種浮置閘層下方的電介質(zhì)層遠(yuǎn)離隔離溝渠的邊角及/或與浮置閘層的邊角的揮發(fā)性記憶體的制作方法，在半導(dǎo)體基底上形成設(shè)有第一電介質(zhì)和第一浮置閘層。蝕刻第一電介質(zhì)、第一浮置閘層和基底，以形成隔離溝渠。蝕刻第一電介質(zhì)，使第一電介質(zhì)遠(yuǎn)離溝渠邊角和/或第一浮置閘層的邊角。然后氧化溝渠邊角和/或第一浮置閘層的邊角。在溝渠中填充第二電介質(zhì)之后，此第二電介質(zhì)緊鄰著溝渠邊角和第一浮置閘層的邊角的部分被橫向蝕刻。形成第二浮置閘層，其延伸至第二電介質(zhì)蝕刻前所占的區(qū)域。
文檔編號H01L21/8247GK1716569SQ200410091078
公開日2006年1月4日 申請日期2004年11月16日 優(yōu)先權(quán)日2004年6月28日
發(fā)明者丁逸 申請人:茂德科技股份有限公司