專利名稱：半導體組件內層介電層與半導體組件及其制造方法
技術領域：
本發(fā)明有關于半導體組件，特別有關于一種具有多層金屬化結構的半導體組件。
背景技術：
隨著半導體組件電路密度增加及組件尺寸縮小，為有效地以內聯(lián)機連結半導體芯片上的半導體組件，必須增加圖案化金屬層的層數(shù)并縮小每層金屬線之間的間距。而不同層的金屬內聯(lián)機是以絕緣材料或薄層分開，其通稱為內層介電層(ILD)。這些具有蝕刻孔洞或溝槽的絕緣層利用導電材料填充以形成介層窗或插塞來連接金屬層與下一金屬層。一般該內層介電層(ILD)的絕緣材料常以二氧化硅形成，其介電常數(shù)(dielectirc constant，k)約為4.0-4.5，相較于真空的k值為1.0。
然而，當半導體組件尺寸變小以及封裝密度增加，金屬線間的間距亦隨之減少。然而，隨著上下層間與同層間金屬線的間距縮小，其電容隨之成反比增加。因此，希望降低導線間絕緣材料的介電常數(shù)值(k)，以減少電容電阻時間常數(shù)并增加電路的性能，例如頻率響應。電容電阻延遲時間(RC delaytime)長會對電路訊號傳遞時間造成不良的影響。
為使絕緣層具有3或更低的介電常數(shù)，因此常用低介電常數(shù)絕緣層為內層介電層。然而，低介電常數(shù)材料的機械應力及相關特征較差。通常，介電常數(shù)越低的材料，其機械應力越差。因此，引入低介電常數(shù)絕緣材料于多層金屬化整合方法中，將產生機械性弱且易受損的低介電常數(shù)(low-k)內聯(lián)機堆棧，因此降低半導體組件的可靠度而導致組件失效。

發(fā)明內容
有鑒于上述問題，本發(fā)明的目在于提供一種半導體組件內層介電層及半導體組件及其制造方法，其是提供一種新整合方法，將低介電常數(shù)材料引入多層金屬化結構中。單一內層介電層(ILD)包括三或多層的低介電常數(shù)材料，其中鄰接的每層具有不同特征。此單一內層介電層(ILD)可僅包含一種低介電常數(shù)材料，但其中藉由改變沉積參數(shù)以形成不同特性的三或多層的低介電常數(shù)材料。例如該內層介電層(ILD)中的各次層可具有不同的介電常數(shù)、密度，楊氏系數(shù)(Young’s modulus)，以及附著特征。
依據(jù)本發(fā)明的較佳實施例，一種制作半導體組件內層介電層的方法包括形成第一低介電常數(shù)材料次層于基底上，該第一低介電材料至少具有一第一材料特征，形成第二低介電常數(shù)材料層于該第一低介電常數(shù)材料次層上，該第二低介電常數(shù)材料層至少具有一第二材料特征，而該第二材料特征與該第一材料的特征不同。接著，形成第三低介電常數(shù)材料次層于該第二低介電常數(shù)材料次層上，該第三低介電常數(shù)材料層至少具有一第三材料特征，且該第三材料特征與該第二材料特征不同。
依據(jù)本發(fā)明的另一較佳實施例，一種制作半導體組件的方法，包括提供一基底，其上具有組件區(qū)，形成一第一蝕刻停止層于該基底上，以及形成一第一內層介電層于該第一蝕刻停止層上。形成至少一第一導電區(qū)域于第一內層介電層以及第一蝕刻停止層中，其中該第一導電區(qū)域電性連接基底上的至少一組件區(qū)域。上述的第一內層介電層包含形成第一低介電常數(shù)材料次層于第一蝕刻停止層上，以及形成第二低介電常數(shù)材料次層于第一低介電常數(shù)材料次層上，該第二低介電常數(shù)材料次層具有至少一種與第一低介電常數(shù)材料次層不同的材料特征。上述的內層介電層更包括形成第三低介電常數(shù)材料次層于該第二低介電常數(shù)材料次層上，該第三低介電常數(shù)材料次層具有至少一種與第二低介電常數(shù)材料層不同的材料特征。
依據(jù)本發(fā)明的另一較佳實施例，半導體組件的內層介電層包括第一低介電常數(shù)材料次層，該第一低介電材料具有至少一種第一材料特征，以及第二低介電常數(shù)材料次層形成于該第一低介電常數(shù)材料次層上，而該第二低介電常數(shù)材料次層具有至少一種第二材料特征，其中該第二材料特征與該第一材料特征不同。另外，該方法更包括形成第三低介電常數(shù)材料此層于該第二低介電常數(shù)材料次層上，而該第三低介電常數(shù)材料層具有至少一種第三材料特征，且該第三材料特征與該第二材料特征不同。
依據(jù)本發(fā)明的另一較佳實施例，半導體組件包括一基底，該基底上具有組件區(qū)。第一蝕刻停止層形成于該基底上，以及第一內層介電層覆蓋于該第一蝕刻停止層上。至少一第一導電區(qū)域形成于第一內層介電層以及第一蝕刻停止層中，其中該第一導電區(qū)域與基底上的至少一組件區(qū)域呈電性連接。第一內層介電層包含第一低介電常數(shù)材料次層覆蓋于第一蝕刻停止層上，以及第二低介電常數(shù)材料次層覆蓋于第一低介電常數(shù)材料次層上，該第二低介電常數(shù)材料次層具有至少一與第一低介電常數(shù)材料層不同的材料特征。接著，第三低介電常數(shù)材料次層覆蓋于該第二低介電常數(shù)材料次層上，而該第三低介電常數(shù)材料次層至少具有一種與第二低介電常數(shù)材料次層不同的材料特征。
本發(fā)明較佳實施例的優(yōu)點包括，提供一多層金屬化結構及其制造方法，其中該內層介電層包含低介電材料，并可提高機械強度。而應用此新式金屬化內層介電層的半導體組件可改善可靠度以及提升良率。


圖1是繪示出根據(jù)本發(fā)明的一實施例中，具有三層或以上次層內層介電層的剖面圖。
圖2是繪示出根據(jù)本發(fā)明的另一實施例中的一種內層介電層的剖面圖。
圖3是示出根據(jù)本發(fā)明的一較佳實施例中，具有多層內層介電層的半導體組件剖面圖。
圖4A-圖4C繪示出符合本發(fā)明的其它實施例的剖面圖。
符號說明102～蝕刻停止層；104～內層介電層；106、108、112～低介電常數(shù)材料層；114～蝕刻停止層；202～內層介電層；204、214～蝕刻停止層；206、208、212、216～低介電常數(shù)材料層；300～半導體組件；302a-302g～內層介電層；304a-304g～蝕刻停止層；306a-306g～第一低介電常數(shù)材料；308a-308g～第二低介電常數(shù)材料；312a-312g～第三低介電常數(shù)材料；314a、314b～蝕刻停止層；320～基底；322～組件區(qū)域；324～介電層；328～接觸窗；330～蝕刻停止層；332～第一金屬圖案；334a、334b～介電層；336a、336b～蝕刻停止層；338a、338b～介電層；340～蝕刻停止層；342～絕緣層；344～絕緣層；346a-346g～導線；348a-348f～介層窗；350a、350b～導線；404～蝕刻停止層；406～第一低介電常數(shù)材料層；408～第二低介電常數(shù)材料層；412～第三低介電常數(shù)材料層；446～介層窗；448～導線；504～蝕刻停止層；506～第一低介電常數(shù)材料層；508～第二低介電常數(shù)材料層；512a-512d～第三低介電常數(shù)材料層；546～介層窗；548～導線。
具體實施例方式
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下請參照圖1，其是顯示根據(jù)本發(fā)明的一較佳實施例以制造內層介電層102的剖面圖。該內層介電層102包括一蝕刻停止層(ESL)104，該蝕刻停止層104可包括碳化硅(SiC)、碳氧化硅(SiCO)、碳氮化硅(SiCN)、其組成物、或其它絕緣材料，并利用化學氣相沉積法化或電漿強化化學氣相沉積法沉積形成，其厚度可為200-1000。該蝕刻停止層104可于圖案化或蝕刻該內層介電層102時保護其下的絕緣層(未顯示于圖1，請參照圖3)，并可增進與后續(xù)形成的低介電常數(shù)材料次層106、108及112間的附著力。
依據(jù)本發(fā)明的一實施例，內層介電層102包括三層或以上的低介電常數(shù)材料次層106、108、及112。其中該內層介電層102包括，第一低介電常數(shù)材料次層106形成于蝕刻停止層104上，第二低介電常數(shù)材料次層108形成于第一介電層106上，且至少一第三低介電常數(shù)材料次層112形成于該第二低介電常數(shù)材料次層108上。該內層介電層102更可包括其它額外的低介電常數(shù)材料層(未顯示)。
接著形成一蝕刻停止層114于內層介電層102上。該蝕刻停止層114可于蝕刻制程時保護該內層介電層102以及增進后續(xù)沉積的內層介電層的附著力(未顯示，請參照圖3)。此外，該蝕刻停止層114可于圖案化該內層介電層102之前或之后沉積。
接著，形成接觸窗于蝕刻停止層114以及內層介電層102中，并填入導電材料(未顯示于圖1，請參照圖3)。填入接觸窗的導電插塞包括鎢、鋁、摻雜的多晶硅或其它適當?shù)膶щ姴牧稀６摬迦砂ǜ街鴮右约白枵蠈?，例如其各別為鈦及氮化鈦以改善組件特征?？衫脝位螂p鑲嵌制程形成溝槽及介層窗于內層介電層102，并成長或沉積一導體材料(例如銅)于該溝槽及介層窗中，以完成導線及/或信道。
每一低介電常數(shù)材料次層106、108以及112至少與相鄰材料層具有一不同的材料特征。例如，其可能具有不同的低介電常數(shù)(k)及/或密度，并且可能包括完全不同的低介電材料。在一實施例中，該最低的低介電常數(shù)材料次層106(該層鄰接于蝕刻停止層104的底部)具有較其它上層低介電常數(shù)材料次層108及112低的介電常數(shù)。例如，第一低介電常數(shù)材料次層106的介電常數(shù)約低于2.8，其范圍大體為2.2-2.5，而第二低介電材料108及第三低介電材料112約為2.8或更高，其范圍大體為2.8-3.3。而其它實施例中，第一低介電常數(shù)材料次層106的密度約為0.89-1.2，而第二低介電常數(shù)材料次層108以及第三低介電常數(shù)材料次層112的密度大體為1.2-1.8。
在其它實施例中，第一低介電常數(shù)材料次層106的楊氏系數(shù)(Young’smodulus)將比第二及第三低介電常數(shù)材料次層108及112小。例如，第一低介電常數(shù)材料次層106的楊氏系數(shù)(Young’s modulus)約為20Gpa，而第二及第三低介電常數(shù)材料次層108及112約為10Gpa或更小。而另一范例中，該第一低介電常數(shù)材料次層106的楊氏系數(shù)(Young’s modulus)約為10Gpa或更小，第二低介電常數(shù)材料次層108約為10-15Gpa，而第三低介電常數(shù)材料次層112約為5-10Gpa或更小。
在另一實施例中，該第一低介電常數(shù)材料次層106較第二及第三低介電常數(shù)材料次層108及112的附著力佳，此優(yōu)點是可改善第一低介電常數(shù)材料次層附著至蝕刻停止層104的能力。該第一低介電常數(shù)材料次層106的附著力約大于10J/m2，而第二及第三低介電常數(shù)材料次層108及112的附著力約小于10J/m2。
在一實施例中，該低介電常數(shù)材料次層106、108，及112較佳為相同材料所構成，其利用一或多個反應沉積室連續(xù)沉積以形成相同材料，其沉積條件系可改變或調整的。該沉積條件的改變可產生不同材料特征的低介電常數(shù)材料次層106、108及112，例如改變的參數(shù)包括氣體流速、電源功率標準或氣體種類。此外，其它可改變或調整的沉積制程參數(shù)包括溫度及壓力。在另一實施例中，每一低介電常數(shù)材料層106、108、及112皆為不同種類的低阻值材料。
該低阻值材料層106、108及112以低介電常數(shù)材料較佳例如甲基摻雜氧化層(MSQ)，甲基摻雜氧化層衍生物，氫摻雜氧化層(HSQ)，氫摻雜氧化層衍生物，氧化物及甲基摻雜氧化層混成物，孔洞聚合物(porogen)/甲基摻雜氧化層混成物，氧化物及氫摻雜氧化層混成物，孔洞聚合物(porogen)/氫摻雜氧化層混成物，或其之組合物。此外，該低阻值材料次層106、108及112可為其它低介電材料，例如奈米孔洞的二氧化硅(nanoporous silica)、xerogel、聚四氟乙烯(PTFE，Polytetrafluoroethylene)、或低介電材料例如由Dow Chemical of Midland，Michigan提供的SiLK、以及由Allied Signalof Morristown，New Jersey提供的Flare、以及由加州圣克拉拉的應用材料公司生產的Black Diamond，而其它低阻值材料亦可被使用。接著，以化學氣相沉積法(CVD)或旋涂式涂布技術沉積該些次層106、108及112，而其它涂布方式亦可被使用。該內層介電層102的沉積厚度以2000-9000較佳，而此該內層介電層的厚度亦可為其它范圍。熟悉此技藝人士皆了解該較佳厚度范圍是一設計上的選擇性，其通常隨組件電路大小的縮小及制程控制充分改善而減小。
在本發(fā)明的較佳實施例中，以低介電質甲基摻雜氧化層(MSQ)為第一、第二、及第三低介電常數(shù)材料次層106、108、112為例。一基底(未顯示于圖1；請參考圖3)放置于沉積反應沉積室中。沉積的化學物質在第一溫度及第一氣體流速下引入反應沉積室中一段時間以形成第一低介電常數(shù)材料層106，其介電常數(shù)約2.5，而密度為0.9。接著將氣體流速轉變?yōu)榈诙怏w流速以形成第二低介電常數(shù)材料層108，其介電常數(shù)約3.0，密度為1.5。然后再將氣體流速轉變?yōu)榈谌龤怏w流速以形成第三低介電常數(shù)材料層112，其介電常數(shù)約3.3，密度為1.7。此外，為達成各層106、108、112的不同材料特征，亦可調整其沉積制程參數(shù)，例如功率大小、導入該沉積反應沉積室的氣體種類、溫度，及/或壓力，或上述參數(shù)的組合。
圖2顯示符合本發(fā)明較佳實施例的另一內層介電層202的剖面圖。該內層介電層202包括一蝕刻停止層204，其可為碳化硅(SiC)、碳氧化硅(SiCO)、碳氮化硅(SiCN)及其組合物，或其它絕緣材料，并利用化學氣相沉積法(CVD)或電漿化學氣相沉積法(PECVD)沉積，該沉積厚度約200-1000。其中低介電常數(shù)材料次層206、208、212及216依編號先后沉積。首先沉積低介電常數(shù)材料層206，并于圖2中標示為1，而該第一低介電常數(shù)材料層206形成于蝕刻停止層204上。接著，修正或調整一或多個沉積制程參數(shù)以于第一低介電常數(shù)材料次層206上及鄰接處形成第二低介電常數(shù)材料層208(層數(shù)2)。第二低介電常數(shù)材料層208較實施例的第一低介電常數(shù)材料層206具有一或多種不同材料參數(shù)的相同材料，該參數(shù)例如密度、介電常數(shù)、附著力及楊氏系數(shù)(Young’s modulus)?；蛘撸摰诙徒殡姵?shù)材料層208可包含與第一低介電常數(shù)材料層206不同的材料。
再修正或調整一或多個沉積制程參數(shù)以于該第二低介電常數(shù)材料層208上及鄰接處形成第三低介電常數(shù)材料層212(層數(shù)(n-1))。第三低介電常數(shù)材料層212較實施例中的第二低介電常數(shù)材料層208具有一或多種不同材料參數(shù)的相同材料，該參數(shù)例如密度、介電常數(shù)、附著力及楊氏系數(shù)(Young’smodulus)?；蛘?，該第三低介電常數(shù)材料層212可包括與第二低介電常數(shù)材料層208不同的材料。
接著，再修正或調整一或多個沉積制程參數(shù)以于該第三低介電常數(shù)材料層212上及鄰接處形成第四低介電常數(shù)材料層216(層數(shù)n)。該第四低介電常數(shù)材料層216較實施例中的第三低介電常數(shù)材料層212具有一或多種不同材料參數(shù)的相同材料，該參數(shù)例如密度、介電常數(shù)、附著力及楊氏系數(shù)(Young’smodulus)。又或者，第三低介電常數(shù)材料次層216可包含與第四低介電常數(shù)材料次層21不同的材料。
其中該內層介電層202的總層數(shù)較佳者為三或更多層者，例如于實施例中可包括五或更多層。接著，于圖案化該內層介電層202之前或后，可沉積一蝕刻停止層214于最上層的低介電材料層216上。
圖3是圖解說明一具有許多內層介電層302(如第302a至第302g圖所示)的半導體組件300的剖面圖，在此參考圖1描述的內層介電層102及圖2的內層介電層202以說明符合本發(fā)明較佳實施例的制作。圖3是說明實施本發(fā)明的部分集成電路。特別是，組件300包括一基底320，該基底可為單一半導體晶片，例如為單晶硅晶片。此外，該基底300可包括一形成于埋藏氧化物層上的硅薄層，例如一絕緣層上有硅(silicon-on insulator，SOI)的基底，或其它半導體材料。一組件區(qū)域322形成于基底300上。而組件區(qū)域322包括彼此隔離的第一及第二晶體管，如圖所示，而組件區(qū)域322亦可包括其它組件或電路。在該基底可有許多組件區(qū)域322形成于其上(未顯示)。由于組件區(qū)域322形成的說明在對于本發(fā)明的了解上并非必需，因此在此予以省略之。
如圖所示，該半導體組件300包括形成十層或更多層堆棧的金屬聯(lián)機層于組件區(qū)域322上。金屬聯(lián)機層連接該組件區(qū)域與該集成電路上的其它晶體管或組件，包括接地節(jié)點及電壓節(jié)點。該金屬層亦連接集成電路中不同組件區(qū)域322的集成電路系統(tǒng)、訊號以及集成電路組件的表面電壓。
形成一介電層324于組件區(qū)域322上以作為電性絕緣，而該組件區(qū)域形成于基底320中或上并接著產生其它層，如金屬層332。該組件區(qū)域322藉由穿過一蝕刻停止層328及介電層324的接觸窗326以電性連接該組件區(qū)域322。在圖解的實施例中，為清楚表示，因此僅顯示一連接至組件區(qū)域的晶體管摻雜區(qū)域的接觸窗。本發(fā)明的該項技術可應用于形成多個接觸窗于組件區(qū)域322上，其包括連接至其它摻雜區(qū)及組件區(qū)322的柵極，本發(fā)明為清楚說明因此將其由圖中省略。接著形成第一金屬圖案332于該組件區(qū)域322上并藉由接觸窗326電性耦合該組件區(qū)域322，其中該第一金屬圖案332利用介電層330、蝕刻停止層328以及介電層324電性絕緣其它導電組件。該介電層330及324可包括二氧化硅、無摻雜的硅玻璃(USG)或低介電材料。
一蝕刻停止層304a沉積于該介電層330上，請參考圖1的蝕刻停止層104及圖2的蝕刻停止層204所述。如圖所示，三或多層低介電常數(shù)材料層306a、308a及312a依序形成于蝕刻停止層上304a，其說明可參考圖1的低介電常數(shù)材料層106、108、及112以及圖2的低介電常數(shù)材料層206、208、及212。鄰接的低介電常數(shù)材料層306a、308a以含有一不同的材料特征者較佳。相似地，該鄰接的低介電常數(shù)材料層308a、312a以含有至少一不同的材料特征者較佳。在一實施例中，該介電層306a、308a及312a以一或多個沉積反應沉積室連續(xù)沉積相同材料者較佳。
該低介電常數(shù)材料層306a、308a及312a利用具有所需金屬層及介層窗圖案的微影技術圖案化。例如，在雙鑲嵌制程中先圖案化形成介層窗346a，再圖案化形成導線348a。或者，導線348a可于介層窗圖案化前先圖案化。該多個低介電常數(shù)材料次層306a、308a及312a可視為一單層以圖案化。一導電材料例如銅沉積于圖案化的低介電常數(shù)材料層306a、308a及312a中，該多余的導電材料則利用化學機械研磨法由上層的低介電常數(shù)材料層312a表面上移除，如圖所示形成導線348a及介層窗346a以電性連接該導線332。導線348a及介層窗346a組成半導體組件300的單層金屬化層。在填充導電材料前，可先形成阻障內櫬層(barrier liner)以及晶種層(未顯示)沉積于圖案化低介電常數(shù)材料層306a、308a及312a上。
重復上述制程以形成多個其它金屬化層，其說明請對照相關的內層介電層302b、302c、302d、302e、302f及302g及蝕刻停止層304c、304d、304e、304f及304g。雖圖3中僅顯示七層內層介電層，但在此亦可為更多或更少層，且該內層介電層系由三或多層的低介電常數(shù)材料層306a、308a及312a(如圖3所示的306a-306g、308a-308g及312a-312g)形成于半導體組件300上。
在圖案化低介電常數(shù)材料層312a、308a及306a之前或后，沉積該蝕刻停止層304于該低介電常數(shù)材料層312a的表面上。若蝕刻停止層304b于圖案化低介電常數(shù)材料層312a、308a及306a前沉積于該低介電常數(shù)材料層312的表面上則先圖案化蝕刻停止層304b，以形成介層窗346a-346g各別電性連接至332及348a-348g。該蝕刻停止層304b可于化學機械研磨以移除多余的導電材料時保護低介電常數(shù)材料層312a的表面。
接著繼續(xù)完成該半導體組件300制程。沉積一蝕刻停止層314a于該內層介電層312g上，接著沉積一介電層334a于該蝕刻停止層314a上。圖案化一介層窗于該介電層334a中以連接導線348g，并沉積一導電材料以填充該介層窗圖案。沉積另一蝕刻停止層336a于該介電層334a上，再另外沉積一介電層338a于該蝕刻停止層336a上。藉由圖案化該蝕刻停止層336a及介電層338a并沉積導電材料于其中以形成一導線350a。以相同方式沉積其它介電層334b及338b及蝕刻停止層314b及336b并利用單鑲嵌制程圖案化及填入以形成介層窗及導線350b。沉積其它蝕刻停止層340及絕緣層342及344于介電層338b及導線350b上，如圖所示。
實施例中的介電層334a、338a、334b及338b(其為頂部數(shù)層介電層用以個別形成金屬圖案350a及350b)以具有介電常數(shù)約3.0-4.2的材料較佳。例如，旋涂一無摻雜硅玻璃(USG)于該基底表面上并圖案化之。在其它實施例中，亦可使用氟硅玻璃(FSG)或其它具有適當?shù)徒殡姵?shù)特征的常用材料。雖然厚度會依據(jù)設計選擇與制程控制而有所改變，但該頂層沉積的厚度范圍一般以6000-15000較佳。
圖4A-圖4C顯示本發(fā)明的另一較佳實施例剖面圖。其中，如圖3及圖4A所示，介層窗346a形成于第一低介電常數(shù)材料層306a及蝕刻停止層304a中，而導線348a則形成于第二低介電常數(shù)材料層308a及該蝕刻停止層312a中。在另一實施例中，如圖4B所示，其中該介層窗446形成于蝕刻停止層404、第一低介電常數(shù)材料層406、及一第二低介電常數(shù)材料層408中，而導線448則形成于第三低介電常數(shù)材料層412中。在另一實施例中，如圖4C所示，其中該介層窗546形成于蝕刻停止層504、第一低介電常數(shù)材料次層506、第二低介電常數(shù)材料次層508、第三低介電常數(shù)材料次層512a中及第四低介電常數(shù)材料次層512b中，而導線548則形成于第五低介電常數(shù)材料層512c及第六低介電常數(shù)材料層512d中。相同的，根據(jù)本發(fā)明的實施例，介層窗及導線會形成于一或多層低介電常數(shù)材料次層中。
本發(fā)明實施例的優(yōu)點包括提供一新的半導體組件多層內聯(lián)機，其提供了具有良好材料特性的低介電常數(shù)內層介電層以減少多層金屬結構中的電阻電容延遲時間。由本發(fā)明的制造方法所產生的較堅固多層內聯(lián)機層可增進結構強度，以使本發(fā)明實施例的產率增加并改善可靠度。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習此技藝者，在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視所附的權利要求范圍所界定者為準。
權利要求
1.一種制造半導體組件的方法，包括提供一基底，該基底上具有一組件區(qū)域；形成一第一蝕刻停止層于該基底上；形成一第一內層介電層于該第一蝕刻停止層上；以及再該第一內層介電層與該第一蝕刻停止層中形成至少一第一導電區(qū)域以電性連接該基底上的該組件區(qū)域，其中，形成該第一內層介電層包括形成一第一低介電常數(shù)材料層于該第一蝕刻停止層上；形成一第二低介電常數(shù)材料層于該第一低介電常數(shù)材料層上，該第二低介電常數(shù)材料層具有至少一與該第一低介電常數(shù)材料層不同的材料特征；以及形成一第三低介電常數(shù)材料層于該第二低介電常數(shù)材料層上，該第三低介電常數(shù)材料層具有至少一與該第二低介電常數(shù)材料層不同的材料特征。
2.根據(jù)權利要求1所述的制造半導體組件的方法，其中該內層介電層包括由甲基摻雜氧化層，甲基摻雜氧化層衍生物，氫摻雜氧化層，氫摻雜氧化層衍生物，氧化物及甲基摻雜氧化層混成物，孔洞聚合物/甲基摻雜氧化層混成物，氧化物及氫摻雜氧化層混成物，孔洞聚合物/氫摻雜氧化層混成物，或上述的組合物形成的該第一、第二、第三低介電常數(shù)材料層。
3.根據(jù)權利要求1所述的制造半導體組件的方法，其中形成該內層介電層包括在一或多個沉積反應沉積室中連續(xù)沉積一相同材料以形成該第一、第二、第三低介電常數(shù)材料層。
4.根據(jù)權利要求1所述的方法，其中形成該內層介電層的沉積條件包括氣體流速、能量、或氣體種類。
5.根據(jù)權利要求1所述的制造半導體組件的方法，其中該第一、第二、第三材料特征包括密度、介電常數(shù)、附著力或楊氏系數(shù)。
6.根據(jù)權利要求1所述的制造半導體組件的方法，更包括形成至少一第四低介電常數(shù)材料層于該第三低介電常數(shù)材料層上，該第四低介電常數(shù)材料層具有至少一不同于該第三低介電常數(shù)材料層的材料特征。
7.根據(jù)權利要求1所述的制造半導體組件的方法，更包括形成一第二蝕刻停止層于該第一內層介電層上；形成一第二內層介電層于該第二蝕刻停止層上；以及形成至少一第二導電區(qū)域于該第二內層介電層及該第二蝕刻停止層中，其中該第二導電區(qū)域電性連接該第一導電區(qū)域，且其中該第二內層介電層包括形成一第四低介電常數(shù)材料層于該第三蝕刻停止層上；形成一第五低介電常數(shù)材料層于該第四低介電常數(shù)材料層上，該第五低介電常數(shù)材料層具有至少一與該第四低介電常數(shù)材料層不同的材料特征；以及形成一第六低介電常數(shù)材料層于該第五低介電常數(shù)材料層上，該第六低介電常數(shù)材料層具有至少一與該第五低介電常數(shù)材料層不同的材料特征。
8.一半導體組件的內層介電層，包括一第一低介電常數(shù)材料層，其具有至少一第一材料特征；一第二低介電常數(shù)材料層，其沉積于該第一低介電常數(shù)材料層上，該第二低介電常數(shù)材料層具有至少一第二材料特征，其中至少一該第二材料特征與該第一材料特征不同；以及一第三低介電常數(shù)材料層，其沉積于該第二低介電常數(shù)材料層上，該第三低介電常數(shù)材料層具有至少一第三材料特征，其中至少一該第三材料特征與該第二材料特征不同。
9.根據(jù)權利要求8所述的內層介電層，其中該第一、第二、第三低介電常數(shù)材料層包括由甲基摻雜氧化層，甲基摻雜氧化層衍生物，氫摻雜氧化層，氫摻雜氧化層衍生物，氧化物及甲基摻雜氧化層混成物，孔洞聚合物/甲基摻雜氧化層混成物，氧化物及氫摻雜氧化層混成物，孔洞聚合物/氫摻雜氧化層混成物，或上述的組合物。
10.根據(jù)權利要求8所述的內層介電層，其中該第一、第二、第三低介電常數(shù)材料層為相同材料，在一或多個沉積反應沉積室連續(xù)沉積形成。
11.根據(jù)權利要求8所述的內層介電層，其中該第一、第二、第三材料特征包括密度、介電常數(shù)、附著力、或楊氏系數(shù)。
12.根據(jù)權利要求8所述的內層介電層，更包括形成至少一第四低介電常數(shù)材料層于該第三低介電常數(shù)材料層上，該第四低介電常數(shù)材料層具有至少一第四材料特征，其中至少一該第四材料特征與該至少一第三材料特征不同。
13.一半導體組件，包括一基底，該基底具有組件區(qū)域形成于其上；一第一蝕刻停止層形成于該基底上；一第一內層介電層形成于該第一蝕刻停止層上；至少一第一導電區(qū)形成于該第一內層介電層以及該第一蝕刻停止層中，其中至少一第一導電區(qū)域電性連接該基底的至少一組件區(qū)域，且其中該第一內層介電層包括一第一低介電常數(shù)材料層形成于該第一蝕刻停止層上；一第二低介電常數(shù)材料層形成于該第一低介電常數(shù)材料層上，該第二低介電常數(shù)材料層具有至少一與該第一低介電常數(shù)材料層不同的材料特征；以及一第三低介電常數(shù)材料層形成于該第二低介電常數(shù)材料層上，該第三低介電常數(shù)材料層具有至少一與該第二低介電常數(shù)材料層不同的材料特征。
14.根據(jù)權利要求13所述的半導體組件，其中該第一、第二、第三低介電常數(shù)材料層包括由甲基摻雜氧化層，甲基摻雜氧化層衍生物，氫摻雜氧化層，氫摻雜氧化層衍生物，氧化物及甲基摻雜氧化層混成物，孔洞聚合物/甲基摻雜氧化層混成物，氧化物及氫摻雜氧化層混成物，孔洞聚合物/氫摻雜氧化層混成物，或上述的組合物。
15.根據(jù)權利要求13所述的半導體組件，其中該第一、第二、第三低介電常數(shù)材料層為相同材料，在一或多個反應沉積室連續(xù)沉積形成。
16.根據(jù)權利要求13所述的半導體組件，更包括至少一第四低介電常數(shù)材料層形成于該第三低介電常數(shù)材料層上，該第四低介電常數(shù)材料層具有至少一與該第三低介電常數(shù)材料層不同的材料特征。
17.根據(jù)權利要求13所述的半導體組件，更包括一第二蝕刻停止層形成于該第一內層介電層上；一第二內層介電層形成于該第二蝕刻停止層上；以及至少一第二導電區(qū)域形成于該第二內層介電層及第二蝕刻停止層中，其中該第二導電區(qū)域電性連接該第一導電區(qū)域，且其中該第二內層介電層包括一第四低介電常數(shù)材料層形成于該第三蝕刻停止層上；一第五低介電常數(shù)材料層形成于該第四低介電常數(shù)材料層上，該第五低介電常數(shù)材料層具有至少一與第四低介電常數(shù)材料層不同的材料特征；以及一第六低介電常數(shù)材料層形成于該第五低介電常數(shù)材料層上，該第六低介電常數(shù)材料層具有至少一與該第五低介電常數(shù)材料層不同的材料特征。
18.根據(jù)權利要求13所述的半導體組件，其中該第一低介電常數(shù)材料層具有一第一楊氏系數(shù)，其中該第一楊氏系數(shù)大于該第二低介電常數(shù)材料層的第二楊氏系數(shù)及該第三低介電常數(shù)材料層的第三楊氏系數(shù)。
19.根據(jù)權利要求13所述的半導體組件，其中該第一低介電常數(shù)材料層具有一第一介電常數(shù)，其中該第一介電常數(shù)大于該第二低介電常數(shù)材料層的第二介電常數(shù)及該第三低介電常數(shù)材料層的第三介電常數(shù)。
20.根據(jù)權利要求13所述的半導體組件，其中該第一低介電常數(shù)材料層的附著力較該第二低介電常數(shù)材料層及該第三低介電常數(shù)材料層的附著力大。
全文摘要
本發(fā)明是提供多層內聯(lián)機內層介電層的結構與制造方法，以及包括內層介電層的半導體組件。該內層介電層包括第一低介電常數(shù)材料層及形成于該第一低介電常數(shù)材料上的第二低介電常數(shù)材料。該第二低介電常數(shù)材料層至少較第一低介電常數(shù)材料層具有一不同的材料特征。而第三低介電常數(shù)材料層又至少較第二低介電常數(shù)材料層具有一不同的材料特征。其中，第一、第二以及第三低介電常數(shù)材料層較佳為相同材料所構成，并利用連續(xù)在一或數(shù)個具有不同沉積條件的沉積室中沉積，其中可調整或改變的沉積條件包括氣體流速、電源功率或氣體種類。
文檔編號H01L23/532GK1627498SQ200410090379
公開日2005年6月15日 申請日期2004年11月12日 優(yōu)先權日2003年11月12日
發(fā)明者黃泰鈞, 姚志翔, 林義雄, 包天一, 陳筆聰, 盧永誠 申請人:臺灣積體電路制造股份有限公司