專利名稱：具有保護(hù)電路的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有保護(hù)電路的半導(dǎo)體器件。詳細(xì)而言，本發(fā)明涉及具有保護(hù)半導(dǎo)體集成電路免受靜電放電(ESDElectrostatic Discharge)擊穿用的AC觸發(fā)截斷型閘流管的集成電路。
背景技術(shù)：
集成電路器件通常設(shè)置保護(hù)半導(dǎo)體集成電路免受靜電放電擊穿用的靜電放電保護(hù)電路(下文簡記為ESD保護(hù)電路)(例如，參考Christain C.Russ等著“GGSCRsGGNMOS Triggered Silicon Controlled Rectifier for ESDProtection in Deep Sub-Micron CMOS Processes(GGSCR用于深亞微米CMOS工序的GGNMOS觸發(fā)晶閘管整流器)”，ELECTRICAL/ELECTROSTATIC DISCHARGESYMPOSIUM PROCEEDINGS 2001(23th))。
圖9示出已有的設(shè)置ESD保護(hù)電路的集成電路的基本組成。如圖9所示，在電源端子(電源PAD電源焊盤)11與接地端子(GND-PAD接地焊盤)12之間連接成為保護(hù)對象的半導(dǎo)體集成電路(被保護(hù)元件)20.。所述電源焊盤11與所述接地焊盤12之間分別連接與半導(dǎo)體集成電路20并聯(lián)的ESD保護(hù)電路30和保護(hù)二極管40。又在所述半導(dǎo)體集成電路20與所述ESD保護(hù)電路30之間插入電源布線電阻R1和接地布線電阻R2。
以所述接地焊盤12為基準(zhǔn)，由所述ESD保護(hù)電路3使所述ESD保護(hù)電路30與接地焊盤12之間供給的正ESD浪涌電流放電。由所述保護(hù)二極管40使負(fù)ESD浪涌電流放電。
圖10示出所述已有的ESD保護(hù)電路的組成例。這里，作為一個例子，以AC觸發(fā)截止型閘流管為例進(jìn)行說明。此情況下，構(gòu)成ESD保護(hù)電路30，使其具有CR積分電路31、觸發(fā)電路32和閘流管33。
所述積分電路31中，電阻元件(R)31a是例如在P型半導(dǎo)體襯底(33-1)上形成的具有1MΩ電阻值的N阱電阻。電容元件(C)31b是例如具有6pF的電容量的MOS(Metal Oxide Semiconductor金屬氧化物)電容器。由這兩個元件31a、31b組成的所述CR積分電路31的一端(例如所述電阻元件31a的一端)連接在所述電源焊盤11上。所述電阻元件的另一端連接所述電容元件31b的一端(一個電極)。所述CR積分電路31的另一端(例如所述電容元件31b的一端(一個電極))連接所述接地焊盤12。又，作為所述電阻元件31a與所述電容元件31b的連接點(diǎn)的所述CR積分電路31的輸出端(中間端子)連接所述觸發(fā)電路32的輸入端。
所述觸發(fā)電路32例如利用由P溝道MOS(PMOS)晶體管32a和N溝道MOS(NMOS)組成的CMOS(Complementary MOS互補(bǔ)MOS)型結(jié)構(gòu)的反相電路構(gòu)成。所述PMOS晶體管32a的源極連接所述電源焊盤11。所述NMOS晶體管32b的源極連接所述接地焊盤12。所述PMOS晶體管32a和所述NMOS晶體管32b的各柵極(輸入端)連接所述CR積分電路31的輸出端。又，共同連接所述PMOS晶體管32a和所述NMOS晶體管32b的各漏極的所述的所述觸發(fā)電路32的輸出端連接所述閘流管33。
例如使所述PMOS晶體管32a的柵極寬度(W)為20μm，柵極長度(L)為0.2μm，柵極氧化膜厚度(Tox)為3nm，門限值電壓(Vth)為-0.4V。另一方面，例如使所述NMOS晶體管32b的柵極寬度(W)為20μm，柵極長度(L)為0.2μm，柵極氧化膜厚度(Tox)為3nm，門限值電壓(Vth)為0.4V。
所述閘流管33例如由PNP晶體管33a、NPN晶體管33b和電阻元件33c構(gòu)成。所述閘流管33中，將所述觸發(fā)電路32的輸出端連接在所述PNP晶體管33a的集電極、所述NPN晶體管33b的基極和所述電阻元件33c的一端上。將所述PNP晶體管33a的發(fā)射極連接所述電源焊盤11，基極連接所述NPN晶體管33b的集電極。所述NPN晶體管33b的發(fā)射極和所述電阻元件33c的另一端分別連接所述接地焊盤12。
圖11示出所述閘流管33的實際元件結(jié)構(gòu)。例如，在P型半導(dǎo)體襯底33-1的表面形成使峰值濃度為3.5×1017cm-3且結(jié)深度(Xj)為1.5μm的N阱區(qū)33-2。又，形成使峰值濃度為6.0×1017cm-3且雜質(zhì)濃度與所述P型半導(dǎo)體襯底33-1相同的深度(Xj＝1.5μm)的P阱區(qū)33-3，與所述N阱區(qū)33-2相鄰。在所述P型半導(dǎo)體襯底33-1的表面有選擇地形成STI(Shallow Trench Isolation淺溝道絕緣)結(jié)構(gòu)的多個元件隔離用的絕緣區(qū)33-4。
在去除所述絕緣區(qū)33-4的形成位置以外的所述N阱區(qū)33-2的表面，例如形成使峰值濃度為1×1020cm-3且結(jié)深度(Xj)為0.18μm的P+層33-5。又，在去除所述絕緣區(qū)33-4的形成位置以外的所述P阱區(qū)33-3的表面，例如形成使峰值濃度為1×1020cm-3且結(jié)深度(Xj)為0.18μm的N+層33-6和使峰值濃度為1×1020cm-3且雜質(zhì)濃度與所述P型半導(dǎo)體襯底33-1相同的深度(Xj＝0.18μm)的P+層33-7。所述P型半導(dǎo)體襯底33-1的所述N阱區(qū)33-2的非形成區(qū)中，例如形成使峰值濃度為1×1020cm-3且雜質(zhì)濃度與所述P型半導(dǎo)體襯底33-1相同的深度(Xj＝0.18μm)的P+層33-8。
此閘流管33的情況下，所述P+層33-5、所述N阱區(qū)33-2和所述P阱區(qū)33-3分別成為圖10所示PNP晶體管33a的發(fā)射極、基極和集電極。圖中的Ln是所述PNP晶體管33a的基極長度，在本例的情況下，為約0.4μm。將所述P+層33-5與所述電源焊盤11連接。
同樣，所述N阱區(qū)33-2、所述P阱區(qū)33-3和所述N+層33-6分別成為圖10所示NPN晶體管33b的集電極、基極和發(fā)射極。圖中的Lp是所述NPN晶體管33b的基極長度，本例的情況下，為約0.4μm。將所述N+層33-6與所述接地焊盤12連接，同時通過與圖10所示的電阻元件33c相當(dāng)?shù)?KΩ的N阱電阻連接所述P+層33-7和所述觸發(fā)電路32的輸出端。
從該圖可知，P+層33-7通過所述P阱區(qū)33-3和P型半導(dǎo)體襯底33-1連接所述接地焊盤12上連接的所述P+層33-8。然而，占此連接電阻的大部分的所述P型半導(dǎo)體襯底33-1的電阻值由制造工序造成的偏差大。為了使該P(yáng)型半導(dǎo)體襯底33-1的電阻值穩(wěn)定，配置所述電阻元件33c。作為高濃度擴(kuò)散層的所述P+層33-5、所述P+層33-7、所述P+層33-8和所述N+層33-8的寬度為約1μm，長度(紙面深度方向的尺寸)為約80μm。
如圖10所示，所述閘流管33中呈現(xiàn)2條電流路徑。即，所述閘流管33具有所述PNP晶體管33a的基極至所述NPN晶體管33b集電極的第1路徑和所述PNP晶體管33a的集電極至所述NPN晶體管33b的基極的第2路徑。然而，例如，如圖11所示，所述第1、第2路徑實際上是所述N阱33-2至所述P阱33-3的1條路徑。因此，不能在所述第1、第2路徑的任一方插入元件等。
下面，參照圖10說明上述組成的ESD保護(hù)電路30的工作。首先，說明施加ESD浪涌電壓時的工作。例如，假設(shè)在所述觸發(fā)電路32與所述閘流管之間施加正ESD浪涌電壓。于是，所述觸發(fā)電路32和所述閘流管33因所述電源焊盤11供給的電壓(Vdd)而成為運(yùn)作狀態(tài)。由于所述電容元件31b的作用，所述CR積分電路31的輸出(中間節(jié)點(diǎn))保持接地電位(0V)。因此，所述觸發(fā)電路32的PMOS晶體管32a為導(dǎo)通狀態(tài)所述閘流管33的NPN晶體管33b的基極一發(fā)射極接合部中流入來自所述電源焊盤11的電流。結(jié)果，所述NPN晶體管33b成為導(dǎo)通狀態(tài)。即，所述NPN晶體管33b流通集電極電流。
由于此集電極電流，在所述PNP晶體管33a的基極流通電流，從而所述PNP晶體管33a成為導(dǎo)通狀態(tài)。該P(yáng)NP晶體管33a的集電極電流供給所述NPN晶體管33b的基極電流。由此，形成正反饋環(huán)。結(jié)果，使所述閘流管33產(chǎn)生快速導(dǎo)通，成為大電流可從所述電源焊盤11流往所述接地焊盤12的低阻抗?fàn)顟B(tài)。因此，ESD浪涌電流被放電，使來自所述電源焊盤11的電壓不升高，從而所述ESD浪涌電流不會擊穿所述半導(dǎo)體集成電路20。
接著，說明常規(guī)運(yùn)作(非保護(hù)運(yùn)作)時的所述ESD保護(hù)電路30的運(yùn)作。來自所述電源焊盤11的電壓(Vdd)無變化的狀態(tài)下，所述CR積分電路31的中間節(jié)點(diǎn)由于所述電阻元件31a的作用而成為電壓Vdd。因此，所述觸發(fā)電路32的輸出成為接地電位(0V)。所述NPN晶體管33b截止。這時，不供給所述PNP晶體管33a的基極電流，因而所述PNP晶體管33a中不流通電流。即，所述閘流管33保持原來截止的狀態(tài)。
圖12示出所述已有的ESD保護(hù)電路30的大電流區(qū)的I-V特性。縱軸的Iesd是設(shè)想從所述電源焊盤11流入的ESD浪涌電流的最大電流值。
由ESD保護(hù)電路30保護(hù)所述半導(dǎo)體集成電路20免受靜電放電擊穿就是防止例如MOS集成電路的柵極氧化膜受ESD浪涌電流擊穿。為此，來自所述電源焊盤11的電流I在小于所述最大電流值Iesd的范圍，而且電壓V不超過氧化膜擊穿電壓BVox(Clamp＜Box)。常規(guī)運(yùn)作時，為了抑制由于阱電感等而閘流管33閂定，快速導(dǎo)通后的電壓極小值Vh必須大于最大允許電源電壓Vddmax(通常為1.1*Vdd)(即Vh＞Vddmax)。因此，可用下面的公式給出快速導(dǎo)通后的導(dǎo)通狀態(tài)時的導(dǎo)通電阻(要求電阻值)Ron。
Ron＝(Vclamp-Vh)/(Iesd-Ih)但是，所述Ih是快速導(dǎo)通后電壓成為極小的點(diǎn)(Vh)上的電流值。由于一般Iesd＞＞Ih，上述公式變成
Ron(Vclamp-Vh)/Iesd ……(1)又，Vclamp＜BVox……(2)Vh＞Vddmax ……(3)由上述式(1)、(2)、(3)，Ron成為Ron＜(BVox-Vddmax)/Iesd為了簡化，這里以最大電流值Iesd為2.7A的人機(jī)模型為例進(jìn)行考慮。在氧化膜厚度為12埃左右的微細(xì)CMOS器件的情況下，該氧化膜的擊穿電壓BVox為4V左右。
即，設(shè)Vddmax＝1.2V，則Ron＜(4V-1.2V)/2.7A＝1.0Ω為了實現(xiàn)這點(diǎn)，已有的ESD保護(hù)電路30中，例如，如圖11所示，元件的寬度(高濃度擴(kuò)散層的長度)巨大，達(dá)80μm。
隨著MOS集成電路的微細(xì)化，電源電壓降低，氧化膜厚度變薄。另一方面，要求電阻值(Ron)隨著氧化膜的薄膜化而減小。因此，實現(xiàn)規(guī)定的要求電阻值(Ron)時，ESD保護(hù)電路30越來越大。
而且，例如，如圖9所示，在所述半導(dǎo)體集成電路20與所述ESD保護(hù)電路30之間插入所述布線電阻R1、R2時，所述半導(dǎo)體集成電路20兩端的電壓進(jìn)一步升高。
這時的氧化膜保護(hù)條件為Vclamp+Iesd*(RI+R2)＜Bvox即，Vclamp＜Bvox-Iesd*(R1+R2)……(4)這時，Ron+R1+R2＜(Bvox-Vddmax)/Iesd即，考慮布線電阻R1、R2時，必須進(jìn)一步減小要求電阻值(Ron)，因而ESD保護(hù)電路30越發(fā)巨大?；蛘?，為了使布線電阻R1、R2為較小的值，必須在所述電壓焊盤11與接地焊盤12之間插入多個ESD保護(hù)電路30。
綜上所述，已有技術(shù)中，必須根據(jù)柵極氧化膜的薄膜化和布線電阻，減小要求電阻值(Ron)，因而存在ESD保護(hù)電路巨大化的欠妥處。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第1方面，提供一種半導(dǎo)體器件，具有保護(hù)半導(dǎo)體集成電路免受靜電放電擊穿用的保護(hù)電路，其中所述保護(hù)電路具有檢測所述靜電放電的檢測電路、根據(jù)所述檢測電路的輸出產(chǎn)生觸發(fā)信號的觸發(fā)電路、具有發(fā)射極連接所述半導(dǎo)體器件的第1端子的PNP晶體管和發(fā)射極連接所述半導(dǎo)體的第2端子又在集電極連接所述PNP晶體管的基極的NPN晶體管并且由來自所述觸發(fā)電路的觸發(fā)信號啟動的閘流管部、以及連接在所述PNP晶體管與所述NPN晶體管之間并且根據(jù)所述檢測電路的輸出進(jìn)行控制的開關(guān)元件。
根據(jù)本發(fā)明的第2方面，提供一種半導(dǎo)體器件，其中包含連接在第1端子與第2端子之間的檢測電路、連接在所述第1端子與所述第2端子之間并且根據(jù)所述檢測電路的輸出產(chǎn)生觸發(fā)信號的觸發(fā)電路、根據(jù)所述檢測電路的輸出產(chǎn)生閘流管控制信號的閘流管控制電路、以及連接在所述第1端子與所述第2端子之間并且根據(jù)所述觸發(fā)信號和所述閘流管控制信號控制工作的閘流管。
根據(jù)本發(fā)明的第3方面，提供一種半導(dǎo)體器件，其中包含連接在第1端子與第2端子之間的半導(dǎo)體集成電路、連接在所述第1端子與所述第2端子之間的檢測電路、連接在所述第1端子與所述第2端子之間并且根據(jù)所述檢測電路的輸出產(chǎn)生觸發(fā)信號的觸發(fā)電路、根據(jù)所述檢測電路的輸出產(chǎn)生閘流管控制信號的閘流管控制電路、連接在所述第1端子與所述第2端子之間并且根據(jù)所述觸發(fā)信號和所述閘流管控制信號控制工作的閘流管、以及連接在所述第1端子與所述第2端子之間的保護(hù)二極管。


圖1是示出按照本發(fā)明實施方式1的ESD保護(hù)電路的組成例的電路圖。
圖2是示出一例圖1所示ESD保護(hù)電路的閘流管部的元件結(jié)構(gòu)的截面圖。
圖3是示出圖1所示的ESD保護(hù)電路的大電流區(qū)的I-V特性的圖。
圖4是示出另一例圖1所示ESD保護(hù)電路的閘流管部的元件結(jié)構(gòu)的截面圖。
圖5示出又一例圖1所示ESD保護(hù)電路的閘流管部的元件結(jié)構(gòu)的截面圖。
圖6是示出按照本發(fā)明實施方式2的ESD保護(hù)電路的組成例的電路圖。
圖7是示出按照本發(fā)明實施方式3的ESD保護(hù)電路的組成例的電路圖。
圖8是示出按照本發(fā)明實施方式4的ESD保護(hù)電路的組成例的電路圖。
圖9是為說明已有技術(shù)及其問題而示出集成電路器件的基本組成的圖。
圖10是示出已有的ESD保護(hù)電路的組成例的電路圖。
圖11是示出一例圖10所示的ESD保護(hù)電路的閘流管部的組成的截面圖。
圖12是示出圖11所示的ESD保護(hù)電路的大電流區(qū)的I-V特性的圖。
具體實施例方式
下面，參照

本發(fā)明的實施方式。
實施方式1圖1示出按照本發(fā)明實施方式1的ESD(Electrostatic Discharge靜電放電)保護(hù)電路的組成例。這里，以AC觸發(fā)截止型閘流管為例進(jìn)行說明，該閘流管成為保護(hù)對象的半導(dǎo)體集成電路一起集成在同一襯底上，用作保護(hù)例如MOS集成電路的柵極氧化膜的保護(hù)電路。再者，對與圖10相同的部分標(biāo)注相同的標(biāo)號，省略詳細(xì)說明。
此實施方式1，例如，如圖1所示，在常規(guī)運(yùn)作時，由CR積分電路31的輸出控制的PMOS晶體管33d使連接閘流管部33A的PNP晶體管33a的集電極和NPN晶體管33b的基極的第1路徑電截斷。
即，例如，如圖9所示，將該ESD保護(hù)電路30A設(shè)置在所述電源焊盤(第1端子)11與所述接地焊盤(第2端子)12之間，與所述半導(dǎo)體集成電路20并聯(lián)。例如圖1所示，構(gòu)成所述ESD半導(dǎo)體集成電路30A，使其具有CR積分電路(檢測電路)31、觸發(fā)電路32和閘流管部33A。
由在所述電源焊盤(第1端子)11與所述接地焊盤(第2端子)12之間串聯(lián)電阻元件(R)31a和電容元件(C)31b構(gòu)成上述CR積分電路31。所述電阻元件31a是例如在P型半導(dǎo)體襯底(33-11)上形成的具有1MΩ電阻值的N阱電阻。所述電容元件31b是例如具有6pF的MOS電容器。在所述觸發(fā)電路32的輸入端和后文說明的開關(guān)元件上連接作為所述電阻元件31a與所述電容元件31b的連接點(diǎn)的所述CR積分電路31的輸出端(中間端子)。
例如由P溝道MOS(PMOS)晶體管32a和N溝道MOS(NMOS)晶體管32b組成的CMOS(Complementary MOS)型結(jié)構(gòu)的反相電路INV構(gòu)成所述觸發(fā)電路32。將該反相電路INV的各電極(即所述PMOS晶體管32a的源極和所述NMOS晶體管32b的源極)分別連接到所述電源焊盤11和接地焊盤12。所述PMOS晶體管32a和所述NMOS晶體管32b的各柵極(輸入端)連接所述CR積分電路31的輸出端。將共同連接所述PMOS晶體管32a和所述NMOS晶體管32b的各漏極的所述觸發(fā)電路32的輸出端連接到所述閘流管部33A。
構(gòu)成所述閘流管部33A，例如是其具有PNP晶體管33a、NPN晶體管33b和作為開關(guān)元件的PMOS晶體管33d。將所述PNP晶體管33a的發(fā)射極連接到所述電源焊盤11，基極連接到NPN晶體管33b的集電極(第2連接布線)。所述PNP晶體管33a的集電極則連接所述PMOS晶體管33d的源極。所述PMOS晶體管33d的柵極上連接所述CR積分電路31的輸出端。所述PMOS晶體管33d的漏極、所述NPN晶體管33b的基極和所述電阻元件33c的一端連接所述觸發(fā)電路32的輸出端。將所述NPN晶體管33b的發(fā)射極和所述電阻元件33c的另一端分別連接所示接地焊盤12。
即，所述閘流管部33A中，將所述PMOS晶體管33d插入到連接所述PNP晶體管33a的柵極和NPN晶體管33b的基極的第1連接布線(第1電流路徑)中。例如使所述PMOS晶體管33d的柵極寬度(W)為80μm，柵極長度(L)為0.15μm，柵極氧化膜的厚度(Tox)為2nm，閾值電壓(Vth)為-0.2V。
圖2示出圖1所示閘流管33A的實際元件結(jié)構(gòu)。例如，在P型半導(dǎo)體襯底33-11的表面形成使峰值濃度為3.5×1017cm-3且結(jié)深度(Xj)為1.5μm的N阱區(qū)33-12。又，形成使峰值濃度為6.0×1017cm-3且雜質(zhì)濃度與所述P型半導(dǎo)體襯底33-11相同的深度(Xj＝1.5μm)的P阱區(qū)33-13，與所述N阱區(qū)33-12相鄰。在所述P型半導(dǎo)體襯底33-11的表面有選擇地形成STI(Shallow Trench Isolation淺溝道絕緣)結(jié)構(gòu)的多個元件隔離用的絕緣區(qū)33-14。
在去除所述絕緣區(qū)33-14的形成位置以外的所述N阱區(qū)33-12的表面部，例如形成使峰值濃度為1×1020cm-3且結(jié)深度(Xj)為0.18μm的P+層33-15、P+層33-16、P+層33-17以及使峰值濃度為1×1020cm-3且雜質(zhì)濃度與所述P型半導(dǎo)體襯底33-11相同的深度(Xj＝0.18μm)的N+層33-18，并且具有大致相同的間隔。除所述P+層33-15與所述P+層33-16相互之間外，在所述P+層33-16、P+層33-17和所述N+層33-18相互之間分別配置所述絕緣區(qū)33-14。在所述P+層33-15與所述P+層33-16之間所對應(yīng)的所述N阱區(qū)33-12的表面上，以例如具有20埃左右的厚度的柵極氧化膜(熱氧化膜)33-19為中介，形成P型多晶硅組成的柵極33-20。
在去除所述絕緣區(qū)33-14的形成位置以外的所述P阱區(qū)33-13的表面部，例如形成使峰值濃度為1×1020cm-3且結(jié)深度(Xj)為0.18μm的N+層33-21、N+層33-22以及使峰值濃度為1×1020cm-3且雜質(zhì)濃度與所述P型半導(dǎo)體襯底33-11相同的深度(Xj＝0.18μm)的P+層33-23。在所述N+層33-18、N+層33-21和N+層33-22之間分別配置所述絕緣層33-14。
此閘流管33A的情況下，所述P+層33-15、所述P+層33-16和所述柵極33-20分別成為圖1所示的PMOS晶體管33d的漏極、源極和柵極。將該P(yáng)MOS晶體管33d的漏極(即P+層33-15)連接所述觸發(fā)電路32的輸出端。所述PMOS晶體管33d的柵極(即所述柵極33-20)連接所述CR積分電路31的輸出端。P+層33-16、所述N阱區(qū)33-12、所述P+層33-17分別成為圖1所示PNP晶體管33a的集電極、基極、發(fā)射極。圖中的Ln是所述PNP晶體管33a的基極長度，本例的情況下約為0.2μm。所述P+層33-17連接所述電壓焊盤11。所述P+層33-18連接所述N+層33-22，用于從所述N阱區(qū)33-12取出基極電流。
同樣，所述N+層33-21、所述P阱區(qū)33-13和所述N+層33-22分別成為圖1所示的NPN晶體管33b的發(fā)射極、基極和集電極。圖中的Lp是所述NPN晶體管33b的基極長度，本例的情況下約為0.2μm。所述N+層33-21連接所述接地焊盤12，同時以相當(dāng)于圖1所示的電阻元件33c的55KΩ的N阱電阻為中介，連接所述P+層33-23和所述觸發(fā)電路32的輸出端，用于從所述P阱區(qū)33-13取出基極電流。
在所述P型半導(dǎo)體襯底33-11的所述N阱區(qū)33-12和所述P阱區(qū)33-13的非形成區(qū)上形成P+層(未示出)。此P+層連接所述接地焊盤12。本閘流管部33A的情況下，為了避免寄生閘流管動作，設(shè)計成滿足Ln＜＜Ln2、Lp＜＜Lp2的關(guān)系。而且，作為所述高濃度擴(kuò)散層的所述P+層33-15、所述P+層33-16、所述P+層33-17、所述P+層33-23和所述N+層33-18、N+層33-21、所述N+層33-22的寬度為約1μm，長度(紙面進(jìn)深方向的尺寸)為約5μm。
從該圖可知，所述閘流管部33A具有所述PNP晶體管33a的集電極至所述NPN晶體管33b的基極的第1路徑(第1連接布線)和與該路徑分開的從所述PNP晶體管33a的基極到所述NPN晶體管33b的集電極的第2路徑(第2路徑布線)，并且在所述第1路徑中插入所述開關(guān)用的PMOS晶體管33d。NPN晶體管一般能實現(xiàn)比PNP晶體管大的HFE(雙極晶體管的正向電流放大率)。因此，第1路徑插入開關(guān)元件，能使閘流管導(dǎo)通時的電流量小。即，可用小的開關(guān)元件控制控制第1路徑的通斷，因而有利。
下面，參照圖1說明上述組成的ESD保護(hù)電路30A的運(yùn)作。首先，說明施加ESD浪涌電壓時的運(yùn)作(保護(hù)性運(yùn)作)。例如，假設(shè)在所述電源焊盤11與接地焊盤12之間施加正的ESD浪涌電壓。于是，所述觸發(fā)電路32和所述閘流管部33A因供給來自所述電源焊盤11的電壓(Vdd)而成為工作狀態(tài)。所述電容元件31b的作用，使所述積分電路31的輸出(中間節(jié)點(diǎn))保持接地電位(0V)。因此，所述PMOS晶體管33d的柵極電壓成為接地電位，從而所述PMOS晶體管33d導(dǎo)通。結(jié)果，利用與已有例相同的機(jī)構(gòu)，形成正反饋環(huán)。
即，所述觸發(fā)電路32的PMOS晶體管32a成為導(dǎo)通狀態(tài)，來自所述接地焊盤12的電流流入所述閘流管部33A的NPN晶體管33b的基極—發(fā)射極接合部。因此，所述NPN晶體管33b成為導(dǎo)通狀態(tài)。即，所述NPN晶體管33b中流通集電極電流。由于此集電極電流，使PNP晶體管33a的基極流通電流，所述PNP晶體管33a成為導(dǎo)通狀態(tài)。此PNP晶體管33a的集電極電流提供所述NPN晶體管33b的基極電流。這樣，就形成正反饋環(huán)。因此，所述閘流管部33A產(chǎn)生快速導(dǎo)通，形成從所述電源焊盤11往所述接地焊盤12流通大電流的低阻抗?fàn)顟B(tài)。因此，使ESD浪涌電流放電，不會造成來自所述電源焊盤11的電壓(Vdd)升高，從而不會擊穿所述半導(dǎo)體集成電路20。
接著，說明常規(guī)運(yùn)作(非保護(hù)性運(yùn)作)時的所述ESD保護(hù)電路30A的運(yùn)作。在來自所述電壓焊盤11的電壓(Vdd)沒有變化的狀態(tài)下，所述電阻元件31a的作用，使所述CR積分電路31的中間節(jié)點(diǎn)成為Vdd電位。因此，所述觸發(fā)電路32的輸出成為接地電位(0V)，從而所述NPN晶體管33b截止。這時，不供給所述PNP晶體管33a的基極電流，因而所述PNP晶體管33a中不流通電流。由于所述PMOS晶體管33d仍舊截止，切斷產(chǎn)生快速導(dǎo)通的反饋環(huán)。即，所述閘流管部33A成為仍舊截止的狀態(tài)。
圖3示出上述組成的ESD保護(hù)電路30A的大電流區(qū)的I-V特性。為了利用所述ESD保護(hù)電路30A防止所述半導(dǎo)體集成電路20被擊穿，來自所述電壓焊盤11的電流I在小于ESD浪涌電流的最大電流值的范圍、而且電壓V不超過氧化膜擊穿電壓BVox(Vclamp＜VBox)。此條件與已有例時相同。
所述PMOS晶體管33d的柵極通過所述電阻元件31a連接到所述電壓焊盤11，所以常規(guī)運(yùn)作狀態(tài)下(非ESD時)為截止?fàn)顟B(tài)。因此，常規(guī)運(yùn)作時，即便噪聲從外部混入到阱部，使阱電位升高，閘流管也不成為持續(xù)導(dǎo)通的狀態(tài)(閂定狀態(tài))。也就是說，不必受快速導(dǎo)通后的電壓極小值Vh必須大于最大允許電源電壓Vddmax(Vh＞Vddmax)的約束。因此，可用下面的公式給出快速導(dǎo)通后的導(dǎo)通狀態(tài)時的導(dǎo)通電阻(要求電阻值)Ron。
Ron＝(Vclamp-Vh)/(Iesd-Ih)但是，所述Ih是快速導(dǎo)通后電壓成為極小的點(diǎn)(Vh)上的電流值。由于一般Iesd＞＞Ih，上述公式變成Ron(Vclamp-Vh)/Iesd ……(1)又，Vclamp＜BVox ……(2)由上述式(1)、(2)，Ron成為Ron＜(BVox-Vddmax)/Iesd使所述基極長度Ln、Lp減小到0.2μm。因此，能充分提高所述PNP晶體管33a和所述NPN晶體管33b的HFE。結(jié)果，快速導(dǎo)通后的電壓的極小值Vh為0.4V，其程度相對于氧化膜擊穿電壓BVox可忽略。
即，快速導(dǎo)通后的導(dǎo)通狀態(tài)時的導(dǎo)通電阻Ron變成RonBVox/Iesd。
如上文所述，設(shè)ESD浪涌電流的最大電流值Iesd為2.7A，氧化膜擊穿電壓BVox為4V，則Ron＜4V/2.7A＝1.5Ω。
據(jù)此，元件的寬度為55μm，與已有例相比，縮小約1/3?？紤]上述圖9所示的電源布線電阻R1和接地布線電阻R2時，此效果更大。例如，設(shè)元件的寬度為80μm，與已有例時相同，則所述各布線電阻R1、R2容許的電阻值比已有例時加大0.5Ω。結(jié)果，能大幅度減少插入多個ESD保護(hù)電路30A時所需的插入數(shù)量。
圖4示出圖1所示閘流管部33A的另一例實際元件結(jié)構(gòu)。與圖2相同的部分標(biāo)注相同的標(biāo)號，省略詳細(xì)說明。這里，說明形成MOS晶體管結(jié)構(gòu)，而無N+層33-21和N+層33-22的情況。
即，此結(jié)構(gòu)的閘流管33A’中，在N+層33-21和N+層33-22之間所對應(yīng)的所述P阱區(qū)33-13的表面上，以例如具有20埃左右的厚度的柵極氧化膜(熱氧化膜)33-31為中介，形成N+型多晶硅組成的柵極33-32。又通過連接作為所述柵極33-32的多晶硅和作為主體的所述P阱區(qū)33-13上連接的所述P+層33-23，形成所述NPN晶體管33b。
與STI加工相比，多晶硅加工一般對微細(xì)化有利，可使所述基極長度Lp較小?；鶚O長度Lp較小，則能使快速導(dǎo)通后的電壓的極小值Vh降低。因此，根據(jù)本結(jié)構(gòu)，與圖2所示的結(jié)構(gòu)相比，能進(jìn)一步縮小元件的寬度。
圖5示出圖1所示的閘流管部33A的又一例實際元件結(jié)構(gòu)。與圖2相同的部分標(biāo)注相同的標(biāo)號，省略詳細(xì)說明。這里，說明NPN晶體管33b為縱向晶體管結(jié)構(gòu)的情況。
在這種閘流管部33A”的情況下，例如，在P型半導(dǎo)體襯底33-11的表面形成使峰值濃度為3.5×1017cm-3且結(jié)深度(Xj)為1.5μm的N阱區(qū)33-12和峰值濃度為2.0×1017cm-3且結(jié)深度(Xj)為1.9μm的N阱區(qū)33-41，使其相鄰。然后，在該深N阱區(qū)33-41內(nèi)形成峰值濃度為6.0×1017cm-3且雜質(zhì)濃度與所述P型半導(dǎo)體襯底33-11相同的深度(Xj＝1.5μm)的P阱區(qū)33-13。又在所述P型半導(dǎo)體襯底33-11的表面有選擇地形成STI(Shallow Trench Isolation淺溝道絕緣)結(jié)構(gòu)的多個元件隔離用的絕緣區(qū)33-14。
在去除所述絕緣區(qū)33-14的形成位置以外的所述N阱區(qū)33-12的表面部，例如形成使峰值濃度為1×1020cm-3且雜質(zhì)濃度與所述半導(dǎo)體襯底33-11相同的深度(Xj＝0.18μm)的P+層33-15、P+層33-16、P+層33-17，并且具有大致相同的間隔。在所述P+層33-16與所述P+層33-17之間配置所述絕緣區(qū)33-14。在所述P+層33-15與所述P+層33-16之間所對應(yīng)的所述N阱區(qū)33-12的表面上，以例如具有20埃左右的厚度的柵極氧化膜(熱氧化膜)33-19為中介，形成P型多晶硅組成的柵極33-20。在去除所述絕緣區(qū)33-14的形成位置以外的所述P阱區(qū)33-13的表面部，例如形成使峰值濃度為1×1020cm-3且結(jié)深度(Xj)為0.18μm的N+層33-21以及使峰值濃度為1×1020cm-3且雜質(zhì)濃度與所述P型半導(dǎo)體襯底33-11相同的深度(Xj＝0.18μm)的P+層33-23。
此閘流管33A”的情況下，所述P+層33-15、所述P+層33-16和所述柵極33-20分別成為圖1所示的PMOS晶體管33d的漏極、源極和柵極。將該P(yáng)MOS晶體管33d的漏極(即P+層33-15)連接所述觸發(fā)電路32的輸出端。所述PMOS晶體管33d的柵極(即所述柵極33-20)連接所述CR積分電路31的輸出端。P+層33-16、所述N阱區(qū)33-12、所述P+層33-17分別成為圖1所示PNP晶體管33a的集電極、基極、發(fā)射極。圖中的Ln是所述PNP晶體管33a的基極長度，本例的情況下約為0.2μm。所述P+層33-17連接所述電壓焊盤11。
同樣，所述N+層33-21、所述P阱區(qū)33-13和所述N+層33-41分別成為圖1所示的NPN晶體管33b的發(fā)射極、基極和集電極。圖中的Lp是所述NPN晶體管33b的基極長度，本例的情況下約為0.2μm。所述N+層33-21連接所述接地焊盤12，同時以相當(dāng)子圖1所示的電阻元件33c的55KΩ的N阱電阻為中介，連接所述P+層33-23和所述觸發(fā)電路32的輸出端，用于從所述P阱區(qū)33-13取出基極電流。
在所述P型半導(dǎo)體襯底33-11的所述N阱區(qū)33-12和所述P阱區(qū)33-13的非形成區(qū)上形成P+層(未示出)。此P+層連接所述接地焊盤12。本閘流管部33A”的情況下，為了避免寄生閘流管動作，設(shè)計成滿足Ln＜Ln2、Lp＜Lp2的關(guān)系。而且，作為所述高濃度擴(kuò)散層的所述P+層33-15、所述P+層33-16、所述P+層33-17、所述P+層33-23和所述N+層33-21的寬度為約1μm，長度(紙面進(jìn)深方向的尺寸)為約5μm。根據(jù)需要，設(shè)置相當(dāng)于所述電阻元件33c的5KΩ的N阱電阻。
這樣，通過使所述NPN晶體管33b為縱向結(jié)構(gòu)，從發(fā)射極注入基極的電流主要流過所述P型半導(dǎo)體襯底33-11的深部的低雜質(zhì)濃度區(qū)。由此，能減少電子與空穴重新結(jié)合。又由于基極長度Lp小，可使快速導(dǎo)通后的電壓極小值Vh降低。因此，能使要求電阻值(Ron)緩解，與圖4所示的結(jié)構(gòu)相比，可進(jìn)一步縮小元件的寬度。即，利用阱間連接實現(xiàn)PNP晶體管33a的基極與NPN晶體管33b的結(jié)構(gòu)件的連接時，能進(jìn)一步使ESD保護(hù)電路面積減小。
綜上所述，常規(guī)運(yùn)作時，在PNP晶體管33a的集電極至NPN晶體管33b的基極的第1電流路徑中間插入電截斷此第1電流路徑的PMOS晶體管33d。即，常規(guī)運(yùn)作時，能截斷閘流管閂定用的反饋環(huán)。因此，不必受快速導(dǎo)通后的電壓極小值Vh必須大于最大允許電源電壓Vddmax(Vh＞Vddmax)的約束。結(jié)果，能緩解對ESD保護(hù)電路的設(shè)計的限制，可減小ESD保護(hù)電路的元件寬度，減少插入端子間的ESD保護(hù)電路的數(shù)量。因此，能根據(jù)柵極氧化膜的薄膜化和布線電阻，使要求電阻值充分緩解，從而可減小ESD保護(hù)電路在集成電路器件中占用的面積。
實施方式2圖6示出本實施方式2的ESD保護(hù)電路的組成例。這里，以AC觸發(fā)截止型閘流管為例進(jìn)行說明，該閘流管與成為保護(hù)對象的半導(dǎo)體集成電路一起，集成在同一襯底上，例如用作保護(hù)MOS集成電路的柵極氧化膜的保護(hù)電路。再者，與圖1相同的部分標(biāo)注相同的標(biāo)號，省略詳細(xì)說明。
此實施方式2，例如，如圖6所示，在常規(guī)運(yùn)作時，由CR積分電路31的輸出控制的PMOS晶體管33d使連接閘流管部33B的PNP晶體管33a的集電極和NPN晶體管33b的基極的第1路徑電截斷。本例的情況下，構(gòu)成觸發(fā)電路32’，使CMOS型結(jié)構(gòu)的反相電路為2級，同時將該觸發(fā)電路32’的輸出端連接到閘流管部33B的所述PNP晶體管33a的基極。
即，在該ESD保護(hù)電路30B的情況下，例如由PMOS晶體管32a-1和NMOS晶體管32b-1組成的第1CMOS型結(jié)構(gòu)的反相電路INV1以及PMOS晶體管32a-2和NMOS晶體管32b-2組成的第2CMOS型結(jié)構(gòu)的反相電路INV2構(gòu)成。將這些反相電路INV1、INV2的各電極(即所述PMOS晶體管32a-1、32a-2和NMOS晶體管32b-1、32b-2的各源極)分別連接所述電源焊盤11和接地焊盤12。在所述反相電路INV1的所述PMOS晶體管32a-1和NMOS晶體管32b-1的各柵極(觸發(fā)電路32’的輸入端)連接所述CR積分電路31的輸出端。所述PMOS晶體管32a-1和NMOS晶體管32b-1的公共漏極則連接所述反相電路INV2的所述PMOS晶體管32a-2和NMOS晶體管32b-2的各柵極。所述PMOS晶體管32a-2和NMOS晶體管32b-2的公共漏極(觸發(fā)電路32’的輸出端)又連接所述閘流管部33B的所述PNP晶體管33a的基極和所述NPN晶體管33b的集電極。
所述閘流管部33B例如具有所述PNP晶體管33a的集電極至所述NPN晶體管33b的基極的第1路徑(第1路徑布線)和與該路徑分開的從所述PNP晶體管33a基極至所述NPN晶體管33b的集電極的第2路徑(第2連接布線)，并且在所述第1路徑插入所述開關(guān)用的PMOS晶體管33d。此PMOS晶體管33d的柵極連接所述積分電路31的輸出端。
下面，參照圖6說明上述結(jié)構(gòu)的ESD保護(hù)電路30B的運(yùn)作。首先，說明施加ESD浪涌電壓時的運(yùn)作(保護(hù)性運(yùn)作)。例如，假設(shè)在所述電源焊盤11與接地焊盤12之間施加正的ESD浪涌電壓。于是，所述觸發(fā)電路32’和所述閘流管部33B因供給來自所述電源焊盤11的電壓(Vdd)而成為工作狀態(tài)。所述電容元件31b的作用，使所述積分電路31的輸出(中間節(jié)點(diǎn))保持接地電位(0V)。因此，所述PMOS晶體管33d的柵極電壓成為接地電位，從而所述PMOS晶體管33d導(dǎo)通。
另一方面，所述觸發(fā)電路32’的輸出與輸入相同，也為0V，來自所述接地焊盤12的電流流入所述PNP晶體管33a的基極—發(fā)射極接合部。因此，所述PNP晶體管33a成為導(dǎo)通狀態(tài)。即，所述PNP晶體管33a中流通集電極電流。于是，電流通過所述PMOS晶體管33d流入所述NPN晶體管33b，使所述NPN晶體管33b成為導(dǎo)通狀態(tài)。此NPN晶體管33a的集電極電流供給所述PNP晶體管33a的基極流通電流。這樣，就形成正反饋環(huán)。因此，所述閘流管部33B產(chǎn)生快速導(dǎo)通，形成從所述電源焊盤11往所述接地焊盤12流通大電流的低阻抗?fàn)顟B(tài)。因此，使ESD浪涌電流放電，不會造成來自所述電源焊盤11的電壓(Vdd)升高，從而不會擊穿所述半導(dǎo)體集成電路20。
接著，說明常規(guī)運(yùn)作(非保護(hù)性運(yùn)作)時的所述ESD保護(hù)電路30B的運(yùn)作。在來自所述電壓焊盤11的電壓(Vdd)沒有變化的狀態(tài)下，所述電阻元件31a的作用，使所述CR積分電路31的中間節(jié)點(diǎn)成為Vdd電位。因此，所述觸發(fā)電路32’的輸出成為Vdd電位，從而所述PNP晶體管33a截止。這時，所述PMOS晶體管33d仍舊截止，因而切斷產(chǎn)生快速導(dǎo)通的反饋環(huán)。即，所述閘流管部33B成為仍舊截止的狀態(tài)。
綜上所述，此實施方式2的情況下，常規(guī)運(yùn)作時，所述閘流管部33B不閂定。即，不必受快速導(dǎo)通后的電壓極小值Vh必須大于最大允許電源電壓Vddmax(Vh＞Vddmax)的約束。因此，與所述實施方式1時相同，也能大幅度減小元件寬度和減少需要插入的數(shù)量。
實施方式3圖7示出本實施方式3的ESD保護(hù)電路的組成例。這里，以AC觸發(fā)截止型閘流管為例進(jìn)行說明，該閘流管與成為保護(hù)對象的半導(dǎo)體集成電路一起，集成在同一襯底上，例如用作保護(hù)MOS集成電路的柵極氧化膜的保護(hù)電路。再者，與圖6相同的部分標(biāo)注相同的標(biāo)號，省略詳細(xì)說明。
此實施方式3，例如，如圖7所示，在常規(guī)運(yùn)作時，由CR微分電路31’的輸出控制的NMOS晶體管33e使連接閘流管部33C的PNP晶體管33a的集電極和NPN晶體管33b的基極的第1路徑電截斷。本例的情況下，與實施方式2相同，也構(gòu)成觸發(fā)電路32’，使CMOS型結(jié)構(gòu)的反相電路為2級。本例的情況下，將該觸發(fā)電路32’的輸出端連接到閘流管部33C的所述NPN晶體管33b的基極。
即，在該ESD保護(hù)電路30C的情況下，例如構(gòu)成CR積分電路31’，使所述電源焊盤11與所述接地焊盤12之間串聯(lián)所述電容元件(C)31b和所述電阻元件(R)31a。又使作為所述電容元件31b與所述電阻元件31a的接點(diǎn)的所述CR微分電路31’的輸出端(中間端子)連接所述觸發(fā)電路32’的輸入端和開關(guān)用的NMOS晶體管33e的柵極。
所述閘流管部33C例如具有所述PNP晶體管33a的集電極至所述NPN晶體管33b的基極的第1路徑(第1路徑布線)和與該路徑分開的從所述PNP晶體管33a基極至所述NPN晶體管33b的集電極的第2路徑(第2連接布線)，并且在所述第1路徑插入所述開關(guān)用的NMOS晶體管33e。而且，將所述觸發(fā)電路32’的輸出端連接所述閘流管部33C的所述NPN晶體管33b的基極、所述電阻元件33c的一端和所述NMOS晶體管33e的漏極。
下面，參照圖7說明上述結(jié)構(gòu)的ESD保護(hù)電路30C的運(yùn)作。首先，說明施加ESD浪涌電壓時的運(yùn)作(保護(hù)性運(yùn)作)。例如，假設(shè)在所述電源焊盤11與接地焊盤12之間施加正的ESD浪涌電壓。于是，所述觸發(fā)電路32’和所述閘流管部33C因供給來自所述電源焊盤11的電壓(Vdd)而成為工作狀態(tài)。所述電容元件31b的作用，使所述微分電路31’的輸出(中間節(jié)點(diǎn))保持接地電位(0V)。因此，所述NMOS晶體管33e的柵極電壓成為Vdd電位，從而所述NMOS晶體管33e導(dǎo)通。
另一方面，所述觸發(fā)電路32’的輸出與輸入相同，也為Vdd電位，來自所述接地焊盤12的電流流入所述NPN晶體管33b的基極—發(fā)射極接合部。因此，所述NPN晶體管33b成為導(dǎo)通狀態(tài)。即，所述NPN晶體管33b中流通集電極電流。于是，電流流入所述PNP晶體管33a的基極，使所述PNP晶體管33A成為導(dǎo)通狀態(tài)。此PNP晶體管33a的集電極電流通過所述NMOS晶體管33e供給所述NPN晶體管33b的基極電流。這樣，就形成正反饋環(huán)。因此，所述閘流管部33C產(chǎn)生快速導(dǎo)通，形成從所述電源焊盤11往所述接地焊盤12流通大電流的低阻抗?fàn)顟B(tài)。因此，使ESD浪涌電流放電，不會造成來自所述電源焊盤11的電壓(Vdd)升高，從而不會擊穿所述半導(dǎo)體集成電路20。
接著，說明常規(guī)運(yùn)作(非保護(hù)性運(yùn)作)時的所述ESD保護(hù)電路30C的運(yùn)作。在來自所述電壓焊盤11的電壓(Vdd)沒有變化的狀態(tài)下，所述電阻元件31a的作用，使所述CR微分電路31’的中間節(jié)點(diǎn)成為接地電位(0V)。因此，所述觸發(fā)電路32’的輸出成為接地電位，從而所述NPN晶體管33b截止。這時，由于不供給所述PNP晶體管33a的基極電流，PNP晶體管33a中不流通電流。而且，所述NMOS晶體管33e仍舊截止，因而切斷產(chǎn)生快速導(dǎo)通的反饋環(huán)。即，所述閘流管部33C成為仍舊截止的狀態(tài)。
綜上所述，此實施方式3的情況下，常規(guī)運(yùn)作時，所述閘流管部33C不閂定。即，不必受快速導(dǎo)通后的電壓極小值Vh必須大于最大允許電源電壓Vddmax(Vh＞Vddmax)的約束。因此，與所述實施方式1和實施方式2時相同，也能大幅度減小元件寬度和減少需要插入的數(shù)量。
而且，NMOS晶體管的電流驅(qū)動力一般比PMOS晶體管大1倍。因此，與實施方式1和實施方式2相比，能使開關(guān)元件的尺寸縮小達(dá)1/2左右。
實施方式4圖8示出本實施方式4的ESD保護(hù)電路的組成例。這里，以AC觸發(fā)截止型閘流管為例進(jìn)行說明，該閘流管與成為保護(hù)對象的半導(dǎo)體集成電路一起，集成在同一襯底上，例如用作保護(hù)MOS集成電路的柵極氧化膜的保護(hù)電路。再者，與圖7相同的部分標(biāo)注相同的標(biāo)號，省略詳細(xì)說明。
此實施方式4，例如，如圖8所示，在常規(guī)運(yùn)作時，由CR微分電路31’的輸出控制的NMOS晶體管33e使連接閘流管部33D的PNP晶體管33a的集電極和NPN晶體管33b的基極的第1路徑電截斷。本例的情況下，與實施方式1相同，也構(gòu)成觸發(fā)電路32，使CMOS型結(jié)構(gòu)的反相電路為1級。本例的情況下，將該觸發(fā)電路32的輸出端連接到閘流管部33D的所述PNP晶體管33a的基極。
即，在該ESD保護(hù)電路30D的情況下，例如構(gòu)成CR積分電路31’，使所述電源焊盤11與所述接地焊盤12之間串聯(lián)所述電容元件(C)31b和所述電阻元件(R)31a。又使作為所述電容元件31b與所述電阻元件31a的接點(diǎn)的所述CR微分電路31’的輸出端(中間端子)連接所述觸發(fā)電路32的輸入端和開關(guān)用的NMOS晶體管33e的柵極。
所述閘流管部33D例如具有所述PNP晶體管33a的集電極至所述NPN晶體管33b的基極的第1路徑(第1路徑布線)和與該路徑分開的從所述PNP晶體管33a基極至所述NPN晶體管33b的集電極的第2路徑(第2連接布線)，并且在所述第1路徑插入所述開關(guān)用的NMOS晶體管33e。而且，將所述觸發(fā)電路32的輸出端連接所述閘流管部33D的所述PNP晶體管33a的基極和所述NPN晶體管33b的集電極。
下面，參照圖8說明上述結(jié)構(gòu)的ESD保護(hù)電路30D的運(yùn)作。首先，說明施加ESD浪涌電壓時的運(yùn)作(保護(hù)性運(yùn)作)。例如，假設(shè)在所述電源焊盤11與接地焊盤12之間施加正的ESD浪涌電壓。于是，所述觸發(fā)電路32和所述閘流管部33D因供給來自所述電源焊盤11的電壓(Vdd)而成為工作狀態(tài)。所述電容元件31b的作用，使所述微分電路31的輸出(中間節(jié)點(diǎn))保持Vdd電位。因此，所述NMOS晶體管33e的柵極電壓成為Vdd電位，從而所述NMOS晶體管33e導(dǎo)通。結(jié)果，利用與已有例相同的機(jī)構(gòu)，形成正反饋環(huán)。
即，所述觸發(fā)電路32的NMOS晶體管32b成為導(dǎo)通狀態(tài)，來自所述接地焊盤12的電流流入所述閘流管部33D的PNP晶體管33a的基極—發(fā)射極接合部。因此，所述PNP晶體管33a成為導(dǎo)通狀態(tài)。即，所述PNP晶體管33a中流通集電極電流。于是，電流通過所述NMOS晶體管33e流入所述NPN晶體管33b的基極，使所述NPN晶體管33b成為導(dǎo)通狀態(tài)。此NPN晶體管33b的集電極電流提供所述PNP晶體管33a的基極電流。這樣，就形成正反饋環(huán)。因此，所述閘流管部33A產(chǎn)生快速導(dǎo)通，形成從所述電源焊盤11往所述接地焊盤12流通大電流的低阻抗?fàn)顟B(tài)。因此，使ESD浪涌電流放電，不會造成來自所述電源焊盤11的電壓(Vdd)升高，從而不會擊穿所述半導(dǎo)體集成電路20。
接著，說明常規(guī)運(yùn)作(非保護(hù)性運(yùn)作)時的所述ESD保護(hù)電路30D的運(yùn)作。在來自所述電壓焊盤11的電壓(Vdd)沒有變化的狀態(tài)下，所述電阻元件31a的作用，使所述CR微分電路31’的中間節(jié)點(diǎn)成為接地電位(0V)。因此，所述觸發(fā)電路32的輸出成為接地電位，從而所述NPN晶體管33b截止。這時，由于不供給所述PNP晶體管33a的基極電流，所述PNP晶體管33a中不流通電流。而且，所述NMOS晶體管33e仍舊截止，因而切斷產(chǎn)生快速導(dǎo)通的反饋環(huán)。即，所述閘流管部33D成為仍舊截止的狀態(tài)。
綜上所述，此實施方式4的情況下，常規(guī)運(yùn)作時，所述閘流管部33D不閂定。即，不必受快速導(dǎo)通后的電壓極小值Vh必須大于最大允許電源電壓Vddmax(Vh＞Vddmax)的約束。因此，與所述實施方式1、2和3時相同，也能大幅度減小元件寬度和減少需要插入的數(shù)量。
而且，NMOS晶體管的電流驅(qū)動力一般比PMOS晶體管大1倍。因此，與實施方式1和實施方式2相比，能使開關(guān)元件的尺寸縮小達(dá)1/2左右。
至此，如上文詳細(xì)所述，根據(jù)各實施方式，能避免常規(guī)運(yùn)作時閘流管閂定。因此，可使快速導(dǎo)通后的電壓極小值Vh為電源電壓(Vdd)以下。結(jié)果，ESD保護(hù)電路的快速導(dǎo)通后的導(dǎo)通狀態(tài)的導(dǎo)通電阻(要求電阻)Ron與布線電阻(R1+R2)的和所容許的值大。因此，能減小ESD保護(hù)電路在集成電路器件中占用的面積或減少ESD保護(hù)電路的插入數(shù)量。
而且，能用電路元件數(shù)量少且比較簡單的電路結(jié)構(gòu)使閘流管的有無閂定和觸發(fā)運(yùn)作兩者都得以實現(xiàn)。
尤其由于NPN晶體管的HFE高，能使快速導(dǎo)通后的電壓極小值Vh小。因此，能進(jìn)一步減小ESD保護(hù)電路在集成電路器件中占用的面積或減少ESD保護(hù)電路的插入數(shù)量。
所述各實施方式中，均以PNP晶體管33a的集電極至NPN晶體管33b的基極的第1路徑(第1連接布線)中插入開關(guān)用的MOS晶體管的情況為例，進(jìn)行說明。不限于此，例如在PNP晶體管33a的基極至NPN晶體管33b的集電極的第2路徑(第2連接布線)中插入開關(guān)用的MOS晶體管，同樣也能實施。
本領(lǐng)域的技術(shù)人員不難發(fā)現(xiàn)另外的優(yōu)點(diǎn)和修改。因此，本發(fā)明在其廣義方面不限于此處示出并說明的具體細(xì)節(jié)和代表性實施例，可作各種修改而不偏離所附權(quán)利要求書規(guī)定的總發(fā)明概念的精神或范圍。
權(quán)利要求
1.一種半導(dǎo)體器件，具有保護(hù)半導(dǎo)體集成電路免受靜電放電擊穿用的保護(hù)電路，其特征在于，所述保護(hù)電路，包括檢測所述靜電放電的檢測電路，根據(jù)所述檢測電路的輸出、產(chǎn)生觸發(fā)信號的觸發(fā)電路，具有發(fā)射極連接所述半導(dǎo)體器件的第1端子的PNP晶體管和發(fā)射極連接所述半導(dǎo)體的第2端子又在集電極連接所述PNP晶體管的基極的NPN晶體管并且由來自所述觸發(fā)電路的觸發(fā)信號啟動的閘流管部，以及連接在所述PNP晶體管與所述NPN晶體管之間并且根據(jù)所述檢測電路的輸出進(jìn)行控制的開關(guān)元件。
2.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于，所述檢測電路由連接在所述半導(dǎo)體器件的第1端子與第2端子之間的電阻元件和MOS(Metal Oxide Semiconductor金屬氧化物半導(dǎo)體)電容器組成，并且由其中間端子取出所述輸出。
3.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于，所述觸發(fā)電路是反相電路，由源極連接所述半導(dǎo)體器件的第1端子的第1MOS(Metal Oxide Semiconductor金屬氧化物半導(dǎo)體)晶體管和源極連接所述半導(dǎo)體器件第2端子、并且與所述第1MOS晶體管共同連接漏極的第2MOS晶體管組成，各柵極上輸入來自所述檢測電路的輸出，從所述共同連接的漏極對所述NPN晶體管的基極供給所述觸發(fā)信號。
4.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于，所述觸發(fā)電路，包括由源極連接所述半導(dǎo)體器件的第1端子的第1MOS(Metal OxideSemiconductor金屬氧化物半導(dǎo)體)晶體管和源極連接所述半導(dǎo)體器件第2端子又與所述第1MOS晶體管共同連接漏極的第2MOS晶體管組成并且各柵極上輸入來自所述檢測電路的輸出的第1反相電路、以及由源極連接所述半導(dǎo)體器件的第1端子的第3MOS(Metal OxideSemiconductor金屬氧化物半導(dǎo)體)晶體管和源極連接所述半導(dǎo)體器件第2端子又與所述第3MOS晶體管共同連接漏極的第4MOS晶體管組成并且各柵極上輸入來自所述第1反相電路的共同連接的漏極的輸出的第2反相電路，從所述第2反相電路的共同連接的漏極對所述PNP晶體管的基極供給所述觸發(fā)信號。
5.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于，所述觸發(fā)電路，包括由源極連接所述半導(dǎo)體器件的第1端子的第1MOS(Metal OxideSemiconductor金屬氧化物半導(dǎo)體)晶體管和源極連接所述半導(dǎo)體器件第2端子又與所述第1MOS晶體管共同連接漏極的第2MOS晶體管組成并且各柵極上輸入來自所述檢測電路的輸出的第1反相電路、以及由源極連接所述半導(dǎo)體器件的第1端子的第3MOS(Metal OxideSemiconductor金屬氧化物半導(dǎo)體)晶體管和源極連接所述半導(dǎo)體器件第2端子又與所述第3MOS晶體管共同連接漏極的第4MOS晶體管組成并且各柵極上輸入來自所述第1反相電路的共同連接的漏極的輸出的第2反相電路，從所述第2反相電路的共同連接的漏極對所述NPN晶體管的基極供給所述觸發(fā)信號。
6.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于，所述觸發(fā)電路是反相電路，由源極連接所述半導(dǎo)體器件的第1端子的第1MOS(Metal 0xide Semiconductor金屬氧化物半導(dǎo)體)晶體管和源極連接所述半導(dǎo)體器件第2端子并且與所述第1MOS晶體管共同連接漏極的第2MOS晶體管組成，各柵極上輸入來自所述檢測電路的輸出，從所述共同連接的漏極對所述PNP晶體管的基極供給所述觸發(fā)信號。
7.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于，所述開關(guān)元件是P溝道MOS(Metal 0xide Semiconductor金屬氧化物半導(dǎo)體)晶體管。
8.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于，在形成所述PNP晶體管的阱區(qū)內(nèi)形成所述開關(guān)元件，并且在其中間介入元件隔離區(qū)。
9.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于，所述PNP晶體管的基極長度(Ln)小于從發(fā)射極到形成所述NPN晶體管的阱區(qū)的距離(Ln2)，所述NPN晶體管33b的基極長度(Lp)小于從發(fā)射極到形成所述PNP晶體管的阱區(qū)的距離(Lp2)。
10.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于，所述開關(guān)元件連接在所述PNP晶體管的集電極與所述NPN晶體管的基極之間。
11.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于，所述開關(guān)元件在用常規(guī)電源電壓工作時，成為阻斷狀態(tài)。
12.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于，所述檢測電路由電阻元件和MOS(Metal Oxide Semiconductor金屬氧化物半導(dǎo)體)電容器組成，所述開關(guān)元件是P溝道MOS(Metal Oxide Semiconductor金屬氧化物半導(dǎo)體)晶體管，所述P溝道MOS晶體管的柵極通過所述電阻元件電連接所述第1端子。
13.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于，預(yù)定所述第1端子供給電源，預(yù)定所述第2端子電接地。
14.如權(quán)利要求2中所述的半導(dǎo)體器件，其特征在于，在所述第1端子與所述檢測電路的輸出之間連接所述電阻元件，在所述第2端子與所述檢測電路的輸出之間連接所述MOS(Metal Oxide Semiconductor金屬氧化物半導(dǎo)體)電容器。
15.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于，所述開關(guān)元件是N溝道MOS(Metal Oxide Semiconductor金屬氧化物半導(dǎo)體)晶體管。
16.如權(quán)利要求2中所述的半導(dǎo)體器件，其特征在于，在所述第1端子與所述檢測電路的輸出之間連接MOS(Metal OxideSemiconductor金屬氧化物半導(dǎo)體)電容器，在所述第2端子與所述檢測電路的輸出之間連接所述電阻元件。
17.一種半導(dǎo)體器件，其特征在于，包含連接在第1端子與第2端子之間的檢測電路，連接在所述第1端子與所述第2端子之間、并且根據(jù)所述檢測電路的輸出產(chǎn)生觸發(fā)信號的觸發(fā)電路，根據(jù)所述檢測電路的輸出、產(chǎn)生閘流管控制信號的閘流管控制電路，以及連接在所述第1端子與所述第2端子之間并且根據(jù)所述觸發(fā)信號和所述閘流管控制信號、控制工作的閘流管。
18.一種半導(dǎo)體器件，其特征在于，包含連接在第1端子與第2端子之間的半導(dǎo)體集成電路，連接在所述第1端子與所述第2端子之間的檢測電路，連接在所述第1端子與所述第2端子之間、并且根據(jù)所述檢測電路的輸出產(chǎn)生觸發(fā)信號的觸發(fā)電路，根據(jù)所述檢測電路的輸出、產(chǎn)生閘流管控制信號的閘流管控制電路，連接在所述第1端子與所述第2端子之間、并且根據(jù)所述觸發(fā)信號和所述閘流管控制信號、控制工作的閘流管，以及連接在所述第1端子與所述第2端子之間的保護(hù)二極管。
全文摘要
本發(fā)明揭示一種具有保護(hù)半導(dǎo)體集成電路免受靜電放電擊穿用的保護(hù)電路的半導(dǎo)體器件。其中，所述保護(hù)電路具有檢測所述靜電放電的檢測電路、根據(jù)所述檢測電路的輸出產(chǎn)生觸發(fā)信號的觸發(fā)電路、具有發(fā)射極連接所述半導(dǎo)體器件的第1端子的PNP晶體管和發(fā)射極連接所述半導(dǎo)體的第2端子又在集電極連接所述PNP晶體管的基極的NPN晶體管并且由來自所述觸發(fā)電路的觸發(fā)信號啟動的閘流管部、以及連接在所述PNP晶體管與所述NPN晶體管之間并且根據(jù)所述檢測電路的輸出進(jìn)行控制的開關(guān)元件。
文檔編號H01L23/58GK1614778SQ20041008586
公開日2005年5月11日 申請日期2004年11月5日 優(yōu)先權(quán)日2003年11月7日
發(fā)明者本莊敦, 平岡孝之 申請人:株式會社東芝