專利名稱：非揮發(fā)性半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及一種非揮發(fā)性半導體存儲器件，特別是涉及一種解碼電路，適用于電數(shù)據(jù)可重新編程快閃存儲器(reprogramable flash memory)。
背景技術：
已經知道電可抹除只讀存儲器被稱為EEPROM(electrically erasableprogrammable semiconductor nonvolatile memory)。一個通用的EEPROM采用堆棧結構，其中的存儲單元晶體管是具有一個浮動柵極和一個控制柵極。抹除數(shù)據(jù)時，將一個高于用于一般電路電源電平(VCC)的升壓或增壓電平(VPP約12V)加在控制柵極(WL)上，將電荷從流動柵極中拉出或抽出，從而在浮動柵內控制電荷量。即，浮動柵內的電荷量減少，使電源電平(VCC)加在相應的控制柵極(WL)時，存儲單元晶體管導通。
讀取數(shù)據(jù)時，控制柵極(WL)被設為電源電平(VCC)，并且根據(jù)存儲器單元晶體管的導通和非導通狀態(tài)決定數(shù)據(jù)是為1還是為0。這樣就出現(xiàn)兩種情況，其中根據(jù)一操作模式電源電平(VCC)被加在控制柵極(WL)以及根據(jù)一操作模式增壓電平(VPP)被加在加在控制柵極(WL)。
圖1是批可抹除可編程EEPROM(batch erasable programmableEEPROM)或稱快閃EEPROM(flash EEPROM)的控制柵極型解碼電路的方框圖。圖2～圖5分別是該解碼電路中相關電路的結構框圖。
解碼電路1包括一預解碼電路18，該預解碼電路18輸入地址信號A<1:0>和一個批抹除時被帶至地電平(VSS)的控制信號/CHIP；一冗余元件10，該冗余元件10保持并輸出一冗余替換標志(RDDEN)和一個要求冗余替換的設定為電源電平(VCC)的冗余釋放地址(RA)；一冗余確定電路12，該冗余確定電路12輸入冗余元件的輸出(RA<1:0>和/RA(1:0)和預解碼電路18的輸出(XA<1:0和/XA<1:0>)；一冗余選擇器14，該冗余選擇器14輸入冗余確定電路12的輸出(RXA<1:0>)、預解碼電路18的輸出(XA<1:0和/XA<1:0>)和控制信號/CHIP；一解碼器陣16，該解碼器陣16輸入冗余選擇器14的輸出(XEN和RXEN)、預解碼電路18的輸出(XA<1:0和/XA<1:0>)和控制信號(ERASE)；以及一個電荷泵電路20，該電荷泵電路在控制信號ERASE為電源電平(VCC)時向增壓電源線(VEP)提供升壓或增壓電平(VPP)，并在控制信號ERASE為地電平(VSS)時向增壓電源線(VEP)提供電源電平(VCC)。
解碼器陣16包括多數(shù)個解碼器(XDEC)50～56，每個解碼器輸入一個預解碼電路18的輸出(XA<0和/XA<0>和(XA<1和/XA<1>)，以及相對應的冗余選擇器14的輸出XEN；一冗余解碼器(RXDEC)58，其輸入冗余確定電路12的輸出RXEN；以及一個電平移動器(LS1)，其輸入控制信號(ERASE)。
每解碼器(XDEC和RXDEC)包括一個邏輯柵極(NA)，其將每個地址解碼；一個逆變器(INV)，其輸入邏輯柵極(NA)的輸出；一個傳輸柵極(CM00)，其源極與逆變器(INV)的輸出連接，并且其漏極與其相對應的控制柵極(WL)連接；一電平移動器(LS0)，其輸入邏輯柵極(NA)的輸出和逆變器(INV)的輸出；以及一傳輸柵極(CM01)，其源極與電平移動器(LS0)的輸出連接，并且其漏極與其相對應的控制柵極(WL)連接。
傳輸柵極(CM00)包括一PMOS晶體管，其柵極被設置為電平移動器LS1的輸出(ER)；以及一NMOS晶體管，其柵極被設置為電平移動器LS1的輸出(ER)。
傳輸柵極(CM01)包括一PMOS晶體管，其柵極被設置為電平移動器LS1的輸出(ER)；以及一NMOS晶體管，其柵極被設置為電平移動器LS1的輸出(ER)。
以下對現(xiàn)有的解碼電路1的操作劃分為如下幾個部分進行說明讀操作(a)、抹除操作(b)、批抹除操作(c)。
(a)讀操作當數(shù)據(jù)由EEPROM(快閃EEPROM)讀出時，控制信號/CHIP被設定為電源電平(VCC)并且控制信號ERASE被保持在地電平(VSS)。在此情況下，地址信號A<1:0>被輸入。由于此時控制信號/CHIP被設定在電源電平(VCC)，增壓電源線(VEP)采用電源電平(VCC)和控制信號ERASE被設為地電平(VSS)。這樣，電平移動器LS1的輸出ER產生地電平(VSS)并且其輸出/ER采用電源電平(VCC)。
冗余元件10的輸出(RDDEN，RA<1:0>和/RA<1:0>)分別保持在一個預定的邏輯電平。即，當不要求冗余替換時，RDDEN保持在地電平(VSS)，而當要求冗余替換時，RDDEN保持在電源電平(VCC)并且冗余釋放地址數(shù)據(jù)保持一個與需要替換的控制柵極WL<m>(其中m＝0，1，2和3)相對應的電位。
當輸入地址信號A<1:0>時，預解碼電路18將地址信號A<n>(其中n＝0和1)轉換為補碼地址信號XA<n>(其中n＝0和1)和/XA<n>(其中n＝0和1)并將它們輸出。
如果冗余元件10的輸出RA<n>(其中n＝0和1)的值為電源電平(VCC)，那么冗余確定電路12向相應的冗余地址RXA<n>(其中n＝0和1)輸出地址信號XA<n>(其中n＝0和1)，而如果輸出RA<n>(其中n＝0和1)的值為地電平(VSS)，那么冗余確定電路12向相應的冗余地址RXA<n>(其中n＝0和1)輸出地址信號/XA<n>(其中n＝0和1)。
即，當冗余確定電路12的輸出RXA<n>(其中n＝0和1)的值為電源電平(VCC)時，RA<n>(其中n＝0和1)的值采用電源電平(VCC)并且地址信號XA<n>(其中n＝0和1)被帶至電源電平(VCC)。另一種選擇是，/RA<n>(其中n＝0和1)的值采用電源電平(VCC)并且地址信號/XA<n>(其中n＝0和1)采用電源電平(VCC)。這樣，輸入地址A<n>(其中n＝0和1)和冗余釋放地址RA<n>(其中n＝0和1)被帶至一致。
當關于輸入地址A<1:0>和冗余釋放地址RA<1:0>一致的信息(根據(jù)向預解碼器18輸出的XA<1:0>和/XA<1:0>和冗余確定電路12輸出的RXA<1:0>)被傳送到冗余選擇器14時，冗余選擇器對所有冗余地址RXA<1:0>和冗余替換標志RDDEN進行邏輯乘操作，從而決定是否要求冗余替換。當要求冗余替換時，該冗余選擇器分別向RXEN和XEN輸出電源電平(VCC)和地電平(VSS)。當不要求冗余替換時，冗余選擇器分別向RXEN和XEN輸出地電平(VSS)和電源電平(VCC)。
構成解碼器陣50～58的每一個解碼器都與地址信號(XA<0>和/XA<0>)之一，地址信號(XA<1>和/XA<1>)之一，以及冗余選擇器的輸出XEN進行邏輯乘操作，從而選定相應的控制柵極WL<m>(其中m＝0，1，2和3)。進一步地，根據(jù)冗余選擇器的輸出RXEN選定相應的冗余控制柵極。
例如，當不要求冗余替換時，即XEN為電源電平(VCC)并且RXEN為地電平(VSS)時，將輸入地址A<1:0>由預解碼器18傳送至解碼器，并且將關于是否要求冗余替換的決定結果通過預解碼器18和冗余確定電路12傳送至每個相應的解碼器，從而選擇對應輸入地址A<1:0>的控制柵極WL<m>(其中m＝0，1，2和3)。
當要求冗余替換時，即XEN為地電平(VSS)并且RXEN為電源電平(VCC)時，將關于是否要求冗余替換的決定結果通過預解碼器18、冗余確定電路12和冗余選擇器14傳送至每個相應的解碼器，從而選擇對應的冗余控制柵極RWL。
由于此時關于是否要求冗余替換的決定結果通過預解碼器18、冗余確定電路12和冗余選擇器14傳送至每個相應的解碼器，那么控制柵極WL<3:0>被帶入不選擇。
在驅動選定的控制柵極的解碼器中，邏輯柵極NA的輸出由電源電平(VCC)變?yōu)榈仉娖?VSS)，并且逆變器INV的輸出從地電平(VSS)變?yōu)殡娫措娖?VCC)。由于此時構成傳輸柵極(CM00)的PMOS晶體管的柵極信號ER和構成傳輸柵極(CM00)的NMOS晶體管的柵極信號/ER分別為地電平(VSS)和電源電平(VCC)，選定的控制柵極WL被構成傳輸柵極(CM00)的晶體管驅動至電源電平(VCC)。
在上述操作過程中，控制信號ERASE保持地電平(VSS)，并且輸入了控制信號ERASE的電荷泵電路20向增壓電源線(VEP)提供電源電平(VCC)。
(b)抹除操作當存儲于EEPROM(快閃EEPROM)中的數(shù)據(jù)被抹除時，一控制信號/CHIP被設定在電源電平(VCC)并且一控制信號ERASE被保持在地電平(VSS)。在這種情況下，地址信號A<1:0>被輸入。由于此時的控制信號/CHIP被設定在電源電平(VCC)，增壓電源線(VEP)采用電源電平(VCC)并且控制信號ERASE被設定為地電平(VSS)。這樣，電平移動器的輸出ER接受地電平并且其輸出/ER采用電源電平(VCC)。冗余元件10的輸出(RDDEN，RA<1:0>和/RA<1:0>)分別保持在一個預定的邏輯電平。
當不要求冗余替換時，RDDEN保持在地電平(VSS)。而當要求冗余替換時，RDDEN保持在電源電平(VCC)，冗余釋放地址數(shù)據(jù)保持在一對應于需要的替換的控制柵極WL<m>(其中m＝0，1，2和3)的電壓。
當輸入地址信號A<1:0>時，預解碼電路18將地址信號A<n>(其中n＝0和1)轉換為補碼地址信號XA<n>(其中n＝0和1)和/XA<n>(其中n＝0和1)并將它們輸出。
如果冗余元件10的輸出RA<n>(其中n＝0和1)的值為電源電平(VCC)，那么冗余確定電路12向相應的冗余地址RXA<n>(其中n＝0和1)輸出地址信號/XA<n>(其中n＝0和1)，而如果輸出RA<n>(其中n＝0和1)的值為地電平(VSS)，那么冗余確定電路12向相對應的冗余地址RXA<n>(其中n＝0和1)輸出地址信號/XA<n>(其中n＝0和1)。
當冗余確定電路12的輸出RXA<n>(其中n＝0和1)的值為電源電平(VCC)時，RA<n>(其中n＝0和1)的值采用電源電平(VCC)并且地址信號XA<n>(其中n＝0和1)被帶至電源電平(VCC)。另一種選擇是，/RA<n>(其中n＝0和1)的值采用電源電平(VCC)并且地址信號/XA<n>(其中n＝0和1)采用電源電平(VCC)。這樣，輸入地址A<n>(其中n＝0和1)和冗余釋放地址RA<n>(其中n＝0和1)被帶至一致。
當關于輸入地址A<1:0>和冗余釋放地址RA<1:0>一致的信息通過預解碼器18和冗余確定電路12被傳送到冗余選擇器14時，冗余選擇器對所有冗余地址RXA<1:0>和冗余替換標志RDDEN進行邏輯乘操作，從而決定是否要求冗余替換。當要求冗余替換時，該冗余選擇器分別向RXEN和XEN輸出電源電平(VCC)和地電平(VSS)。當不要求冗余替換時，冗余選擇器分別向RXEN和XEN輸出地電平(VSS)和電源電平(VCC)。
構成解碼器陣16的每一個解碼器都與地址信號XA<0>和/XA<0>之一，地址信號XA<1>和/XA<1>之一，以及冗余選擇器14的輸出XEN進行邏輯乘操作，從而選擇相應的控制柵極WL<m>(其中m＝0，1，2和3)。進一步地，根據(jù)冗余選擇器14的輸出RXEN選定相應的冗余控制柵極。
例如，當不要求冗余替換時，即XEN為電源電平(VCC)并且RXEN為地電平(VSS)時，將輸入地址A<1:0>由預解碼器18傳送至解碼器，并且將關于是否要求冗余替換的決定結果通過預解碼器18和冗余確定電路12和冗余選擇器14傳送至每個相應的解碼器，從而選擇對應輸入地址A<1:0>的控制柵極WL<m>(其中m＝0，1，2和3)。
當要求冗余替換時，即XEN為地電平(VSS)并且RXEN為電源電平(VCC)時，將關于是否要求冗余替換的決定結果通過預解碼器18、冗余確定電路12和冗余選擇器14傳送至每個相應的解碼器，從而選擇對應的冗余控制柵極RWL。
由于此時關于是否要求冗余替換的決定結果通過預解碼器18、冗余確定電路12和冗余選擇器14傳送至每個相應的解碼器，那么控制柵極WL<3:0>被帶入不選擇。
當控制信號ERASE接著由地電平(VSS)上升至電源電平(VCC)時，被輸入了控制信號ERASE的電荷泵電路20向其對應的增壓電源線(VEP)提供一增壓電壓(VPP)，并且電平移動器(LS1)的輸出/ER變?yōu)榈仉娖?VSS)且其輸出ER被轉換到增壓電平(VPP)。
由于向增壓電源線(VEP)提供了增壓電平(VPP)，解碼器內驅動選定控制柵極的電平移動器(LS1)的輸出變?yōu)樵鰤弘娖?VPP)并且其輸出/EP被帶至地電平(VSS)，從而選定的控制柵極通過相應的電平移動器(LS1)和傳輸柵極(CM01)被驅動至增壓電平(VPP)。
(C)批抹除操作當EEPROM(快閃EEPROM)的數(shù)據(jù)被全體抹除時，首先將一控制信號/CHIP設定為電源電平(VCC)并將一控制信號ERASE保持在地電平(VSS)。由于此時該控制信號/CHIP設定為電源電平(VCC)并且該控制信號ERASE保持在地電平(VSS)，一增壓電壓線(VEP)采用電源電平(VCC)并且控制信號ERASE被設定為地電平(VSS)。這樣，電平移動器LS1的輸出ER接受地電平(VSS)并且其輸出/ER采用電源電平(VCC)。冗余元件的輸出(RDDEN，RA<1:0>和/RA<1:0>)分別保持一個預定的邏輯電平。
當不要求冗余替換時，RDDEN保持在地電平(VSS)，而當要求冗余替換時，RDDEN保持在電源電平(VCC)并且冗余釋放地址數(shù)據(jù)保持一個與需要替換的控制柵極WL<m>(其中m＝0，1，2和3)相對應的電位。
當此情況下控制信號/CHIP被轉換到地電平(VSS)時，預解碼電路18向補碼地址信號XA<n>(其中n＝0和1)和/XA<n>(其中n＝0和1)輸出電源電平(VCC)。
由于補碼地址信號XA<n>(其中n＝0和1)和/XA<n>(其中n＝0和1)都為電源電平(VCC)，冗余確定電路12向冗余地址RXA<1:0>輸出電源電平(VCC)，而不取決于冗余元件10的輸出RA<n>(其中n＝0和1)。由于控制信號/CHIP是電地平(VSS)，冗余選擇器14向XEN和RXEN輸出電源電平(VCC)。
另一方面，構成解碼器陣16的每一個解碼器都與地址信號XA<0>和/XA<0>之一，地址信號XA<1>和/XA<1>之一，以及冗余選擇器14的輸出XEN進行邏輯乘操作，從而選擇相應的控制柵極WL<m>(其中m＝0，1，2和3)。進一步地，根據(jù)冗余選擇器14的輸出RXEN選定相應的冗余控制柵極RWL。但是，所有的控制柵極WL<3:0>和冗余控制柵極RWL都被選定，將解碼器和冗余解碼器的所有輸出都帶至電源電平(VCC)。
在驅動選定控制柵極的解碼器中，邏輯柵極NA的輸出由電源電平(VCC)轉換到地電平(VSS)，逆變器INV的輸出由地電平(VSS)轉換到電源電平(VCC)，并且電位移動器(LS0)的輸出被轉換到電源電平(VCC)。
當控制信號ERASE接著由地電平(VSS)上升至電源電平(VCC)時，電荷泵電路20向其對應的增壓電源線(VEP)提供一增壓電壓(VPP)，并且電平移動器(LS1)的輸出/ER變?yōu)榈仉娖?VSS)且其輸出ER被轉換到增壓電平(VPP)。
由于向增壓電源線(VEP)提供了增壓電平(VPP)，解碼器內驅動選定控制柵極的電平移動器(LS0)的輸出變?yōu)樵鰤弘娖?VPP)并且其輸出/EP被帶至地電平(VSS)，從而選定的控制柵極通過相應的電平移動器(LS0)和傳輸柵極(CM01)被驅動至增壓電平(VPP)。
由于在EEPROM(快閃EEPROM)的數(shù)據(jù)抹除中控制柵極被驅動到一高于普通電路的電源電平的增壓電平(VPP約12V)，所有連接到控制柵極的MOS晶體管和增壓電源線(VEP)都需要一個大于增壓電平(VPP約12V)的耐受電壓。
通常，MOS晶體管的高耐受性是通過加厚柵極氧化膜和加長柵極長度從而釋放MOS晶體管相關端子之的電場來實現(xiàn)的。但是，由此產生的問題是MOS晶體管的驅動能力下降。
在現(xiàn)有的解碼電路中，電位移動器(LS0和LS1)和傳輸柵極(CM00和CM01)分別由高耐受MOS晶體管組成。但是，控制柵極在讀取時被驅動通過傳輸柵極(CM00)。這樣，就會發(fā)生構成傳輸柵極(CM00)的每個MOS晶體管的驅動能力的下降導致控制柵極操作的延遲。該延遲在溝道遷移率較低的P型MOS晶體管驅動的控制柵極(WL)上升時特別明顯。
在抑制控制柵極上升延遲的方法中，已經的方法是增加構成傳輸柵極(CM00)的每個P型MOS晶體管的柵極的寬度，從而確保傳輸柵極(CM00)的驅動能力。但是，由于傳輸柵極(CM00)需要一個較長的柵極以實現(xiàn)其高耐受性的用途，并且每個控制柵極都需要該傳輸柵極(CM00)，因此無法避免占用面積的增加。
即使在不論是選定的控制柵極WL<m>(其中m＝0，1，2和3)或是控制柵極WL<m>(其中m＝0，1，2和3)未被選定，現(xiàn)有的解碼電路需要將是否要求冗余替換的確定結果傳送到相應的解碼器，除了通過傳輸輸入地址A<n>的通道以外，還要通過預解碼器、冗余確定電路和冗余選擇器。因此在讀操作時在通道中會產生延遲。
在現(xiàn)有的解碼電路中，所有控制柵極(WL<3:0>和RWL)在批抹除時都被驅動至增壓電平(VPP)，而與是否要求冗余釋放無關。但是，存在這樣一種可能性比如，當控制柵極WL<m>(其中m＝0，1，2和3)發(fā)生漏泄缺陷時，發(fā)生此種漏泄的控制柵極WL<m>(其中m＝0，1，2和3)會被驅動到一增壓電平(VPP)，這樣導致由于控制柵極WL<m>(其中m＝0，1，2和3)的漏泄所引起的增壓電平(VPP)的下降。
另一方面，由于沒有發(fā)生缺陷的控制柵極WL<m>(其中m＝0，1，2和3)也被驅動到增壓電平(VPP)，因此存在增壓電平(VPP)下降的情況下即使控制柵極WL<i>(其中i≠m)沒有缺陷缺陷時也會發(fā)生故障。

發(fā)明內容
針對上述問題提出本發(fā)明。本發(fā)明的目的在于，提供一種非揮發(fā)性半導體存儲器件，所要解決的技術問題是使其具有更快的讀取速度并占用更小的面積。
本發(fā)明的目的及解決其技術問題是采用以下技術方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種非揮發(fā)性半導體存儲器件，其包括存儲單元晶體管，每個存儲單元晶體管都具有一浮動柵極和一控制柵極(WL)；其中所述存儲單元晶體管的控制柵極(WL)根據(jù)一操作狀態(tài)在其選定時，接受一第一電源電壓(VCC)和一第二電源電壓(VPP)，該第二電源電壓(VPP)高于所述第一電源電壓，以及其中一第一NMOS晶體管被設置于第二NMOS晶體管和控制信號(/ER)之間，所述第一NMOS的源極連接到，控制信號(/ER)用于控制一將所述控制柵極(WL)驅動到所述第一電源電壓(VCC)的所述第二NMOS晶體管，所述第一NMOS晶體管的漏極連接到所述第二NMOS晶體管的柵極，并且所述第一NMOS晶體管的柵極連接到所述第一電源電壓(VCC)，一PMOS晶體管與所述第二NMOS晶體管并聯(lián)設置，并且所述控制柵極(WL)被一包括所述第二NMOS晶體管和所述PMOS晶體管的傳輸柵極驅動。
本發(fā)明的目的及解決其技術問題還采用以下的技術方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種非揮發(fā)性半導體存儲器件，其包括存儲單元晶體管，每個存儲單元晶體管都具有一浮動柵極和一控制柵極(WL)；多數(shù)個解碼器(XDEC)，所述多個解碼器(XDEC)驅動所述控制柵極(WL)；冗余控制柵極(WL)，當所述控制柵極(WL)有缺陷時可以由所述冗余控制柵極(WL)替換；存儲裝置(冗余元件)，所述存儲裝置將有缺陷的控制柵極(WL)的地址存儲；所述存儲單元晶體管的控制柵極(WL)根據(jù)其所選擇的操作狀態(tài)采用一第一電源電壓(VCC)和一第二電源電壓(VPP)，該第二電源電壓(VPP)高于所第一電源電壓；和多數(shù)個冗余選擇器(RXSEL)，用于啟動和停止所述解碼器(XDEC)，每個所述解碼器(XDEC)都提供一個所述冗余選擇器(RXSEL)，其中所述冗余選擇器(RXSEL)輸入保持在所述存儲裝置(冗余元件)并從所述存儲裝置輸出的信號(RA，/RA和RDDEN)。
本發(fā)明與現(xiàn)有技術相比具有明顯的優(yōu)點和有益效果。由以上技術方案可知，為了達到前述發(fā)明目的，本發(fā)明的主要技術內容如下根據(jù)本發(fā)明的一個方面，為了實現(xiàn)上述目的，提供了一種由半存儲單元晶體管構成的非揮發(fā)性半導體存儲器件。每個存儲單元晶體管具有一控制柵極，這樣能夠在操作時采用一第一電源電壓(VCC)和一高于該第一電源電壓的第二電源電壓(VCC)。在一NMOS晶體管的柵極和一連接到該柵極的控制信號(/ER)之間提供一第二NMOS晶體管，該第二NMOS晶體管將該控制柵極(WL)驅動向該第一電源電壓(VCC)。該控制信號(/ER)輸入該第二NMOS晶體管的源極，并且其漏極被連接到該第一NMOS晶體管的柵極。設置一個與該第一NMOS晶體管并聯(lián)的PMOS晶體管。一包括該些NMOS和PMOS晶體管的傳輸柵極驅動控制柵極(WL)。
經由上述可知，本發(fā)明是關于一種非揮發(fā)性半導體存儲器件，提供了一種能夠加速存儲速度和減少占用面積的非揮發(fā)性半導體存儲器件。根據(jù)本發(fā)明的非揮發(fā)性半導體存儲器件中所采用的每個存儲單元晶體管都設置有一個控制柵極，能夠在操作中采取一第一電源電壓(VCC)和一高于該第一電源電壓的第二電源電壓(VPP)。在一將控制柵極(WL)驅動到該第一電源電壓(VCC)的第一NMOS晶體管和一連接到該第一電源電壓(VCC)的柵極的控制信號(/ER)之間設有一個第二NMOS晶體管。該第二NMOS晶體管的源極被輸入該控制信號(/ER)并且其漏極與該第一NMOS晶體管的柵極相連接。該第一NMOS晶體管并聯(lián)設置一PMOS晶體管。一由所述NMOS和PMOS晶體管構成的傳輸柵極驅動該控制柵極(WL)。
借由上述技術方案，本發(fā)明非揮發(fā)性半導體存儲器件至少具有下列優(yōu)點如上所述，柵極被偏置到電源電平(VCC)的NMOS晶體管被加在NMOS晶體管的柵極與控制信號(/ER)之間，該NMOS晶體管組成讀操作時驅動控制柵極(WL)的傳輸柵極(CM00)。因此，將構成傳輸柵極(CM00)的NMOS晶體管的柵極的電壓設定為高于或等于電源電平(VCC)并通過與PMOS晶體管相比而方具有高溝道通過率的NMOS晶體管將控制柵極(WL)驅動至電源電平(VCC)是可能的。這樣，與控制柵極(WL)被PMOS晶體管驅動的情況相比而言，本發(fā)明能夠實現(xiàn)讀取操作的加速并節(jié)省占用面積。
僅輸入在冗余元件中事先被編程和保留的數(shù)據(jù)(RA，/RA和RDDEN)的冗余選擇器(RXSEL)被提分別提供組相關的解碼器(XDEC)，并且解碼器被冗余選擇器的輸出啟動和停止，從而相應的控制門柵極(WL)可以在不等待是否要求冗余替換的確定結果就被選定。這樣，就可能實現(xiàn)讀操作的加速和效率的提高，以及由于對有缺陷的控制柵極(WL)不偏置到高電壓實現(xiàn)可靠性的提高。
綜上所述，本發(fā)明特殊結構的非揮發(fā)性半導體存儲器件，具有更快的讀取速度，并占用更小的面積的功效。其具有上述諸多優(yōu)點及實用價值，并在同類產品中未見有類似的結構設計公開發(fā)表或使用而確屬創(chuàng)新，其不論在結構上或功能上皆有較大改進，在技術上有較大進步，并產生了好用及實用的效果，從而更加適于實用，而具有產業(yè)的廣泛利用價值，誠為一新穎、進步、實用的新設計。
上述說明僅是本發(fā)明技術方案的概述，為了能夠更清楚了解本發(fā)明的技術手段，而可依照說明書的內容予以實施，以下結合附圖通過對權利要求的詳細說明更為充分地揭示本發(fā)明的上述和其他目的及新穎特性。


圖1是現(xiàn)有的解碼電路結構的方框圖。
圖2是現(xiàn)有的冗余選擇器內部結構的電路圖。
圖3是用于說明一個冗余元件的示意圖。
圖4是一個冗余確定電路內部結構的電路圖。
圖5是現(xiàn)有的解碼器陣的結構的方框圖。
圖6是根據(jù)本發(fā)明一個實例的解碼電路的方框圖。
圖7是根據(jù)本發(fā)明的冗余選擇器陣結構的方框圖。
圖8是根據(jù)本發(fā)明的解碼器選擇器陣結構的方框圖。
具體實施例方式
為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據(jù)本發(fā)明提出的非揮發(fā)性半導體存儲器件其具體實施方式
、結構、特征及其功效，詳細說明如后。
以下結合附圖對本發(fā)明最佳實施例進行具體說明。
圖6是顯示本發(fā)明的控制柵極(WL)型解碼電路結構的方框圖。圖7和圖8分別是本解碼電路中采用的相應電路結構方框圖。冗余元件和冗余確定電路與現(xiàn)有技術類似。
本發(fā)明的解碼電路60包括一預解碼電路68，其輸入地址信號A<1:0>和控制信號/CHIP；一冗余元件10，其保持并輸出一冗余替換標志(RDDEN)和一冗余釋放地址(RA)，在要求冗余替換時被設定為電源電平(VCC)；一冗余確定電路12，其輸入冗余元件的輸出(RA<1:0>，/RA<1:0>)和預解碼電路68的輸出(XA<1:0>，/XA<1:0>)；一冗余選擇器陣64，其輸入冗余元件的輸出(RDDEN，RA<1:0>，/RA<1:0>)；一解碼器陣66，其輸入冗余元件10的輸出(RDDEN)、冗余選擇器陣64的輸出(XEN<3:0>)、冗余確定電路12的輸出(RXA<1:0>)、預解碼電路68的輸出(XA<1:0>，/XA<1:0>)，以及一控制信號ERASE；還包括一電荷泵電路70，其響應控制信號ERASE的電源電平(VCC)向一增壓電源線(VEP)提供升壓或增壓電平(VPP)并響應ERASE的地電平(VSS)向與其對應的增壓電源線(VEP)提供電源電平(VCC)。
冗余選擇陣64包括多數(shù)個冗余選擇器，每個冗余選擇器輸入輸出RA<0>和RA/<0>中的一個、輸出RA<0>和RA/<0>中的一個，以及RDDEN。
解碼器陣66包括多數(shù)個解碼器(XDEC)，每個解碼器(XDEC)輸入預解碼電路的輸出XA<0>和/XA<0>中的一個，輸出XA<1>和/XA<1>中的一個，以及相應冗余選擇器的輸出XEN<m>(其中m＝0，1，2和3)；一冗余解碼器(RXDEC)，其輸入冗余確定電路12的輸出RXA<1:0>和冗余元件10的輸出RDDEN；以及一電平移動器(LS1)，其輸入控制信號(ERASE)。
每個解碼器(XDEC和RXDEC)包括一邏輯柵極(NA)，將每個地址解碼；一逆變器(INV)，其輸入邏輯柵極(NA)的輸出；一傳輸柵極(CM00)，其源極與逆變器(INV)的輸出連接并且漏極與控制柵極(WL)連接；一電平移動器(LS0)，其輸入邏輯柵極(NA)的輸出和逆變器(INV)的輸出；一傳輸柵極(CM01)，其源極被設置為電平移動器(LS0)的輸出并且漏極被設置為控制柵極(WL)；以及一NMOS晶體管(NM0)，其源極被設置為電平移動器LS1的輸出(/ER)，并且其柵極對電源電壓(VCC)。
傳輸柵極(CM00)包括一PMOS晶體管，其柵極與電平移動器LS1的輸出(ER)；一NMOS晶體管，其柵極與NMOS晶體管(NMO)的漏極連接。
傳輸柵極(CM01)包括一PMOS晶體管，其柵極與電平移動器LS1的輸出(/ER)連接；一NMOS晶體管，其柵極與電平移動器LS1的輸出(ER)連接。
以下根據(jù)一個實例對本解碼電路的操作分為以下幾部分進行說明讀操作(a)，抹除操作(b)和批抹除操作(c)。
(a)讀操作當數(shù)據(jù)由EEPROM(快閃EEPROM)讀出時，控制信號/CHIP被設定為電源電平(VCC)并且控制信號ERASE被保持在地電平(VSS)。在此情況下，地址信號A<1:0>被輸入。由于此時控制信號/CHIP被設定在電源電平(VCC)，增壓電源線(VEP)采用電源電平(VCC)和控制信號ERASE被設為地電平(VSS)。這樣，電平移動器LS1的輸出ER接受地電平(VSS)并且其輸出/ER采用電源電平(VCC)，并且構成傳輸柵極(CM00)的NMOS晶體管的柵極被一閾值電壓帶至一低于電源電平(VCC)的電壓(VCC-Vt)。
冗余元件10的輸出(RDDEN，RA<1:0>和/RA<1:0>)和確定邏輯電平XEN<3:0>，基于冗余元件的輸出分別保持在一個預定的邏輯電平。
當不要求冗余替換時(RDDEN保持在地電平(VSS))，所有的輸出XEN<3:0>都被分別保持電源電平(VCC)。而當要求冗余替換時(RDDEN保持在電源電平(VCC))，一對應于要求替換的單元的控制柵極WL<m>(其中m＝0，1，2和3)相對應的輸出XEN<其中m＝0，1，2和3>保持在地電平(VSS)，并且其它的輸出(即XEN(i)(其中i≠m))保持電源電平(VCC)。
在這種情況下，當輸入地址信號A<1:0>時，預解碼電路68將地址信號A<n>(其中n＝0和1)轉換為補碼地址信號XA<n>(其中n＝0和1)和/XA<n>(其中n＝0和1)并將它們輸出。如果冗余元件10的輸出RA<n>(其中n＝0和1)的值為電源電平(VCC)，那么冗余確定電路12輸出地址信號/XA<n>(其中n＝0和1)，而如果輸出RA<n>(其中n＝0和1)為地電平(VSS)時，那么冗余確定電路12向相對應的冗余地址RXA<n>(其中n＝0和1)輸出地址信號/XA<n>(其中n＝0和1)。
當冗余地址RXA<n>(其中n＝0和1)的值為電源電平(VCC)時，RA<n>(其中n＝0和1)的值采用電源電平(VCC)并且地址信號XA<n>(其中n＝0和1)被設定為電源電平(VCC)。另一種選擇是，/RA<n>(其中n＝0和1)的值采用電源電平(VCC)并且地址信號/XA<n>(其中n＝0和1)采用電源電平(VCC)。這樣，輸入地址A<n>(其中n＝0和1)和冗余釋放地址RA<n>(其中n＝0和1)被帶至一致。
另一方面，每個構成解碼器陣66的解碼器(XDEC<0:3>)都與地址信號XA<0>和/XA<0>之一，地址信號XA<1>和/XA<1>之一，以及冗余選擇器陣的輸出XEN<m>其中m＝0，1，2和3)進行邏輯乘操作，從而選擇相應的控制柵極WL<m>(其中m＝0，1，2和3)。解碼器RXDEC對冗余確定電路12的輸出RXA<1:0>和冗余元件10的輸出RDDEN進行邏輯乘操作，從而選定相對應的冗余控制柵極RWL。
當不要求冗余替換時，即RDDEN為地電平(VSS)或輸入地址A<1:0>與保持在冗余元件內的冗余釋放地址RA<1:0>不一致時，將輸入地址A<1:0>由預解碼器68傳送至解碼器，從而選定對應輸入地址A<1:0>的控制柵極WL<m>(其中m＝0，1，2和3)。
當要求冗余替換時，即RXEN為電源電平(VCC)并且輸入地址A<1:0>與保留在冗余元件10內冗余釋放地址RA<1:0>一致，關于輸入地址A<1:0>與冗余釋放地址RA<1:0>相一致的信息被傳送到相對應的冗余解碼器，這樣相對應的冗余控制柵極RWL被選定。由于此時保持在冗余元件10中冗余釋放地址RA<1:0>早已通過冗余選擇器RXSEL<m>(其中m＝0，1，2和3)被傳送到解碼器XDEC<m>(其中m＝0，1，2和3)，對應于輸入地址A<1:0>的控制柵極WL<m>(其中m＝0，1，2和3)不被選定。
在驅動選定的控制柵極的解碼器中，邏輯柵極NA的輸出由電源電平(VCC)變?yōu)榈仉娖?VSS)。這樣，逆變器INV的輸出從地電平(VSS)變?yōu)殡娫措娖?VCC)。由于此時構成傳輸柵極(CM00)的NMOS晶體管的柵極被一NMOS晶體管NM0從/ER分離出來，其柵極被自升壓到大約為2*VCC-Vt的電壓。
選定單元的控制柵極被構成傳輸柵極(CM00)的NMOS晶體管和PMOS晶體管驅動到電源電平(VCC)。
還可以去除構成傳輸柵極(CM00)的PMOS晶體管。但是，由于已經進行了自升壓的NMOS晶體管的柵極電壓被認為是隨時間而下降的，最好可將這一點結合使用，將控制柵極保持在電源電平(VCC)。
在上述操作期間，控制信號ERASE保持在地電平(VSS)，并且輸入了控制信號ERASE的電荷泵電路向增壓電源線(VEP)提供電源電平(VCC)。
(b)抹除操作當存儲于EEPROM(快閃EEPROM)中的數(shù)據(jù)被抹除時，一控制信號/CHIP被設定在電源電平(VCC)并且一控制信號ERASE被保持在地電平(VSS)。在這種情況下，地址信號A<1:0>被輸入。由于此時的控制信號/CHIP被設定在電源電平(VCC)，增壓電源線(VEP)采用電源電平(VCC)并且控制信號ERASE被設定為地電平(VSS)。這樣，電平移動器LS1的輸出ER接受地電平并且其輸出/ER采用電源電平(VCC)，并且構成傳輸柵極(CM00)的NMOS晶體管的柵極被一閾值電壓帶至一低于電源電平(VCC)的電壓(VCC-Vt)。
冗余元件10的輸出(RDDEN，RA<1:0>和/RA<1:0>)和基于冗余元件輸出的確定邏輯電平的XEN<3:0>分別保持在一個預定的邏輯電平。
當不要求冗余替換時(RDDEN保持在地電平(VSS))，所有的輸出XEN<3:0>都被分別保持電源電平(VCC)。而當要求冗余替換時(RDDEN為電源電平(VCC))，一對應于需要替換的控制柵極WL<m>(其中m＝0，1，2和3)相對應的輸出XEN<其中m＝0，1，2和3>保持在地電平(VSS)，并且其它的輸出(即XEN(i)(其中i≠m))保持電源電平(VCC)。
在這種情況下，當輸入地址信號A<1:0>時，預解碼電路68將地址信號A<n>(其中n＝0和1)轉換為補碼地址信號XA<n>(其中n＝0和1)和/XA<n>(其中n＝0和1)并由此將它們輸出。
如果冗余元件10的輸出RA<n>(其中n＝0和1)的值為電源電平(VCC)，那么冗余確定電路12向相對應的冗余地址RXA<n>(其中n＝0和1)輸出地址信號/XA<n>(其中n＝0和1)，而如果輸出RA<n>(其中n＝0和1)的值為地電平(VSS)時，那么冗余確定電路12向相對應的冗余地址RXA<n>(其中n＝0和1)輸出地址信號/XA<n>(其中n＝0和1)。
即，當冗余地址RXA<n>(其中n＝0和1)的值為電源電平(VCC)時，RA<n>(其中n＝0和1)的值采用電源電平(VCC)并且地址信號XA<n>(其中n＝0和1)被帶至電源電平(VCC)。另一種選擇是，/RA<n>(其中n＝0和1)的值采用電源電平(VCC)并且地址信號/XA<n>(其中n＝0和1)采用電源電平(VCC)。這樣，輸入地址A<n>(其中n＝0和1)和冗余釋放地址RA<n>(其中n＝0和1)被帶至一致。
另一方面，每個構成解碼器陣66的解碼器(XDEC<0:3>)都與地址信號XA<0>和/XA<0>之一，地址信號XA<1>和/XA<1>之一，以及冗余選擇器陣64的輸出XEN<m>其中(m＝0，1，2和3)進行邏輯乘操作，從而選擇相應的控制柵極WL<m>(其中m＝0，1，2和3)。解碼器RXDEC對冗余確定電路12的輸出RXA<1:0>和冗余元件10的輸出RDDEN進行邏輯乘操作，從而選定相對應的冗余控制柵極RWL。
當不要求冗余替換時，即RDDEN為地電平(VSS)或輸入地址A<1:0>與保持在冗余元件的冗余釋放地址RA<1:0>不一致時，將輸入地址A<1:0>傳送至相應的解碼器，從而選定對應輸入地址A<1:0>的控制柵極WL<m>(其中m＝0，1，2和3)。當要求冗余替換時，即RDDEN為電源電平(VCC)并且輸入地址A<1:0>與保留在冗余元件內冗余釋放地址RA<1:0>一致，關于輸入地址A<1:0>與冗余釋放地址RA<1:0>相一致的信息通過預解碼器68和冗余確定電路12被傳送到相對應的冗余解碼器，這樣相對應的冗余控制柵極RWL被選定。
由于此時保持在冗余元件10中冗余釋放地址RA<1:0>早被傳送到解碼器XDEC<m>(其中m＝0，1，2和3)，對應于輸入地址A<1:0>的控制柵極WL<m>(其中m＝0，1，2和3)不被選定。
在驅動選定控制柵極的解碼器中，邏輯柵極NA的輸出由電源電平(VCC)變?yōu)榈仉娖?VSS)。逆變器INV的輸出從地電平(VSS)轉換為電源電平(VCC)，并且電平移動器(LS0)的輸出變?yōu)殡娫措娖?VCC)。
當控制信號ERASE接著由地電平(VSS)上升至電源電平(VCC)時，被輸入了控制信號ERASE的電荷泵電路向其對應的增壓電源線(VEP)提供一增壓電壓(VPP)，并且電平移動器(LS1)的輸出/ER變?yōu)榈仉娖?VSS)且其輸出ER被轉換到增壓電平(VPP)。
由于向增壓電源線(VEP)提供了增壓電平(VPP)，解碼器內驅動選定控制柵極的電平移動器(LS0)的輸出變?yōu)樵鰤弘娖?VPP)并且其輸出/EP被帶至地電平(VSS)，從而選定的控制柵極通過相應的電平移動器(LS0)和傳輸柵極(CM01)被驅動至增壓電平(VPP)。
(C)批抹除操作當EEPROM(快閃EEPROM)的數(shù)據(jù)被全體抹除時，首先將一控制信號/CHIP設定為電源電平(VCC)并將一控制信號ERASE保持在地電平(VSS)。由于此時該控制信號/CHIP設定為電源電平(VCC)，一增壓電壓線(VEP)采用電源電平(VCC)并且控制信號ERASE被設定為地電平(VSS)。這樣，電平移動器LS1的輸出ER接受地電平(VSS)并且其輸出/ER采用電源電平(VCC)。
冗余元件10的輸出(RDDEN，RA<1:0>和/RA<1:0>)和確定邏輯電平的輸出XEN<3:0>基于冗余元件的輸出分別保持一個預定的邏輯電平。
當不要求冗余替換時(RDDEN保持在地電平(VSS))，所有的輸出XEN<3:0>被分別維持在電源電平(VCC)。而當要求冗余替換時(RDDEN保持在電源電平(VCC))，一需要替換的相應于一控制柵極WL<m>(其中m＝0，1，2和3)的輸出XEN<m>(其中m＝0，1，2和3)保持在地電平(VSS)，并且其他輸出，即XEN<i>(其中i≠m)保持電源電平(VCC)。
當此情況下控制信號/CHIP被轉換到地電平(VSS)時，預解碼電路68向補碼地址信號XA<n>(其中n＝0和1)和/XA<n>(其中n＝0和1)輸出電源電平(VCC)。
由于補碼地址信號XA<n>(其中n＝0和1)和/XA<n>(其中n＝0和1)都為電源電平(VCC)，冗余確定電路12向冗余地址RXA<1:0>輸出電源電平(VCC)，而不取決于冗余元件的輸出RA<n>(其中n＝0和1)。
每一個解碼器(XDEC<0:3>)都對地址信號XA<0>(/XA<0>)和XA<1>(/XA<1>)和冗余選擇器64的輸出XEN<m>(其中m＝0，1，2和3)進行邏輯乘操作，從而驅動相應的控制柵極WL<m>(其中m＝0，1，2和3)。
冗余解碼器(RXDEC)對冗余確定電路12的輸出RXA<1:0>和冗余元件10的輸出RDDEN進行邏輯乘操作，從而驅動相對應的冗余控制柵極RWL。
由于在這種情況下，地址信號XA<1:0>和/XA<1:0>都是電源電平(VCC)并且冗余地址RXA<1:0>也處于電源電平，所有控制柵極WL<3:0>都在不要求冗余替換的情況下被選定，即，RDDEN為地電平(VSS)，并且所有XEN<3:0>都為電源電平(VCC)。當要求冗余替換時，即RDDEN為電源電平(VCC)時，一對應于需要替換的控制柵極WL<m>(其中m＝0，1，2和3)的輸出XEN<m>(其中m＝0，1，2和3)為地電平(VSS)，并且其他輸出XEN<i>(其中i≠m)為電源電平，相對應的控制柵極WL<i>(其中i≠m)和冗余控制柵極被選定。
在驅動選定控制柵極的解碼器中，邏輯柵極NA的輸出由電源電平(VCC)轉換到地電平(VSS)，逆變器INV的輸出由地電平(VSS)轉換到電源電平(VCC)，并且電位移動器(LS0)的輸出被變?yōu)殡娫措娖?VCC)。
當控制信號ERASE接著由地電平(VSS)上升至電源電平(VCC)時，輸入控制信號ERASE的電荷泵電路70向其對應的增壓電源線(VEP)提供一增壓電壓(VPP)，并且電平移動器(LS1)的輸出/ER被變?yōu)榈仉娖?VSS)且其輸出ER被轉換到增壓電平(VPP)。
由于向增壓電源線(VEP)提供了增壓電平(VPP)，解碼器內驅動選定控制柵極的電平移動器(LS0)的輸出被轉換為增壓電平(VPP)并且其輸出/EP被帶至地電平(VSS)，從而選定的控制柵極通過相應的電平移動器(LS0)和傳輸柵極(CM01)被驅動至增壓電平(VPP)。
如上所述，柵極被偏置到電源電平(VCC)的NMOS晶體管被加在NMOS晶體管的柵極與控制信號(/ER)之間，該NMOS晶體管組成讀操作時驅動控制柵極(WL)的傳輸柵極(CM00)。因此，將構成傳輸柵極(CM00)的NMOS晶體管的柵極的電壓設定為高于或等于電源電平(VCC)并通過與PMOS晶體管相比而方具有高溝道通過率的NMOS晶體管將控制柵極(WL)驅動至電源電平(VCC)是可能的。這樣，與控制柵極(WL)被PMOS晶體管驅動的情況相比而言，本發(fā)明能夠實現(xiàn)讀取操作的加速并節(jié)省占用面積。
僅輸入在冗余元件中事先被編程和保留的數(shù)據(jù)(RA，/RA和RDDEN)的冗余選擇器(RXSEL)被提分別提供組相關的解碼器(XDEC)，并且解碼器被冗余選擇器的輸出啟動和停止，從而相應的控制門柵極(WL)可以在不等待是否要求冗余替換的確定結果就被選定。這樣，就可能實現(xiàn)讀操作的加速和效率的提高，以及由于對有缺陷的控制柵極(WL)不偏置到高電壓實現(xiàn)可靠性的提高。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術人員，在不脫離本發(fā)明技術方案范圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術方案的內容，依據(jù)本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術方案的范圍內。
權利要求
1.一種非揮發(fā)性半導體存儲器件，其特征在于其包括存儲單元晶體管，每個存儲單元晶體管都具有一浮動柵極和一控制柵極(WL)；其中所述存儲單元晶體管的控制柵極(WL)根據(jù)一操作狀態(tài)在其選定時，接受一第一電源電壓(VCC)和一第二電源電壓(VPP)，該第二電源電壓(VPP)高于所述第一電源電壓，以及其中一第一NMOS晶體管被設置于第二NMOS晶體管和控制信號(/ER)之間，所述第一NMOS的源極連接到，控制信號(/ER)用于控制一將所述控制柵極(WL)驅動到所述第一電源電壓(VCC)的所述第二NMOS晶體管，所述第一NMOS晶體管的漏極連接到所述第二NMOS晶體管的柵極，并且所述第一NMOS晶體管的柵極連接到所述第一電源電壓(VCC)，一PMOS晶體管與所述第二NMOS晶體管并聯(lián)設置，并且所述控制柵極(WL)被一包括所述第二NMOS晶體管和所述PMOS晶體管的傳輸柵極驅動。
2.一種非揮發(fā)性半導體存儲器件，其特征在于其包括存儲單元晶體管，每個存儲單元晶體管都具有一浮動柵極和一控制柵極(WL)；多數(shù)個解碼器(XDEC)，所述多個解碼器(XDEC)驅動所述控制柵極(WL)；冗余控制柵極(WL)，當所述控制柵極(WL)有缺陷時可以由所述冗余控制柵極(WL)替換；存儲裝置(冗余元件)，所述存儲裝置將有缺陷的控制柵極(WL)的地址存儲；所述存儲單元晶體管的控制柵極(WL)根據(jù)其所選擇的操作狀態(tài)采用一第一電源電壓(VCC)和一第二電源電壓(VPP)，該第二電源電壓(VPP)高于所第一電源電壓；和多數(shù)個冗余選擇器(RXSEL)，用于啟動和停止所述解碼器(XDEC)，每個所述解碼器(XDEC)都提供一個所述冗余選擇器(RXSEL)，其中所述冗余選擇器(RXSEL)輸入保持在所述存儲裝置(冗余元件)并從所述存儲裝置輸出的信號(RA，/RA和RDDEN)。
全文摘要
本發(fā)明是關于一種非揮發(fā)性半導體存儲器件，提供了一種能夠加速存儲速度和減少占用面積的非揮發(fā)性半導體存儲器件。根據(jù)本發(fā)明的非揮發(fā)性半導體存儲器件中所采用的每個存儲單元晶體管都設置有一個控制柵極，能夠在操作中采取一第一電源電壓(VCC)和一高于該第一電源電壓的第二電源電壓(VPP)。在一將控制柵極(WL)驅動到該第一電源電壓(VCC)的第一NMOS晶體管和一連接到該第一電源電壓(VCC)的柵極的控制信號(/ER)之間設有一個第二NMOS晶體管。該第二NMOS晶體管的源極被輸入該控制信號(/ER)并且其漏極與該第一NMOS晶體管的柵極相連接。該第一NMOS晶體管并聯(lián)設置一PMOS晶體管。一由所述NMOS和PMOS晶體管構成的傳輸柵極驅動該控制柵極(WL)。
文檔編號H01L27/115GK1758377SQ200410080720
公開日2006年4月12日 申請日期2004年10月8日 優(yōu)先權日2004年10月8日
發(fā)明者松井克晃 申請人:沖電氣工業(yè)株式會社