專利名稱：與非型閃速存儲裝置及其制造方法
技術領域：
本發(fā)明涉及一種與非(NAND)型閃速存儲裝置，及制造此種裝置的方法，及較具體地說，本發(fā)明涉及能改善字線或選擇線的構圖性能以及集成度的與非型閃速存儲裝置，以及制造此種裝置的方法。
背景技術：
半導體存儲裝置包括一用于儲存數(shù)據(jù)的單元及用于供應一外部電壓至該單元以操作該單元的外圍晶體管。
NAND型閃速存儲裝置是半導體存儲裝置的一種。與非型閃速存儲裝置的少數(shù)存儲單元晶體管經(jīng)由一串結構耦合。需要一選擇晶體管以選擇該串。
圖1為傳統(tǒng)與非型閃速存儲裝置的單元陣列的布局圖。
參考圖1，在一半導體襯底的預定區(qū)內形成相互平行的多個有源區(qū)。一種雜質注入到有源區(qū)101中。另外，漏極選擇線DSL、字線WLa1至WLan和WLb1至WLbn、及源極選擇線SSL在垂直于有源區(qū)101的方向上形成在半導體襯底上。同樣，也形成柵極線。
與非型閃速存儲裝置包括兩種選擇晶體管。第一，用于供應電流至一單元晶體管的漏極選擇晶體管，其工作作為總MOSFET的漏極。漏極選擇晶體管的柵極相互電連接以形成柵極線。該柵極線變成漏極選擇線DSL。第二，一源極選擇晶體管工作作為總MOSFET的源極。源極選擇晶體管的柵極相互電連接以形成柵極線。該柵極線變成源極選擇線SSL。
即是，與非型閃速存儲裝置包括有源區(qū)101、漏極選擇線DSL及源極選擇線SSL。漏極選擇晶體管在有源區(qū)101與漏極選擇線DSL之間的交點中形成，及源極選擇晶體管在有源區(qū)101與源極選擇線SSL之間的交點中形成。閃速存儲單元在有源區(qū)101與字線WLa1至WLan及WLb1至WLbn之間的交點中形成。
這里，字線WLa1至WLan及WLb1至WLbn形成堆疊柵極形狀，但源極選擇線SSL或漏極選擇線DSL并未形成堆疊柵極形狀。所以，源極選擇線SSL或漏極選擇線DSL的浮動柵極和控制柵極必須相互電連接。浮動柵極和控制柵極通過下列方式耦合形成源極選擇線SSL及漏極選擇線DSL，形成接點102于選擇線的預定區(qū)中，以及填充導電材料于接點102中。這里，必須形成圍繞接點102的寬柵極墊102a以獲得接觸區(qū)域。在這種情況下，由于選擇線DSL或SSL的圖案不規(guī)則，用于定義選擇線DSL或SSL或字線WLa1至WLan及WLb1至WLbn的光致抗蝕劑圖案崩潰，如圖2A(103)所示，或選擇線DSL或SSL被限定得很薄，如圖2B(104)所示，因而增加電阻。
另外，集成度因柵極墊102a而未能改善，并且在選擇柵極的構圖工藝中受到限制。

發(fā)明內容
本發(fā)明公開一種與非型閃速存儲裝置及制造此種裝置的方法，藉由形成規(guī)則圖案的字線或源極及漏極選擇線，藉由電連接選擇線的浮動柵極及控制柵極，其能防止因不規(guī)則造成圖案崩潰或被定義得很薄，方法包括在其上形成有用于浮動柵極的多晶硅層的半導體襯底的整個表面上形成一介電層和用于保護的多晶硅層，部份地移除即將成為源極及漏極選擇線的所述多晶硅層上的介電層，及形成用于控制柵極的一多晶硅層及一硅化物層。
本發(fā)明的一個方案是提供一種與非型閃速存儲裝置，包括在一半導體襯底上形成的一隧穿氧化物圖案；在該隧穿氧化物圖案上形成的第一多晶硅圖案，其中該第一多晶硅圖案包括一用于浮動柵極的第一組及一用于部份選擇線的第二組；在所述浮動柵極上形成的介電圖案；及導電圖案，其包括在所述介電圖案上形成的第一導電圖案及在該第二組的第一多晶硅圖案上形成的第二導電圖案；其中所述第一導電圖案形成控制柵極及第二導電圖案與該第二組的第一多晶硅圖案一起形成選擇線。
根據(jù)本發(fā)明的另一方案，一種制造與非型閃速存儲裝置的方法包括以下步驟提供一半導體襯底，在半導體襯底上，于元件隔離區(qū)內形成一元件隔離層，及在規(guī)則間距的元件隔離層之間的有源區(qū)上形成一隧穿氧化物層及一第一多晶硅層的堆疊結構；在包括該第一多晶硅層的所得結構上形成一介電層；移除推定源極選擇線或漏極選擇線形成區(qū)內的介電層；依序形成一第二多晶硅層、一硅化物層及硬掩模圖案于包括該介電層的所得結構上；及藉由使用該硬掩模圖案作為蝕刻阻擋層依序執(zhí)行一蝕刻工藝及自對準蝕刻工藝而形成多個字線及多個選擇線。
這里，在一用于保護的多晶硅層在介電層上形成后，保護性地移除該介電層。
部份地移除該介電層，致使該介電層可留在部份的推定源極選擇線或漏極選擇線形成區(qū)內。
藉由在該介電層留下的區(qū)內使用該介電層作為蝕刻阻擋層，及在該介電層移除的區(qū)內使用該隧穿氧化物層作為蝕刻阻擋層而執(zhí)行該蝕刻工藝。
根據(jù)自對準蝕刻工藝之前的蝕刻工藝，在該隧穿氧化物層曝露的區(qū)內形成一光致抗蝕劑圖案。


圖1為傳統(tǒng)與非型閃速存儲裝置的單元陣列的布局圖；圖2A及2B顯示因選擇線的不規(guī)則性造成的問題的剖面照片；圖3顯示一根據(jù)本發(fā)明優(yōu)選實施例的與非型閃速存儲裝置的布局圖；及圖4A至4F顯示沿圖3切線A-A′的工藝的順序步驟的剖面圖。
附圖標記說明

具體實施方式
根據(jù)本發(fā)明的一優(yōu)選實施例，參考附圖詳細說明一種與非型閃速存儲裝置及制造此種存儲裝置的方法。附圖及說明中相同的參考標記用來表示相同或相似的元件。
圖3為一顯示根據(jù)本發(fā)明優(yōu)選實施例的與非型閃速存儲裝置的布局圖，及圖4A至4F為顯示沿圖3切線A-A′的工藝的順序步驟的剖面圖。
如圖3及4A所示，提供一半導體襯底401，在該半導體襯底上，形成一元件隔離層(未顯示)于一元件隔離區(qū)中；及一隧穿氧化物層402和一用于浮動柵極的第一多晶硅層403的堆疊結構形成在一包括單元區(qū)的有源區(qū)內。這里，該第一多晶硅層403和該隧穿氧化物層402被構圖在與元件隔離區(qū)相同方向上的單元區(qū)內，并且留在元件隔離區(qū)之間的有源區(qū)上。另一方面，當該第一多晶硅層403根據(jù)自對準淺溝槽隔離(SA-STI)方法形成時，該第一多晶硅層403的邊緣與該元件隔離層(未顯示)重迭。
一介電層404形成在包括該第一多晶硅層403的所得結構上，并且一用來保護該介電層404的一第二多晶硅層405形成在該介電層404上。優(yōu)選地，該第二多晶硅層405的厚度形成為對應于第一多晶硅層403之間間隔的一半，致使該第二多晶硅層405可穩(wěn)定沉積在第一多晶硅層403之間。根據(jù)設計規(guī)則，該第二多晶硅層405可形成的厚度為300至500。這里，該介電層404可形成為一ONO結構介電層。
光致抗蝕劑圖案406在該第二多晶硅層405上形成。形成該光致抗蝕劑圖案406以定義后續(xù)工藝中將要形成的漏極選擇線或源極選擇線之間的區(qū)域。這里，光致抗蝕劑圖案406定義大于目標寬度的漏極選擇線或源極選擇線之間的區(qū)域。例如，光致抗蝕劑圖案406打開漏極選擇線區(qū)或源極選擇線區(qū)，致使介電層404不能留在漏極選擇線或源極選擇線上，或部份地打開漏極選擇線或源極選擇線之間的區(qū)域，致使介電層404可留下10至50nm。
如圖3及4B所示，使用光致抗蝕劑圖案406作為蝕刻掩模而依序蝕刻該第二多晶硅層405及該介電層404。優(yōu)選地，該第二多晶硅層405或該介電層404根據(jù)干蝕刻方法使用等離子體蝕刻。另一方面，介電層404可根據(jù)濕蝕刻方法使用化學材料蝕刻。因此，移除推定源極選擇線或漏極選擇線形成區(qū)之間的介電層404，及在選擇線上部份地移除。
在本實施例中，部份地移除介電層404以保留在部分該推定源極選擇線或漏極選擇線形成區(qū)內。不過，也可能移除該推定源極選擇線或漏極選擇線形成區(qū)內的整個介電層404。
當該第二多晶硅層405及該介電層404在單元區(qū)內被移除時，也能在外圍電路區(qū)(未顯示)內被移除。
參考圖3及4C，移除光致抗蝕劑圖案(圖4B所示的406)。一用于控制柵極的第三多晶硅層407及一硅化物層408形成在包括該第二多晶硅層405的所得結構上。在移除了該介電層404的區(qū)域內，該第一多晶硅層403與該第三多晶硅層407相互電氣和物理連接。這里，該第三多晶硅層407形成的厚度為500至1000，及使用鎢形成硅化物層408。
此后，在硅化物層408上形成一硬掩模409用于定義字線及選擇線圖案。在傳統(tǒng)技術中，選擇線圖案之間的間隔定義為大于字線圖案之間的距離，以便形成接點，用于電連接用于浮動柵極的第一多晶硅層403至用于控制柵極的第三多晶硅層407。例如，在90nm閃速存儲裝置的情況下，字線圖案之間的距離定義為95nm，及選擇線圖案之間的距離定義為220nm以便形成接點。然而，根據(jù)本發(fā)明，構圖硬掩模409以使選擇線圖案之間的距離與字線圖案之間的距離相等。
因為選擇線圖案之間的距離等于字線圖案之間的距離，實現(xiàn)了圖案的規(guī)則性。結果，在硬掩模409的構圖工藝中，在硬掩模409上形成的光致抗蝕劑圖案(未顯示)未崩潰，并且不會很薄地定義選擇線圖案。
如圖3及4D所示，藉由使用硬掩模409作為蝕刻掩模來執(zhí)行蝕刻工藝。這里，蝕刻工藝如下進行設定在保留該介電層的區(qū)域內的介電層404作為蝕刻阻擋層，及設定在移除該介電層404的區(qū)域內的隧穿氧化物層402作為蝕刻阻擋層。在外圍電路區(qū)(未顯示)內，藉由使用一柵極氧化物層(未顯示)作為蝕刻阻擋層來蝕刻該硅化物層及多晶硅層。
在下部各層在上述條件下被構圖的情況下，硅化物層408、第三多晶硅層407及第一多晶硅層403在推定源極選擇線或漏極選擇線形成區(qū)之間被依序蝕刻，因而曝露隧穿氧化物層402。硅化物層408及第三多晶硅層407在推定字線形成區(qū)之間被蝕刻，因而曝露該介電層404。另一方面，在介電層404被部份移除的狀態(tài)下，第三多晶硅層407在推定源極選擇線或漏極選擇線形成區(qū)中形成，及因而第一多晶硅層403和第三多晶硅層407被構圖成電氣及物理連接的狀態(tài)。
如圖3及4E所示，形成一光致抗蝕劑圖案410以覆蓋曝露于推定源極選擇線或漏極選擇線形成區(qū)之間的隧穿氧化物層402。當該隧穿氧化物層402在后續(xù)蝕刻工藝中被移除時，光致抗蝕劑圖案410防止半導體襯底401上發(fā)生蝕刻損傷。
如圖3及4F所示，曝露于單元區(qū)中的介電層404、及在介電層404下方形成的第一多晶硅層403根據(jù)自對準蝕刻方法被依序地蝕刻，以形成包括硅化物層408及第三多晶硅層407的控制柵極411，及包括第一多晶硅層403的浮動柵極403。移除光致抗蝕劑圖案(圖4E所示的410)。
因此，選擇線DSL及SSL形成為距離多個字線WLa1至WLan及WLb1至WLbn規(guī)則間隔，在選擇線DSL及SSL中控制柵極411和浮動柵極403相互耦合。
如前面所討論的，根據(jù)本發(fā)明，與非型閃速存儲裝置及制造此種存儲裝置的方法可防止因不規(guī)則性造成圖案崩潰或薄的定義，方法是通過形成規(guī)則圖案的字線或選擇線，通過電連接選擇線的浮動柵極和控制柵極而無需使用接點，并也能通過省略柵極墊而改進集成度。
雖然本發(fā)明已結合本發(fā)明的具體實施例及其附圖詳細說明，但不受其限制。本領域內的技術人員會明白本發(fā)明可以有各種取代、修改及變化，而不背離本發(fā)明的精神及范圍。
權利要求
1.一種與非型閃速存儲裝置，包括隧穿氧化物圖案，形成于一半導體襯底上；第一多晶硅圖案，形成于該隧穿氧化物圖案上，其中所述第一多晶硅圖案包括用于浮動柵極的一第一組及一用于選擇線的部分的第二組；介電圖案，形成于所述浮動柵極上；及導電圖案，其包括在所述介電圖案上形成的第一導電圖案及在該第一多晶硅圖案的該第二組上形成的第二導電圖案，其中所述第一導電圖案形成控制柵極及所述第二導電圖案與該第一多晶硅圖案的該第二組一起形成選擇線。
2.如權利要求1的裝置，進一步包括覆蓋該第一多晶硅圖案的該第二組的部份的另一介電圖案。
3.如權利要求1的裝置，其中所述第一導電圖案包括在所述介電圖案上形成的第二多晶硅圖案；第三多晶硅圖案，形成于所述第二多晶硅圖案上；及第一硅化物圖案，形成于所述第三多晶硅圖案上。
4.如權利要求3的裝置，其中所述第二導電圖案包括第四多晶硅圖案，形成于該第一多晶硅圖案的該第二組上；及第二硅化物圖案，形成于所述第四多晶硅圖案上。
5.一種制造與非型閃速存儲裝置的方法，其包括以下步驟提供一半導體襯底，在該半導體襯底上的一元件隔離區(qū)內形成一元件隔離膜，并且于規(guī)則間隔的所述元件隔離膜之間的有源區(qū)上形成一隧穿氧化物膜和一第一多晶硅層的堆疊結構；在包括該第一多晶硅層的所得結構上形成一介電膜；移除在推定源極選擇線或漏極選擇線形成區(qū)內的該介電膜；依序地形成一第二多晶硅層、一硅化物層及硬掩模圖案于包括該介電膜的所得結構上；及藉由使用所述硬掩模圖案作為一蝕刻阻擋膜依序地執(zhí)行一蝕刻工藝及一自對準蝕刻工藝，形成多個字線及多個選擇線。
6.如權利要求5的方法，其中在一用于保護的多晶硅層在該介電膜上形成后，該介電膜被保護性地移除。
7.如權利要求5的方法，其中部份地移除該介電膜致使該介電膜可留在部份的所述推定源極選擇線或漏極選擇線形成區(qū)內。
8.如權利要求5的方法，其中在該蝕刻工藝中，在保留該介電膜的區(qū)內使用該介電膜作為該蝕刻阻擋膜，及在移除該介電膜的區(qū)內使用該隧穿氧化物膜作為該蝕刻阻擋膜。
9.如權利要求5的方法，其中根據(jù)在自對準蝕刻工藝之前的蝕刻工藝，在曝露該隧穿氧化物膜的區(qū)內形成一光致抗蝕劑圖案。
全文摘要
本發(fā)明公開一種與非(NAND)型閃速存儲裝置及制造此種裝置的方法，通過形成規(guī)則圖案的字線或源極和漏極選擇線，通過電連接所述選擇線的浮動柵極和控制柵極，其能防止因不規(guī)則造成的圖案崩潰或較薄定義，方法包括在其上形成有用于浮動柵極的多晶硅層的半導體襯底的整個表面上形成介電層和用于保護的多晶硅層，部分地移除將成為源極及漏極選擇線的多晶硅層上的介電層，以及形成一用于控制柵極的多晶硅層和一硅化物層。
文檔編號H01L21/8247GK1691335SQ20041006413
公開日2005年11月2日 申請日期2004年8月19日 優(yōu)先權日2004年4月19日
發(fā)明者李秉起 申請人:海力士半導體有限公司