專利名稱：混合平面和FinFET CMOS器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成半導(dǎo)體器件，更具體地，涉及在同一個(gè)半導(dǎo)體襯底上制造的包括平面單柵極互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件和雙柵極器件，即FinFET的集成半導(dǎo)體電路。在一個(gè)例子中，平面單柵極CMOS器件是在絕緣體上硅(SOI)層上形成的nFET，而FinFET是具有表面取向在(110)方向上的垂直溝道的pFinFET結(jié)構(gòu)?；蛘撸矫鎲螙艠OCMOS器件為在具有(110)表面取向的薄SOI層上形成的pFET，而FinFET為具有(100)表面取向的垂直溝道的nFinFET。本發(fā)明還提供制造本發(fā)明的集成半導(dǎo)體電路的方法。
背景技術(shù)：
在目前的半導(dǎo)體技術(shù)中，通常沿一個(gè)表面取向的方向在半導(dǎo)體晶片上制造互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件，例如，nFET和pFET。具體地，大多數(shù)半導(dǎo)體器件在Si襯底上制造，從而具有(100)表面取向。
已知電子對(duì)于(100)Si表面取向具有高遷移率，而空穴對(duì)于(110)表面取向具有高遷移率。即，在(100)Si上空穴遷移率的值比該晶體取向相應(yīng)的電子空穴遷移率低大約2×-4×。為了補(bǔ)償該差異，通常設(shè)計(jì)pFET具有更大的寬度，以便使上拉電流與nFET的下拉電流平衡，并且實(shí)現(xiàn)一致的電路切換；不希望nFET具有較大的寬度，因?yàn)樗鼈儠?huì)占用大量的芯片面積。另一方面，在(110)Si上的空穴遷移率比(100)Si上高2×；因此，在(110)表面上形成的pFET將比在(100)表面上形成的pFET表現(xiàn)出高得多的驅(qū)動(dòng)電流。不幸的是，在(110)Si表面上的電子遷移率與在(100)Si表面相比顯著降低。
常規(guī)pFET和nFET為平面單柵極器件，與雙柵極器件相比，由于非常短的溝道長(zhǎng)度，一般子域值電壓特性和驅(qū)動(dòng)電流較差。雙柵極結(jié)構(gòu)與常規(guī)平面器件相比，提供改善的子域值特性和驅(qū)動(dòng)電流。特別重要的一種雙柵極器件是FinFET。FinFET是包括高并且薄的垂直溝道區(qū)的雙柵極器件。
由于垂直溝道結(jié)構(gòu)，具有(100)表面取向的晶片可以用來(lái)制造具有(110)溝道表面取向的FinFET。在這種情況下，pFinFET相對(duì)于在具有(100)表面取向的晶片上制造的常規(guī)CMOS器件表現(xiàn)出提高的遷移率。但是，在(100)表面取向上制造的nFinFET與在(100)表面溝道取向上制造的常規(guī)nFET相比表現(xiàn)出遷移率退化。
雖然在半導(dǎo)體晶片上形成不同類型的平面單柵極器件或不同類型的雙柵極器件是已知的，但是存在按照增強(qiáng)每個(gè)器件性能的表面取向形成器件的方式在同一個(gè)晶片上集成平面和FinFET器件的需求。具體地，需要提供包括至少一個(gè)作為平面CMOS器件的nFET和至少一個(gè)作為另一個(gè)器件的pFinFET的集成半導(dǎo)體電路。pFinFET應(yīng)當(dāng)以表面溝道沿(110)方向取向的結(jié)構(gòu)制造?；蛘?，需要提供由在晶片上制造的具有(110)表面取向的nFinFET(從而nFinFET具有(100)表面取向)和具有(110)表面取向的平面pFET器件構(gòu)成的電路。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種在同一個(gè)半導(dǎo)體襯底上包括至少一個(gè)FinFET器件和至少一個(gè)平面單柵極FET器件的集成半導(dǎo)體電路。
本發(fā)明的另一個(gè)目的是提供一種包括按照每個(gè)器件沿增強(qiáng)器件性能的方向取向的方式在同一個(gè)半導(dǎo)體襯底上制造的至少一個(gè)FinFET器件和至少一個(gè)平面單柵極FET器件的集成半導(dǎo)體電路。
本發(fā)明的再一個(gè)目的是提供一種包括nFET和pFinFET的集成半導(dǎo)體電路，其中pFinFET結(jié)構(gòu)具有(110)表面取向，而nFET具有(100)表面取向。
本發(fā)明的又一個(gè)目的是提供一種包括pFET和nFinFET的集成半導(dǎo)體電路，其中pFET結(jié)構(gòu)具有(110)表面取向。
本發(fā)明的另一個(gè)目的是提供一種提供混合平面和FinFET CMOS器件的簡(jiǎn)單而容易的方法。
通過(guò)在修整FinFET有源器件區(qū)的寬度中使用抗蝕劑成象和構(gòu)圖的硬掩模，并且隨后在使FET器件區(qū)的厚度減薄中使用抗蝕劑成象和蝕刻，在本發(fā)明中實(shí)現(xiàn)這些和其它目的和優(yōu)點(diǎn)。形成修整的有源FinFET器件區(qū)使其垂直于減薄的FET器件區(qū)。此外，形成FinFET器件區(qū)，從而其取向在(110)方向，而減薄的FET器件區(qū)的取向在(100)方向?；蛘?，襯底是(110)表面取向的晶片，F(xiàn)inFET具有(100)表面取向，而平面單柵極器件具有(110)表面取向。
從廣義上講，本發(fā)明的方法包括以下步驟提供包括位于埋置絕緣層上的至少頂部半導(dǎo)體層的絕緣體上硅結(jié)構(gòu)，所述頂部半導(dǎo)體層具有至少一個(gè)位于該結(jié)構(gòu)的FinFET區(qū)中的構(gòu)圖的硬掩模和至少一個(gè)位于該結(jié)構(gòu)的FET區(qū)中的構(gòu)圖的硬掩模；保護(hù)FET區(qū)，并且修整在所述FinFET區(qū)中的所述至少一個(gè)構(gòu)圖的硬掩模；蝕刻沒有被所述硬掩模保護(hù)的頂部半導(dǎo)體的暴露部分，停止在所述埋置絕緣層上，所述蝕刻限定了FinFET有源器件區(qū)和FET有源器件區(qū)，所述FinFET有源器件區(qū)垂直于FET有源器件區(qū)；保護(hù)FinFET有源器件區(qū)，并且使FET有源器件區(qū)減薄，從而FET器件區(qū)的高度小于FinFET有源器件區(qū)的高度；在FinFET有源器件區(qū)的每個(gè)暴露的垂直表面上形成柵極介質(zhì)，同時(shí)在FET器件區(qū)的暴露的水平表面上形成柵極介質(zhì)；以及在柵極介質(zhì)的每個(gè)暴露表面上形成構(gòu)圖的柵極電極。
本發(fā)明還涉及包括位于絕緣體上硅襯底的埋置絕緣層頂上的至少一個(gè)pFinFET和至少一個(gè)nFET的集成半導(dǎo)體電路，所述至少一個(gè)nFET位于絕緣體上硅襯底的頂部半導(dǎo)體層的表面上，所述至少一個(gè)pFinFET具有垂直于所述至少一個(gè)nFET的垂直溝道?；蛘?，集成半導(dǎo)體電路包括位于絕緣體上硅襯底的埋置絕緣層頂上的至少一個(gè)nFinFET和至少一個(gè)pFET，所述至少一個(gè)pFET位于絕緣體上硅襯底的頂部半導(dǎo)體層的表面上，所述至少一個(gè)nFinFET具有垂直于所述至少一個(gè)pFET的垂直溝道。
廣義上講，本發(fā)明的集成半導(dǎo)體電路包括位于絕緣體上硅襯底的埋置絕緣層頂上的至少一個(gè)FinFET和至少一個(gè)平面單柵極FET，所述至少一個(gè)平面單柵極FET包括有源區(qū)，該有源區(qū)包括絕緣體上硅襯底的構(gòu)圖的頂部半導(dǎo)體層，所述至少一個(gè)FinFET具有垂直于所述至少一個(gè)平面單柵極FET的垂直溝道。


圖1示出了在本發(fā)明中采用的初始SOI襯底的示意圖(剖面圖)。
圖2示出了在圖1的SOI襯底的上表面上含有氧化物層的結(jié)構(gòu)的示意圖(剖面圖)。
圖3示出了在圖2所示的結(jié)構(gòu)上面含有帽蓋層的結(jié)構(gòu)的示意圖(剖面圖)。
圖4示出了在使用光刻形成用于限定有源器件區(qū)的抗蝕劑圖形之后的結(jié)構(gòu)的示意圖(剖面圖)。
圖5示出了在相對(duì)于抗蝕劑圖形選擇性地蝕刻帽蓋層和氧化物層之后的結(jié)構(gòu)的示意圖(剖面圖)。
圖6示出了在去掉抗蝕劑圖形并且形成阻擋FET器件區(qū)的抗蝕劑圖形之后的結(jié)構(gòu)的示意圖(剖面圖)。
圖7示出了在修整FinFET硬掩模之后結(jié)構(gòu)的示意圖(剖面圖)。
圖8示出了在去掉阻擋掩模并且蝕刻SOI襯底的頂部半導(dǎo)體層的暴露表面形成FinFET和FET有源器件區(qū)之后結(jié)構(gòu)的示意圖(剖面圖)。
圖9示出了在阻擋FinFET有源器件區(qū)并且從FET器件區(qū)去掉硬掩模之后結(jié)構(gòu)的示意圖(剖面圖)。
圖10示出了在使FET有源器件區(qū)減薄到高度小于FinFET有源器件區(qū)的高度之后結(jié)構(gòu)的示意圖(剖面圖)。
圖11示出了在FinFET有源器件區(qū)的垂直表面上和FET有源器件區(qū)的水平表面上形成柵極介質(zhì)之后結(jié)構(gòu)的示意圖(剖面圖)。
圖12示出了含有淀積的柵極導(dǎo)體材料的結(jié)構(gòu)的示意圖(剖面圖)。
圖13示出了含有構(gòu)圖的柵極電極的結(jié)構(gòu)的示意圖(垂直于柵極的剖面圖)。
圖14示出了本發(fā)明的最終結(jié)構(gòu)的的示意圖(垂直于柵極視圖的剖面圖)。
具體實(shí)施例方式
現(xiàn)在通過(guò)參考本申請(qǐng)的附圖詳細(xì)描述提供混合平面和FinFETCMOS器件及其形成方法的本發(fā)明。在附圖中，相似的和相對(duì)應(yīng)的元件用相似的數(shù)字表示。應(yīng)當(dāng)注意，在下面的介紹和附圖中示出了單個(gè)nFET和單個(gè)pFinFET。雖然在附圖中僅提供了單個(gè)nFET和單個(gè)pFinFET，但是本發(fā)明同樣適用于在SOI襯底上對(duì)于每種形成多個(gè)器件。另外，所制造的結(jié)構(gòu)中垂直器件為nFinFET，平面器件為pFET。
圖1示出了可以用在本發(fā)明中的初始絕緣體上硅(SOI)襯底10。SOI襯底10包括在底部半導(dǎo)體層12和頂部半導(dǎo)體層16之間的埋置的絕緣區(qū)14。頂部半導(dǎo)體層16在本領(lǐng)域中有時(shí)稱作SOI襯底的SOI層。SOI層是SOI襯底中通常形成有源器件的層。
這里所用來(lái)描述底部半導(dǎo)體層12和頂部半導(dǎo)體層16的術(shù)語(yǔ)“半導(dǎo)體”表示任何半導(dǎo)體材料，包括，例如，Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半導(dǎo)體。這里還希望包括這些半導(dǎo)體構(gòu)成的多層。在優(yōu)選實(shí)施例中，兩個(gè)半導(dǎo)體層，即，SOI襯底10的底部半導(dǎo)體層12和頂部半導(dǎo)體層16都由Si構(gòu)成。
埋置絕緣層14可以是晶體或非晶體氧化物或氮化物。在本發(fā)明的優(yōu)選實(shí)施例中，埋置絕緣層14是氧化物。埋置絕緣層14可以是連續(xù)的，如圖所示，或者是非連續(xù)的。當(dāng)采用非連續(xù)的埋置絕緣區(qū)時(shí)，絕緣區(qū)作為被半導(dǎo)體材料環(huán)繞的分隔開的島存在。SOI襯底10可以是標(biāo)準(zhǔn)(100)取向的晶片、(110)取向的晶片或者任何其它表面取向。SOI襯底的優(yōu)選取向?yàn)?100)表面取向。
可以利用標(biāo)準(zhǔn)工藝形成SOI襯底10，包括，例如，SIMOX(由氧離子注入分開)或粘結(jié)。當(dāng)采用粘結(jié)時(shí)，可以在粘結(jié)工藝之后進(jìn)行可選的減薄步驟?？蛇x的減薄步驟將頂部半導(dǎo)體層的厚度減小的更希望的厚度。
SOI襯底10的頂部半導(dǎo)體層16的厚度從大約100到大約1000，更優(yōu)選厚度從大約500到大約700。SOI襯底10的埋置絕緣層14的厚度從大約10到大約2000，更優(yōu)選厚度從大約1000到大約1500。底部半導(dǎo)體層12的厚度對(duì)本發(fā)明是不重要的。
接下來(lái)，在頂部半導(dǎo)體層16的上暴露表面上形成氧化物層18，提供例如在圖2中所示的結(jié)構(gòu)。具體地，通過(guò)使SOI襯底10的頂部半導(dǎo)體層16經(jīng)過(guò)氧化工藝形成氧化物層18。可以使用濕或干熱氧化工藝進(jìn)行氧化工藝。通常在大約1000℃或更高的溫度下進(jìn)行本發(fā)明此時(shí)所使用的氧化工藝。或者，通過(guò)淀積工藝形成氧化物層18，包括例如化學(xué)氣相淀積(CVD)、等離子體輔助CVD或者化學(xué)溶液淀積。例如在圖2中示出了所得到的包括氧化物層18的結(jié)構(gòu)。
本發(fā)明此時(shí)形成的氧化物層18的厚度可以根據(jù)其所采用的形成條件而變化。但是，通常氧化物層18的厚度從大約200到大約800，更優(yōu)選厚度從大約400到大約600。在本發(fā)明中采用氧化物層18作為隨后Si蝕刻期間的硬掩模，以限定有源區(qū)，并且在柵極堆疊蝕刻以及隔離物蝕刻期間作為保護(hù)FinFET的保護(hù)層。
在SOI襯底10上形成氧化物層18之后，在氧化物層18的暴露的上表面上淀積由硅構(gòu)成的帽蓋層20。例如在圖3中示出了在淀積帽蓋層20之后形成的結(jié)構(gòu)。通過(guò)如濺射蝕刻工藝等淀積工藝形成的帽蓋層20用來(lái)在FinFET修整工藝期間保護(hù)氧化物層18。帽蓋層20通常比氧化物層18薄。具體地，帽蓋層20的厚度從大約10到大約500，更優(yōu)選厚度從大約50到大約100。
本發(fā)明此時(shí)使用光刻來(lái)構(gòu)圖pFinFET有源器件區(qū)和nFET有源器件區(qū)、或者nFinFET和pFET的抗蝕劑圖形。具體地，在帽蓋層20的預(yù)定部分上形成構(gòu)圖的抗蝕劑圖形22(限定FinFET有源器件區(qū))和構(gòu)圖的抗蝕劑圖形24(限定FET有源器件區(qū))。通過(guò)首先在整個(gè)帽蓋層20的表面涂覆光致抗蝕劑，然后用所希望的輻射圖形曝光光致抗蝕劑，并且隨后利用常規(guī)抗蝕劑顯影劑顯影曝光的光致抗蝕劑的圖形，形成構(gòu)圖的抗蝕劑圖形22和24。例如在圖4中示出了包括構(gòu)圖的抗蝕劑圖形22和24的結(jié)構(gòu)。
接著，相對(duì)于抗蝕劑圖形選擇性地蝕刻沒有被抗蝕劑圖形22和24保護(hù)的帽蓋層20和氧化物層18，以分別形成FinFET有源區(qū)和FET有源區(qū)的硬掩模圖形。在本發(fā)明的該步驟中使用的蝕刻為定向反應(yīng)離子蝕刻工藝，或者能夠去掉帽蓋層20和氧化物層18、停止在頂部半導(dǎo)體層16的上表面上的類似的干蝕刻工藝。在例如圖5中示出了在進(jìn)行本發(fā)明的該步驟之后所得到的結(jié)構(gòu)。在蝕刻步驟之后，使用本領(lǐng)域的技術(shù)人員公知的濕溶解剝離工藝或者標(biāo)準(zhǔn)灰化工藝去掉抗蝕劑圖形22和24，從而暴露出硬掩模圖形26和硬掩模圖形28。在本發(fā)明中用硬掩模圖形26限定FinFET的有源區(qū)，用硬掩模圖形28限定平面單柵極FET的有源區(qū)。然后在要形成平面單柵極FET的區(qū)域中形成抗蝕劑掩模30，以提供圖6所示的結(jié)構(gòu)。
如圖6所示，抗蝕劑掩模30覆蓋硬掩模圖形28以及與硬掩模圖形28相鄰的一部分頂部半導(dǎo)體層16。通過(guò)對(duì)圖5所示的結(jié)構(gòu)涂覆光致抗蝕劑，隨后使用光刻工藝構(gòu)圖涂覆的光致抗蝕刻形成抗蝕劑掩模30。
然后，使用化學(xué)氧化物去除工藝選擇性地修整FinFET(p或n)的硬掩模圖形26，特別是硬掩模圖形的氧化物層18。化學(xué)氧化去除(COR)工藝步驟包括在大約30毫托或更低的壓力下和大約25℃或稍稍高于室溫的溫度下將結(jié)構(gòu)暴露在HF和氨的氣體混合物中，更優(yōu)選的壓力在大約1毫托到大約10毫托。氣體HF與氣體氨的比例從大約1∶10到大約10∶1，更優(yōu)選的比例為大約2∶1。
或者，使用濕蝕刻工藝修整FinFET的硬掩模圖形26，其中使用化學(xué)蝕刻劑，例如，氫氟酸，選擇性地去掉氧化物。
例如在圖7中示出了經(jīng)過(guò)修整步驟之后所得到的結(jié)構(gòu)。如圖所示，硬掩模圖形26的氧化物層18比上面的構(gòu)圖的帽蓋層20以及硬掩模圖形28的氧化物層要細(xì)小。在修整步驟之后，利用常規(guī)剝離工藝去掉阻擋FET器件區(qū)的抗蝕劑掩模30。
本發(fā)明此時(shí)采用如反應(yīng)離子蝕刻、等離子體蝕刻、離子束蝕刻或激光消融等干蝕刻工藝蝕刻FinFET和FET的有源區(qū)。具體地，采用干蝕刻工藝去掉帽蓋層20以及沒有被修整的硬掩模圖形26或硬掩模圖形28保護(hù)的頂部半導(dǎo)體層16。由此，本發(fā)明此時(shí)采用的蝕刻步驟從結(jié)構(gòu)中去掉任何沒有被保護(hù)的硅(或半導(dǎo)體材料)，停止在埋置絕緣層14上。在圖8中示出了所得到的結(jié)構(gòu)。
在圖8中，參考數(shù)字32表示FinFET的有源器件區(qū)，而參考數(shù)字34表示平面單柵極FET(p或n)的有源器件區(qū)。FinFET有源器件區(qū)的一部分用作FinFET(p或n)溝道區(qū)的。在一個(gè)實(shí)施例中，pFinFET的溝道區(qū)具有(110)表面取向?；蛘?，如果初始晶片具有(110)表面取向，則FinFET為具有(100)表面取向的nFinFET，而平面單柵極器件為具有(110)表面取向的pFET。
使用標(biāo)準(zhǔn)的光刻工藝在FinFET區(qū)上構(gòu)圖另一個(gè)抗蝕劑掩模36。接著，使用蝕刻工藝選擇性地去掉在FET有源器件區(qū)34上的構(gòu)圖的硬掩模28的氧化物層18。用來(lái)從FET有源器件區(qū)34上去掉構(gòu)圖的硬掩模28的氧化物層18的蝕刻工藝包括濕化學(xué)蝕刻工藝或干蝕刻工藝。例如在圖9中示出了在形成抗蝕劑掩模36并且從FET器件區(qū)34蝕刻掉構(gòu)圖的氧化物層18之后得到的結(jié)構(gòu)。
隨著抗蝕劑掩模36被去掉，可以使用對(duì)SiO2具有高選擇性的蝕刻工藝使FET器件區(qū)34減薄。或者，在減薄工藝期間，抗蝕劑掩?？梢粤粼谠亍Ｔ趫D10中示出了減薄的FET有源器件區(qū)34。在FET器件區(qū)34減薄之后，利用常規(guī)抗蝕劑剝離工藝從結(jié)構(gòu)中去掉抗蝕劑掩模36。注意，本發(fā)明在此時(shí)FinFET有源器件區(qū)32的高度h1大于FET有源器件區(qū)34的高度h2。本發(fā)明在此時(shí)結(jié)構(gòu)的另一個(gè)特征是FinFET有源器件區(qū)垂直于FET有源器件區(qū)。由于有源器件區(qū)的結(jié)構(gòu)，如果初始晶片具有(100)表面取向，則FinFET具有(110)表面取向。如果初始晶片具有(110)表面取向，則FinFET具有(100)表面取向。
進(jìn)行氧化工藝，形成犧牲氧化物層(未在圖中示出)，以便從FinFET和FET的有源區(qū)中去掉任何損壞的半導(dǎo)體層。本發(fā)明此時(shí)形成的犧牲氧化物層的厚度可以根據(jù)氧化工藝本身的條件變化。但是，通常犧牲氧化物層的厚度從大約30到大約100。如果需要，在本發(fā)明的這個(gè)階段，可以在FET區(qū)上構(gòu)圖阻檔掩模(未示出)，并且進(jìn)行離子注入工藝，以注入FinFET溝道區(qū)，從而設(shè)置器件的閾值電壓?？梢赃M(jìn)行類似的過(guò)程設(shè)置FET器件的閾值電壓。然后通常進(jìn)行常規(guī)退火工藝，激活摻雜劑。
然后使用濕或干蝕刻工藝從結(jié)構(gòu)中去掉犧牲氧化物層。接著，在FinFET有源器件區(qū)32的暴露的垂直表面上和FET有源器件區(qū)34的暴露的水平表面上形成柵極介質(zhì)40。柵極介質(zhì)40包括氧化物、氮化物、氮氧化物或者其任意組合。最好，柵極介質(zhì)40為氧化物，例如但不限于SiO2、Al2O2、鈣鈦礦氧化物或者其它類似的氧化物。利用熱氧化、氮化或氮氧化工藝形成柵極介質(zhì)40。柵極介質(zhì)40的厚度從大約0.5nm到大約10nm，更優(yōu)選從大約0.8nm到大約1.0nm。
例如在圖11中示出了包括柵極介質(zhì)40的結(jié)構(gòu)。注意，F(xiàn)inFET有源器件區(qū)32具有在暴露的垂直表面上形成的兩個(gè)柵極介質(zhì)，而FET有源器件區(qū)34具有在其暴露的水平表面上形成的單個(gè)柵極介質(zhì)。
然后，在圖11所示的整個(gè)結(jié)構(gòu)上形成柵極導(dǎo)體材料42，提供例如在圖12中所示的結(jié)構(gòu)。利用常規(guī)淀積工藝，例如，化學(xué)氣相淀積(CVD)、等離子體輔助CVD、蒸發(fā)、濺射、化學(xué)溶液淀積或者原子層淀積，形成柵極導(dǎo)體材料42。柵極導(dǎo)體材料42包括多晶硅(poly-Si)；元素金屬，如W；含有一種或多種元素金屬的合金；硅化物；或者其疊層組合物，如，多晶硅/W或硅化物。
接著，使用光刻工藝在柵極導(dǎo)體材料上構(gòu)圖抗蝕劑圖形。然后使用蝕刻工藝將柵極導(dǎo)體材料構(gòu)圖為FinFET和FET的柵極電極。在作為垂直于柵極的剖面圖的圖13中，F(xiàn)inFET的構(gòu)圖的柵極電極被標(biāo)記為44，而FET的構(gòu)圖的柵極電極被標(biāo)記為46。
在某些實(shí)施例中，在柵極疊層蝕刻之前在柵極電極區(qū)上構(gòu)圖硬掩模可能是有利的?？梢允褂霉饪萄谀Ｗ钃跤糜贔inFET柵極的硬掩模，并且相對(duì)于光刻掩模選擇性地蝕刻FET柵極疊層。可以重復(fù)該工藝蝕刻FinFET的柵極疊層。
本發(fā)明在此時(shí)構(gòu)圖FET區(qū)上的抗蝕劑掩模(未在圖中示出)，并且使用低能量離子注入工藝(20KeV數(shù)量級(jí)或更低)注入，如果需要的話，對(duì)FinFET區(qū)進(jìn)行暈輪注入(halo implants)和擴(kuò)展注入(extension implants)。可選的FinFET暈輪注入的典型注入物為砷。如果FinFET為p型器件，則FinFET擴(kuò)展的典型注入物為硼或BF2。使用溶解剝離工藝或氧灰化工藝去掉抗蝕劑掩模。接著，如果需要的話，在FinFET區(qū)和FET暈輪上構(gòu)圖另一個(gè)抗蝕劑掩模(未示出)，并且對(duì)于可選的暈輪注入采用硼或銦，以及在平面單柵極FET為nFET的情況下對(duì)于FET擴(kuò)展采用砷，注入FET擴(kuò)展。使用常規(guī)抗蝕劑去除工藝去掉抗蝕劑掩模。
淀積例如氧化物、氮化物、氮氧化物或者其任意組合的介質(zhì)材料，并且使用定向蝕刻工藝形成源極/漏極隔離物。在某些實(shí)施例中，首先淀積厚度從大約35到大約100的薄氧化物襯里，然后淀積厚度從大約100到大約700的SiN層可能是有利的。當(dāng)形成FinFET隔離物48時(shí)，通過(guò)使用抗蝕劑掩模覆蓋FET進(jìn)行獨(dú)立的隔離物蝕刻工藝，并且當(dāng)形成FET隔離物50時(shí)，通過(guò)另一個(gè)抗蝕劑掩模保護(hù)FinFET。例如在圖14中示出了包括源極/漏極隔離物48和50的結(jié)構(gòu)。
然后使用常規(guī)阻擋掩膜和離子注入為FinFET和FET形成源極/漏極注入(未在圖中示出)。在注入之前在源極/漏極區(qū)上生長(zhǎng)選擇性外延的Si層，以降低寄生電阻。然后使用常規(guī)快速熱退火工藝激活結(jié)。在源極/漏極結(jié)激活之后，采用硅化工藝產(chǎn)生低阻的源極/漏極接觸區(qū)?？梢允褂贸Ｒ?guī)互連工藝以繼續(xù)穿過(guò)線的后端的工藝。
盡管結(jié)合優(yōu)選實(shí)施例具體示出并介紹了本發(fā)明，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，可以不脫離本發(fā)明的精神和范圍在形式和細(xì)節(jié)上作出上述和其它變化。因此本發(fā)明并不限于所介紹和示出的精確形式和細(xì)節(jié)，而是在權(quán)利要求書的范圍內(nèi)。
權(quán)利要求
1.一種形成集成半導(dǎo)體電路的方法，包括以下步驟提供包括位于埋置絕緣層上的至少一個(gè)頂部半導(dǎo)體層的絕緣體上硅結(jié)構(gòu)，所述頂部半導(dǎo)體層具有位于該結(jié)構(gòu)的FinFET區(qū)中的至少一個(gè)構(gòu)圖的硬掩模和位于該結(jié)構(gòu)的FET區(qū)中的至少一個(gè)構(gòu)圖的硬掩模；保護(hù)FET區(qū)，并且修整在所述FinFET區(qū)中的至少一個(gè)構(gòu)圖的硬掩模；蝕刻沒有被所述硬掩模保護(hù)的頂部半導(dǎo)體的暴露部分，在所述埋置絕緣層上停止，所述蝕刻限定了FinFET有源器件區(qū)和FET有源器件區(qū)，所述FinFET有源器件區(qū)垂直于FET有源器件區(qū)；保護(hù)FinFET有源器件區(qū)，并且使FET有源器件區(qū)減薄，從而FET器件區(qū)的高度小于FinFET有源器件區(qū)的高度；在FinFET有源器件區(qū)的每個(gè)暴露的垂直表面上形成柵極介質(zhì)，同時(shí)在FET器件區(qū)的暴露的水平表面上形成柵極介質(zhì)；以及在柵極介質(zhì)的各暴露表面上形成構(gòu)圖的柵極電極。
2.根據(jù)權(quán)利要求1的方法，還包括形成與所述構(gòu)圖的柵極電極鄰接的隔離物。
3.根據(jù)權(quán)利要求1的方法，其中通過(guò)以下步驟形成所述構(gòu)圖的硬掩模在所述頂部半導(dǎo)體層的表面上形成氧化物層；在氧化物層上形成帽蓋層；在帽蓋層的暴露的表面上涂覆光致抗蝕劑；用輻射圖形曝光光致抗蝕劑；在光致抗蝕劑中顯影圖形；以及將所述圖形從光致抗蝕劑轉(zhuǎn)移到帽蓋層和氧化物層中。
4.根據(jù)權(quán)利要求1的方法，其中所述保護(hù)FET區(qū)包括在所述FET區(qū)涂覆抗蝕劑掩模。
5.根據(jù)權(quán)利要求1的方法，其中所述修整包括化學(xué)氧化物去除工藝或濕蝕刻工藝。
6.根據(jù)權(quán)利要求1的方法，其中所述FinFET有源器件區(qū)具有(110)表面取向，所述FET具有源器件區(qū)具有(100)表面取向。
7.根據(jù)權(quán)利要求1的方法，其中所述保護(hù)FinFET有源器件區(qū)包括在FinFET有源器件區(qū)上涂覆抗蝕劑掩模。
8.根據(jù)權(quán)利要求1的方法，其中所述FinFET有源器件區(qū)具有(100)表面取向，所述FET有源器件區(qū)具有(110)表面取向。
9.根據(jù)權(quán)利要求1的方法，其中所述減薄包括對(duì)SiO2具有高選擇性的蝕刻工藝。
10.根據(jù)權(quán)利要求1的方法，其中所述柵極介質(zhì)為通過(guò)熱氧化工藝形成的氧化物。
11.根據(jù)權(quán)利要求1的方法，其中通過(guò)淀積柵極導(dǎo)體材料形成所述構(gòu)圖的柵極電極；在柵極導(dǎo)體材料上面形成構(gòu)圖的抗蝕劑；以及蝕刻沒有被構(gòu)圖的抗蝕劑保護(hù)的柵極導(dǎo)體的暴露部分。
12.一種集成半導(dǎo)體電路，包括位于絕緣體上硅襯底的埋置絕緣層頂上的至少一個(gè)FinFET和至少一個(gè)平面單柵極FET，所述至少一個(gè)平面單柵極FET包括有源器件區(qū)，該有源器件區(qū)包括絕緣體上硅襯底的構(gòu)圖的頂部半導(dǎo)體層，并且所述至少一個(gè)FinFET具有垂直于所述至少一個(gè)平面單柵極FET的垂直溝道。
13.根據(jù)權(quán)利要求12的集成半導(dǎo)體電路，其中所述頂部半導(dǎo)體層由Si構(gòu)成。
14.根據(jù)權(quán)利要求12的集成半導(dǎo)體電路，其中所述埋置絕緣層由氧化物構(gòu)成。
15.根據(jù)權(quán)利要求12的集成半導(dǎo)體電路，其中所述垂直溝道的高度大于所述至少一個(gè)平面單柵極FET的所述構(gòu)圖的頂部半導(dǎo)體層。
16.根據(jù)權(quán)利要求12的集成半導(dǎo)體電路，其中所述垂直溝道具有(110)表面取向，并且所述至少一個(gè)平面單柵極FET具有(100)表面取向。
17.根據(jù)權(quán)利要求12的集成半導(dǎo)體電路，其中所述至少一個(gè)FinFET是雙柵極器件。
18.根據(jù)權(quán)利要求12的集成半導(dǎo)體電路，其中所述垂直溝道具有(100)表面取向，并且所述至少一個(gè)平面單柵極FET具有(110)表面取向。
全文摘要
本發(fā)明提供一種含有位于同一個(gè)SOI襯底上的平面單柵極FET和FinFET的集成半導(dǎo)體電路。具體地，該集成半導(dǎo)體電路包括位于絕緣體上硅襯底的埋置絕緣層頂上的FinFET和平面單柵極FET，平面單柵極FET位于絕緣體上硅襯底的構(gòu)圖的頂部半導(dǎo)體層的表面上，并且，F(xiàn)inFET具有垂直于該平面單柵極FET的垂直溝道。還提供形成這種集成電路的方法。在該方法中，在修整FinFET有源器件區(qū)的寬度中使用抗蝕劑成象和構(gòu)圖的硬掩模，并且隨后在使FET器件區(qū)的厚度減薄中使用抗蝕劑成象和蝕刻。形成修整的有源FinFET器件區(qū)使其垂直于減薄的平面單柵極FET器件區(qū)。
文檔編號(hào)H01L27/08GK1591838SQ20041006005
公開日2005年3月9日 申請(qǐng)日期2004年6月25日 優(yōu)先權(quán)日2003年6月26日
發(fā)明者布魯斯·B·多麗絲, 黛安·C·博伊德, 楊美基, 托馬斯·S·卡納斯基, 加庫(kù)博·T·克澤爾斯基, 楊敏 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司