專利名稱：納電子器件性能測(cè)試用的器件結(jié)構(gòu)及制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及納電子器件性能測(cè)試用器件結(jié)構(gòu)，屬于微電子技術(shù)領(lǐng)域。
背景技術(shù)：
現(xiàn)代社會(huì)的信息容量急劇增加，對(duì)信息的處理，傳輸和存儲(chǔ)不斷提出越來越高的要求。為適應(yīng)這一要求，在技術(shù)進(jìn)步的推動(dòng)下，集成電路一直按摩爾定律高速發(fā)展，預(yù)計(jì)其特征尺寸將從現(xiàn)在的0.13微米技術(shù)進(jìn)一步縮小到2006年將達(dá)到0.1微米，2012年0.05微米。當(dāng)集成電路的特征尺寸進(jìn)入亞0.1微米，即納米尺寸以后，進(jìn)一步發(fā)展的阻力將大大增加。因?yàn)檫M(jìn)入納米尺寸以后，很多傳統(tǒng)的物理理論將不在適用。因此測(cè)試納米尺寸下器件的性能是非常重要的。而測(cè)試納電子器件也面臨重重困難。因?yàn)闇y(cè)試儀器無法直接去測(cè)量，而現(xiàn)有的引線封裝技術(shù)也無法達(dá)到納米尺寸。因此找出間接測(cè)試納電子器件性能的方法就非常必要。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供了一種測(cè)試納電子器件性能用的器件結(jié)構(gòu)，亦即通過該器件結(jié)構(gòu)，找出一套納米尺寸下材料性能的測(cè)試方法。本發(fā)明主要分兩部分。第一部分是小單元器件的制備；第二部分是對(duì)小單元器件的測(cè)試。
本發(fā)明提供的器件結(jié)構(gòu)特征在于結(jié)構(gòu)內(nèi)的每個(gè)單元器件結(jié)構(gòu)是處于并聯(lián)狀態(tài)，每個(gè)器件依次由(1)襯底材料上沉積生長的底電極薄膜；(2)在薄膜上沉積的介電材料；(3)穿透介電材料層到達(dá)底電極薄膜層的納米級(jí)多孔，并沉積有功能材料；(4)覆蓋的掩膜板和沉積的上電極所構(gòu)成。
小單元器件的結(jié)構(gòu)制備過程如圖所示，具體是(1)在襯底材料上沉積底電極薄膜(BE)，厚度在100nm-200nm；底電極通常為W。
(2)繼續(xù)沉積介電材料(ILD)，厚度為200-300nm。其作用是作為電介質(zhì)材料阻擋熱傳導(dǎo)，從而減小各個(gè)器件之間的影響，提高其工作性能。所述的介質(zhì)材料為SiO2、Si3N4或聚合物中一種。
(3)通過曝光，刻蝕在ILD上打孔。孔要穿透ILD層達(dá)到BE層。孔徑大小為50nm-200nm?？组g距在2-5μm。
(4)向小孔內(nèi)沉積納電子器件功能材料，然后用化學(xué)機(jī)械拋光的方法拋平表面。所述的功能材料包括可逆相變材料、鐵電材料、導(dǎo)材料等。
(5)用掩模板覆蓋，然后沉積上電極材料(TE)，厚度150nm-300nm。然后就可以堅(jiān)膜，封裝，待測(cè)。
依上述制備的小單元器件的方法，可看出只改變掩模板尺寸，重復(fù)步驟(5)，即可得到不同尺寸的上電極再分別測(cè)試其性能(參見圖6)，畫出所測(cè)的性能隨尺寸，也就是單元內(nèi)所包含的器件個(gè)數(shù)的一次函數(shù)關(guān)系，通過外延法得到其截距，從而得到單個(gè)器件的性能，也就是器件的本征性能。
本發(fā)明的優(yōu)點(diǎn)在于首先解決了制作小尺寸結(jié)構(gòu)的困難。本發(fā)明提出刻蝕很多小孔，然后向小孔中沉積功能材料。由于尺寸較小，所以沉積的效果就很難保證。故成品率會(huì)降低。這樣就給測(cè)試增加了很大難度。如果測(cè)量不出結(jié)果，你不知道是器件本身的原因，還是測(cè)試的原因。此外，測(cè)試本身還面臨一個(gè)困難。由于IC行業(yè)典型的還是0.18技術(shù)，所以對(duì)納米級(jí)的器件無法測(cè)試。必須要引線。而本發(fā)明創(chuàng)造性地提出在沉積上電極時(shí)，使用掩膜板遮擋。這樣就形成了一個(gè)個(gè)單元結(jié)構(gòu)。每個(gè)單元里含有若干個(gè)小尺寸器件。這樣就一舉解決了上面兩個(gè)問題。由于有若干個(gè)器件，所以一兩個(gè)器件的失效并不影響測(cè)試。而宏觀上每個(gè)單元尺寸很大，達(dá)到mm量級(jí)，很方便引線測(cè)試。而每個(gè)單元內(nèi)器件是處于并聯(lián)狀態(tài)，所以不會(huì)增加測(cè)試電壓，對(duì)測(cè)試系統(tǒng)沒有分外的要求。最重要的一點(diǎn)就是通過外延法得到納電子器件的本征性能。這樣就排除了環(huán)境，人為等因素的影響，反映其真實(shí)的性能。
總之，本發(fā)明提出的各種方法，大大提高了測(cè)試的簡易性，可行性，可靠性。對(duì)于系統(tǒng)研究納電子器件的各項(xiàng)性質(zhì)有很大的幫助。


圖1向襯底材料上沉積底電極材料圖2繼續(xù)沉積介電材料，圖3通過曝光，刻蝕，得到一系列小孔，圖4向小孔內(nèi)沉積納電子器件功能材料圖5化學(xué)機(jī)械拋光圖6覆蓋掩模板，沉積上電極材料，顯現(xiàn)出整個(gè)器件結(jié)構(gòu)
具體實(shí)施例方式
實(shí)施例一首先采用高真空電子束蒸發(fā)法沉積多層膜結(jié)構(gòu)。W膜厚120nm，溫度為室溫，沉積速率為2A/s。SiO2層厚度300nm。然后再涂膠，經(jīng)電子束曝光，顯影，接著用離子束刻蝕，從而形成一系列小孔?？讖綖?0nm，間距為2um。小孔一定要刻蝕到W層，從而保證下一步沉積的材料能和W接觸。下一步用磁控濺射向小孔內(nèi)沉積可逆相變材料。然后用CMP拋光表面，可以過度拋光些，使表面不再被可逆相變材料覆蓋。用掩模板覆蓋，再用高真空電子束蒸發(fā)法沉積W，為了方便引線，W要沉積厚些，厚度為300nm。堅(jiān)膜，使膜層間接觸更牢靠些，然后引線封裝。就可以測(cè)量了，對(duì)于相變材料，主要測(cè)試其I-V曲線，以及加不同電壓和頻率的脈沖后的電阻情況。
實(shí)施例二其基本步驟同實(shí)施例一，把電極材料換成Pt，相變材料換為鐵電材料(如PZT)，測(cè)試其磁滯回線。
實(shí)施例三為了研究尺寸大小對(duì)性能的影響，在實(shí)施方法1中可以改變刻蝕的孔徑大小，向大和小兩個(gè)方向努力，孔徑范圍50-100nm。而我們的最終目標(biāo)是用最小的尺寸得到最好的性能。因?yàn)槌叽缭叫?，那么器件的集成度就越高，所需要的功耗也就越小?br> 實(shí)施例四為了和現(xiàn)在的半導(dǎo)體工藝相配合，可以改變上電極材料。在實(shí)施方法1中，在保證其性能的基礎(chǔ)上，沉積上電極時(shí)可以考慮再沉積Al或Au等，這樣更能滿足生長的需要。
權(quán)利要求
1.一種納電子器件性能測(cè)試用的器件結(jié)構(gòu)，其特征在于結(jié)構(gòu)中每個(gè)單元內(nèi)器件是處于并聯(lián)狀態(tài)，每個(gè)器件依次由(1)襯底材料上沉積生長的底電極薄膜；(2)在薄膜上沉積的介電材料；(3)穿透介電材料層到達(dá)底電極薄膜層的納米級(jí)多孔，并沉積有功能材料；(4)覆蓋的掩膜板和沉積的上電極所構(gòu)成。
2.按權(quán)利要求1所述的納電子器件性能測(cè)試用的器件結(jié)構(gòu)，其特征在于所述的在襯底材料上沉積的底電極薄膜厚度為100-200nm；所述的底電極為W。
3.按權(quán)利要求1所述的納電子器件性能測(cè)試用的器件結(jié)構(gòu)，其特征在于在薄膜上沉積的介電材料的厚度為200-300nm；所述的介電材料為SiO2、Si3N4或聚合物中一種。
4.按權(quán)利要求1所述的納電子器件性能測(cè)試用的器件結(jié)構(gòu)，其特征在于所述的穿透介電層到達(dá)底電極薄膜層的納米級(jí)多孔的尺寸在50-200nm范圍，間距為2-5μm。
5.按權(quán)利要求1所述的納電子器件性能測(cè)試用的器件結(jié)構(gòu)，其特征在于所沉積的上電極為W、Al或Au中一種；厚度為150-300nm。
6.制備權(quán)利要求1所述的納電子器件性能測(cè)試用的器件結(jié)構(gòu)，其特征在于具體制備步驟是(1)向襯底上沉積底電極薄膜材料；(2)在底電極薄膜上沉積介電材料；(3)曝光，刻蝕得到一系列小孔；小孔穿過介電材料而到達(dá)底電極薄膜；(4)向小孔內(nèi)沉積納電子器件功能材料；(5)化學(xué)機(jī)械拋光；(6)覆蓋掩膜板，沉積上電極材料。
7.按權(quán)利要求1所述的納電子器件性能測(cè)試用的器件的制備方法，其特征在于沉積上電極時(shí)，使用掩模板遮擋，改變掩模板的尺寸，得到不同尺寸的上電極，從而形成一個(gè)個(gè)單元結(jié)構(gòu)，每個(gè)單元器含有若干個(gè)小尺寸器件。
8.按權(quán)利要求1所述的納電子器件性能測(cè)試用的器件的應(yīng)用，其特征在于改變掩模板的大小，得到不同尺寸的上電極再分別測(cè)試其性能，畫出所測(cè)的性能隨尺寸，也就是單元內(nèi)所包含的器件個(gè)數(shù)的一次函數(shù)關(guān)系，通過外延法得到其截距，從而得到單個(gè)器件的性能，也就是器件的本征性能。
全文摘要
本發(fā)明涉及一種納電子器件性能測(cè)試用的器件結(jié)構(gòu)及制備方法。它是在硅襯底材料上先沉積底電極材料，然后沉積電介質(zhì)材料，曝光，刻蝕成多孔狀，孔徑在50－200nm，間距2－5μm，接著向孔內(nèi)沉積相變材料，化學(xué)機(jī)械拋光，覆蓋掩膜板，沉積上電極。于是薄膜就被掩膜板分成很多小單元，而每個(gè)單元大小差不多，引線，簡單封裝，每個(gè)單元內(nèi)的小器件處于并聯(lián)狀態(tài)，然后測(cè)試每個(gè)單元的性能。此外，可以通過改變掩模板的大小，把上電極做成各種尺寸，畫出一次函數(shù)關(guān)系，通過外延法得出截距，從而得到納米器件的本征性能。本發(fā)明解決了納米器件測(cè)量引線難的問題。由于這些小器件是并聯(lián)的，不會(huì)增加工作電壓，準(zhǔn)確的反映出器件本身的性能。
文檔編號(hào)H01L21/66GK1588106SQ20041005356
公開日2005年3月2日 申請(qǐng)日期2004年8月6日 優(yōu)先權(quán)日2004年8月6日
發(fā)明者宋志棠, 夏吉林, 陳寶明, 張挺, 封松林 申請(qǐng)人:中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所