專(zhuān)利名稱(chēng)：Lsi的設(shè)計(jì)余量的設(shè)定方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在進(jìn)行ASIC(專(zhuān)用集成電路)或者系統(tǒng)LSI等的設(shè)計(jì)之際，考慮到由于制造過(guò)程上的離散偏差所造成的性能上的離散偏差，而采用的設(shè)計(jì)余量的設(shè)定技術(shù)。
背景技術(shù)：
近年，隨著制造技術(shù)的發(fā)展，晶體管的微小化或者集成度在迅速提高，可以在CMIS(互補(bǔ)金屬絕緣半導(dǎo)體)半導(dǎo)體集成電路(以下稱(chēng)LSI)的單芯片上實(shí)現(xiàn)各種各樣的功能。在開(kāi)發(fā)這樣的LSI時(shí)，通常要設(shè)置設(shè)計(jì)的盈余即所謂設(shè)計(jì)余量。在設(shè)定設(shè)計(jì)余量上應(yīng)該考慮的因素中，作為對(duì)電路特性造成的影響的因素，并不只是電路動(dòng)作環(huán)境的電壓以及溫度，還包括制造時(shí)的離散偏差或者波動(dòng)。用圖19可以對(duì)由制造這樣的LSI時(shí)的離散偏差或者波動(dòng)而產(chǎn)生的信號(hào)傳輸延遲進(jìn)行說(shuō)明。
圖19是將包含于ASIC或系統(tǒng)LSI等之中的邏輯電路分解為多個(gè)信號(hào)通路的電路圖。
如圖19所示，一般包含于ASIC或系統(tǒng)LSI等之中的邏輯電路1的信號(hào)通路，比如可以分解為包含在一對(duì)觸發(fā)器2之間的N段(N是自然數(shù))的電路單元(第一電路單元～第N電路單元)3的信號(hào)通路4。N段電路單元3的各電路單元，一般由反相器、與非門(mén)、或非門(mén)等邏輯電路元件所組成。而且，通過(guò)由布線構(gòu)成的信號(hào)通路4將這些反相器等構(gòu)成的N段電路單元3連接起來(lái)。在設(shè)計(jì)這樣的邏輯電路1時(shí)，要求將信號(hào)在由信號(hào)通路4連接的N段電路單元3中進(jìn)行傳輸所產(chǎn)生的信號(hào)傳輸延遲時(shí)間(以下略稱(chēng)延遲時(shí)間)控制在根據(jù)輸入邏輯電路1的時(shí)鐘信號(hào)的周期(多數(shù)情況下，為動(dòng)作頻率或時(shí)鐘頻率的倒數(shù)，或者它們的整數(shù)倍的周期)所確定的時(shí)間之內(nèi)。該關(guān)系由下式(1)表示。
tcycle≥Σi=1Nti+tothers······(1)]]>式中，tcycle表示設(shè)計(jì)邏輯電路1時(shí)要求的延遲時(shí)間的上限，ti表示將輸入到N段電路單元3之中的第i段電路單元的信號(hào)在輸出之前所延遲的時(shí)間(延遲時(shí)間)，∑ti表示由一對(duì)觸發(fā)器2之間的各電路單元產(chǎn)生的信號(hào)傳輸延遲時(shí)間ti的總和，而tothers表示一對(duì)觸發(fā)器2的設(shè)置時(shí)間以及時(shí)鐘信號(hào)的變形等的總和。
一般，設(shè)計(jì)余量要將上述延遲時(shí)間考慮進(jìn)去而進(jìn)行設(shè)定，因此如以下公式(2)所示，將造成信號(hào)傳輸延遲的種種延遲變動(dòng)原因，用分別系數(shù)化的被稱(chēng)為下降系數(shù)(derating factor)的系數(shù)(P、V、T)來(lái)表示。
Tworst＝ttyp×Pworst×Vworst×Tworst……(2)式(2)中Tworst表示延遲時(shí)間∑ti的最差值，ttyp表示延遲時(shí)間∑ti的標(biāo)準(zhǔn)值，P表示將制造的離散偏差作為延遲變動(dòng)原因而系數(shù)化的下降系數(shù)，T表示將溫度寬作為延遲變動(dòng)原因而系數(shù)化的下降系數(shù)。
采用這樣的下降系數(shù)，首先，求出延遲時(shí)間∑ti的標(biāo)準(zhǔn)值ttyp，然后，將在這個(gè)標(biāo)準(zhǔn)值ttyp上乘以各下降系數(shù)的最差值并將其作為最差條件下的延遲時(shí)間最差值而簡(jiǎn)單地估算出來(lái)。其結(jié)果，可以方便地設(shè)計(jì)出邏輯電路。下降系數(shù)的具體值在圖20中表示。
圖20是表示式(2)所示的下降系數(shù)P、V、以及T的各自的最佳值(best)、標(biāo)準(zhǔn)值(typ)、以及最差值(worst)的圖。
如圖20所示，在由P、Y、以及T的任一個(gè)表示的各下降系數(shù)中，分別有最佳值、標(biāo)準(zhǔn)值以及最差值。以標(biāo)準(zhǔn)值為1來(lái)確定其中的最佳值以及最差值。將這些下降系數(shù)的最差值代入式(2)，則由下式(3)可以算出延遲時(shí)間的最差值tworst。另一方面，也可以同樣地從以下式(4)求出延遲時(shí)間的最佳值tbest。然后，在相當(dāng)于在這樣算出的延遲時(shí)間的最佳值tbest以及最差值tworst的時(shí)間延遲的條件下，確認(rèn)電路設(shè)計(jì)時(shí)的LSI的動(dòng)作。
tworst＝ttyp×1.4×1.15×1.1 ……(3)tbest＝ttyp×0.6×0.85×0.9……(4)
但是，LSI的質(zhì)量，可以通過(guò)在LSI設(shè)計(jì)中設(shè)定很大的余量來(lái)確保安全，但是安全是能夠確保了，在電路設(shè)計(jì)中卻會(huì)產(chǎn)生很多浪費(fèi)。比如，由于增大電路規(guī)模，會(huì)導(dǎo)致使LSI的動(dòng)作頻率的性能降低。所以，應(yīng)該提倡不過(guò)度的適當(dāng)?shù)脑O(shè)計(jì)余量，并且如果沒(méi)有根據(jù)良好的設(shè)計(jì)余量去進(jìn)行LSI設(shè)計(jì)的技術(shù)，就很難有效地開(kāi)發(fā)出能夠滿足最近的數(shù)字信號(hào)處理器在性能和質(zhì)量?jī)煞矫娴囊蟮淖罴训腖SI。
但是，對(duì)應(yīng)制造離散偏差而設(shè)定適當(dāng)?shù)脑O(shè)計(jì)余量，由于制造的離散偏差的發(fā)生機(jī)制復(fù)雜，因此并不容易。即，相對(duì)于電壓或溫度引起的離散偏差，可以根據(jù)電路分別對(duì)一個(gè)變量的響應(yīng)來(lái)設(shè)定，而用于確定制造離散偏差的變量(過(guò)程變量)有很多，因此，對(duì)應(yīng)制造離散偏差而設(shè)定適當(dāng)?shù)脑O(shè)計(jì)余量是困難的。因此，以往對(duì)于制造的離散偏差，采用如圖21所示的LSI的設(shè)計(jì)余量的設(shè)定方法。以下進(jìn)行詳細(xì)說(shuō)明。
圖21是表示以往的LSI設(shè)計(jì)余量的設(shè)定方法的各工序的圖。
圖22是表示在圖21所示的以往的LSI設(shè)計(jì)余量的設(shè)定方法中的拐點(diǎn)條件設(shè)定工序S14中被確定的過(guò)程變量的變動(dòng)幅度的圖。
如圖21所示，首先，在測(cè)試芯片設(shè)計(jì)工藝S10中，設(shè)計(jì)要制造的LSI的測(cè)試芯片。
接著，在測(cè)試芯片試作工序S11中，試作在測(cè)試芯片設(shè)計(jì)工序S10中設(shè)計(jì)的測(cè)試芯片。
接著，在測(cè)試芯片評(píng)價(jià)工序S12中，測(cè)定構(gòu)成在測(cè)試芯片試作工序S11中試作的測(cè)試芯片的元件(晶體管等)的成為標(biāo)準(zhǔn)的特性(標(biāo)準(zhǔn)特性)，比如作為晶體管的標(biāo)準(zhǔn)特性，而測(cè)定晶體管的電壓—電流特性。
接著，在標(biāo)準(zhǔn)參數(shù)的抽出工序S13中，根據(jù)在測(cè)試芯片評(píng)價(jià)工序S12中測(cè)定的測(cè)試芯片的標(biāo)準(zhǔn)特性，抽出后述的電路仿真工序S15中采用的SPICE(Simulation Program with Integrated Circuit Emphasis)參數(shù)的標(biāo)準(zhǔn)值。
接著，在拐點(diǎn)條件設(shè)定工序S14中，確定在標(biāo)準(zhǔn)參數(shù)抽出工序S13中抽出的SPICE參數(shù)通過(guò)制造過(guò)程而變動(dòng)的寬度(變動(dòng)幅度)。具體地，根據(jù)過(guò)程變量的制造過(guò)程的變動(dòng)幅度所規(guī)定的離散偏差規(guī)格20等，如圖22所示地確定起因于制造的離散偏差的柵極長(zhǎng)度、閾值電壓、以及柵氧化膜厚度等的過(guò)程變量的變動(dòng)幅度。
圖22是表示根據(jù)離散偏差規(guī)格20而確定的過(guò)程變量的變動(dòng)幅度的一例的圖。
如圖22所示，由基于離散偏差規(guī)格20，可以確定起因于制造離散偏差的柵極長(zhǎng)度、閾值電壓以及柵氧化膜厚等的各過(guò)程變量的變動(dòng)幅度，即最小值(min)以及最大值(max)。然后，將這些過(guò)程變量的變動(dòng)幅度反映到由晶體管的標(biāo)準(zhǔn)特性得到的SPICE參數(shù)的標(biāo)準(zhǔn)值中后，則可以得到作為SPICE參數(shù)的拐點(diǎn)條件的最小值以及最大值。另外，一般，基于離散偏差規(guī)格20確定的SPICE參數(shù)的拐點(diǎn)條件之中的最高值(上限)，選擇從過(guò)程變量的變動(dòng)幅度的標(biāo)準(zhǔn)值(μ)中，減去標(biāo)準(zhǔn)偏差(σ)的3倍值。另一方面，拐點(diǎn)條件的最低值(下限)，選擇在過(guò)程變量的變動(dòng)幅度的標(biāo)準(zhǔn)值(μ)上加上標(biāo)準(zhǔn)偏差(σ)的3倍值。
接著，在電路仿真工序S15中，采用簡(jiǎn)單的電路模型21進(jìn)行SPICE參數(shù)的標(biāo)準(zhǔn)值以及拐點(diǎn)條件的電路仿真。具體的工序如圖23所示。
圖23是詳細(xì)地表示圖21所示的電路仿真工序S15以及其后進(jìn)行的LSI延遲離散偏差預(yù)測(cè)工序S16的圖。
如圖23所示，電路仿真工序S15具體地由標(biāo)準(zhǔn)SPICE仿真工序S15a和慢速SPICE仿真工序S15b構(gòu)成。在標(biāo)準(zhǔn)SPICE仿真工程S15a中，通過(guò)采用標(biāo)準(zhǔn)值的SPICE參數(shù)(標(biāo)準(zhǔn)SPICE參數(shù))進(jìn)行SPICE仿真來(lái)計(jì)算標(biāo)準(zhǔn)延遲時(shí)間ta。與此對(duì)應(yīng)，在慢速SPICE仿真工序S15b中，通過(guò)采用拐點(diǎn)條件之中的最大值的SPICE參數(shù)(慢速SPICE參數(shù))進(jìn)行SPICE仿真，來(lái)計(jì)算最差延遲時(shí)間tb。因此，作為電路模型，作為假定簡(jiǎn)單的2輸入與非門(mén)(2NAND)等的網(wǎng)表，準(zhǔn)備了標(biāo)準(zhǔn)網(wǎng)表為標(biāo)準(zhǔn)SPICE仿真工序S15a所用，并準(zhǔn)備了慢速網(wǎng)表為慢速SPICE仿真工序S15b所用。
而且，如圖23所示，LSI延遲離散偏差預(yù)測(cè)工序S16，具體地由下降系數(shù)計(jì)算工序S16’構(gòu)成。在下降系數(shù)計(jì)算工序S16’中，采用下式(5)計(jì)算在慢速SPICE仿真工序S15b中計(jì)算的最差延遲時(shí)間tb，與在標(biāo)準(zhǔn)SPICE仿真工序S15a中計(jì)算的標(biāo)準(zhǔn)延遲時(shí)間ta相比產(chǎn)生了多大的變動(dòng)。
P＝{(最差延遲時(shí)間)/(標(biāo)準(zhǔn)延遲時(shí)間)}≥1……(5)由此計(jì)算的延遲變動(dòng)率，是將制造離散偏差作為延遲變動(dòng)原因而系數(shù)化的下降系數(shù)P。即，將由此計(jì)算的下降系數(shù)P作為設(shè)計(jì)余量，對(duì)LSI的制造離散偏差進(jìn)行設(shè)定。
如以上所說(shuō)明，在以往的LSI的設(shè)計(jì)余量的設(shè)定方法中，在從采用LSI的測(cè)試芯片測(cè)定的晶體管標(biāo)準(zhǔn)特性中抽出在電路仿真中采用的標(biāo)準(zhǔn)SPICE參數(shù)的同時(shí)，根據(jù)一般的過(guò)程變量的離散偏差規(guī)格20來(lái)確定抽出的SPICE參數(shù)的拐點(diǎn)條件。而且，在采用根據(jù)過(guò)程變量的離散偏差規(guī)格20確定的SPICE參數(shù)的拐點(diǎn)條件，通過(guò)電路仿真而求出電路延遲的應(yīng)答的同時(shí)，將根據(jù)該電路延遲算出的下降系數(shù)作為設(shè)計(jì)余量。
但是，在上述以往的LSI設(shè)計(jì)余量的設(shè)定方法中，由于根據(jù)圖22所示的過(guò)程變量的離散偏差規(guī)格20來(lái)確定在SPICE仿真器采用的SPICE參數(shù)的拐點(diǎn)條件(上限以及下限)，因此實(shí)際上，采用幾乎不可能產(chǎn)生的規(guī)格值的組合。比如，SPICE參數(shù)的拐點(diǎn)條件之中的上限，為圖22所示的柵極長(zhǎng)度、閾值電壓、以及柵氧化膜厚度全都是最大值(max)的組合。但是，由于這些過(guò)程變量同時(shí)成為最大值的概率非常小，因此實(shí)際上很難產(chǎn)生。因此，以往，采用具有非現(xiàn)實(shí)的拐點(diǎn)條件的SPICE參數(shù)進(jìn)行SPICE仿真。因此，根據(jù)由SPICE仿真算出的延遲時(shí)間而計(jì)算的下降系數(shù)很容易成為過(guò)度的值。也就是說(shuō)，在以往的方法中，容易發(fā)生設(shè)定過(guò)度的設(shè)計(jì)余量的事情。而且，由于在電路仿真工序S15中采用的電路模型21，設(shè)定為圖23所示的極其簡(jiǎn)單的模型，因此也很難說(shuō)反映實(shí)際的LSI電路的特征。因此，也可能會(huì)產(chǎn)生設(shè)定的設(shè)計(jì)余量的過(guò)度不足的問(wèn)題。

發(fā)明內(nèi)容
鑒于上述情況，本發(fā)明的目的在于既可以在設(shè)計(jì)LSI之際避免設(shè)定過(guò)度的設(shè)計(jì)余量，又可以在設(shè)定的設(shè)計(jì)余量中反映實(shí)際的LSI的特征。
為了實(shí)現(xiàn)上述目的，本發(fā)明的第一LSI設(shè)計(jì)余量的設(shè)定方法，其中具備在設(shè)計(jì)LSI之際，對(duì)制造離散偏差而設(shè)定的設(shè)計(jì)余量與合格率之間的關(guān)系進(jìn)行預(yù)測(cè)的工序；和基于所預(yù)測(cè)的設(shè)計(jì)余量與合格率之間的關(guān)系，算出滿足規(guī)定的合格率的特定設(shè)計(jì)余量的工序。
依據(jù)第一LSI設(shè)計(jì)余量的設(shè)定方法，由于針對(duì)制造離散偏差而預(yù)測(cè)設(shè)定的設(shè)計(jì)余量與LSI合格率之間的關(guān)系，因此可以算出滿足規(guī)定的合格率的特定設(shè)計(jì)余量。即，可以針對(duì)LSI的制造離散偏差而設(shè)定對(duì)應(yīng)要制造的LSI所要求的合格率的特定設(shè)計(jì)余量。于是在設(shè)計(jì)LSI之際，可以避免針對(duì)制造離散偏差而設(shè)定過(guò)度的設(shè)計(jì)余量。
在第一LSI設(shè)計(jì)余量的設(shè)定方法中，作為優(yōu)選合格率是在LSI邏輯電路中傳輸?shù)男盘?hào)延遲規(guī)定時(shí)間的概率針對(duì)信號(hào)傳輸時(shí)間進(jìn)行累計(jì)后的延遲合格率；設(shè)計(jì)余量是表示信號(hào)傳輸延遲時(shí)間與其標(biāo)準(zhǔn)值的比率的下降系數(shù)。
這樣，可以預(yù)測(cè)針對(duì)在LSI邏輯電路中傳輸?shù)男盘?hào)延遲的時(shí)間(信號(hào)傳輸延遲時(shí)間)累計(jì)在LSI邏輯電路中傳輸?shù)男盘?hào)延遲規(guī)定的時(shí)間的概率的延遲合格率、和表示信號(hào)傳輸延遲時(shí)間與其標(biāo)準(zhǔn)值的比率的下降系數(shù)之間的關(guān)系。即，通過(guò)將LSI滿足的比例(延遲合格率)作為針對(duì)LSI的離散偏差的設(shè)計(jì)余量而設(shè)定的下降系數(shù)，可以簡(jiǎn)潔地預(yù)測(cè)要制造的LSI所要求的信號(hào)傳送延遲時(shí)間。
在第一LSI設(shè)計(jì)余量的設(shè)定方法中，作為優(yōu)選預(yù)測(cè)設(shè)計(jì)余量與合格率之間的關(guān)系的工序，通過(guò)根據(jù)反映LSI的設(shè)計(jì)上的特征的電路模型而進(jìn)行將從反映LSI的設(shè)計(jì)上的特征的測(cè)試芯片的電路特性中所抽出的仿真信息作為參數(shù)的電路仿真，包含預(yù)測(cè)設(shè)計(jì)余量與合格率之間的關(guān)系的工序。
這樣，通過(guò)將從反映LSI設(shè)計(jì)上的特征的測(cè)試芯片的電路特性抽出的仿真信息作為參數(shù)并且進(jìn)行基于LSI的電路模型的電路仿真，可以預(yù)測(cè)LSI的合格率與針對(duì)LSI的制造離散偏差而設(shè)定的設(shè)計(jì)余量的關(guān)系。因此，在成為電路仿真的參數(shù)的仿真信息中，可以反映測(cè)試芯片的電路特性的同時(shí)，也在電路仿真中反映LSI的電路模型。于是，在用于確定LSI的合格率與針對(duì)LSI的制造離散偏差而設(shè)定的設(shè)計(jì)余量的關(guān)系的電路仿真中，可以反映實(shí)際的LSI的特征部分。所以，可以針對(duì)實(shí)際的LSI的制造離散偏差，適當(dāng)?shù)夭⑶椰F(xiàn)實(shí)地設(shè)定沒(méi)有過(guò)度不足的設(shè)計(jì)余量。
采用上述測(cè)試芯片以及電路模型的情況下，作為優(yōu)選在電路模型所反映的LSI的設(shè)計(jì)上的特征中，至少包含關(guān)于LSI的臨界通路的信息。
這樣，在包含于構(gòu)成LSI的邏輯電路的信號(hào)通路之中，可以將關(guān)于制約LSI動(dòng)作速度的臨界通路的特征反映到電路仿真中采用的電路模型中。因此，可以更正確地預(yù)測(cè)LSI的合格率。所以，確實(shí)地得到上述效果。
本發(fā)明的第二LSI設(shè)計(jì)余量的設(shè)定方法，針對(duì)制造離散偏差設(shè)定在設(shè)計(jì)LSI之際所采用的設(shè)計(jì)余量，其中具備第一工序，采用反映LSI的設(shè)計(jì)上的特征的測(cè)試芯片，測(cè)定該LSI的電路特性；第二工序，構(gòu)筑反映LSI的設(shè)計(jì)上的特性的電路模型；第三工序，從第一工序中測(cè)定的電路特性中至少抽出采用在第二工序中構(gòu)筑的電路模型而進(jìn)行的電路仿真中所必要的仿真信息；第四工序，通過(guò)采用在第二工序中構(gòu)筑的電路模型而進(jìn)行將在第三工序中抽出的仿真信息作為參數(shù)的電路仿真，算出在LSI邏輯電路中傳輸?shù)男盘?hào)延遲規(guī)定時(shí)間的概率針對(duì)信號(hào)傳輸時(shí)間進(jìn)行累計(jì)后的延遲合格率、以及表示信號(hào)傳輸延遲時(shí)間與其標(biāo)準(zhǔn)值的比率的下降系數(shù)；第五工序，確定在第四工序中算出的延遲合格率與下降系數(shù)之間的關(guān)系；和第六工序，根據(jù)在第五工序中確定的關(guān)系，算出滿足規(guī)定的延遲合格率的特定下降系數(shù)，并且針對(duì)制造離散偏差將算出的該特定下降系數(shù)作為特定設(shè)計(jì)余量進(jìn)行設(shè)定。
依據(jù)第二LSI設(shè)計(jì)余量的設(shè)定方法，在第一工序中，測(cè)定反映LSI設(shè)計(jì)上的特征的測(cè)試芯片的電路特性，并且在第四工序中，可以進(jìn)行將從測(cè)定的電路特性抽出的仿真信息作為參數(shù)的電路仿真。而且，在該第四工序的電路仿真中，由于采用反映LSI的設(shè)計(jì)上的特征的電路模型，在第五工序中，可以算出反映實(shí)際的LSI的特征的現(xiàn)實(shí)的延遲合格率以及下降系數(shù)。所以，在第六工序中，可以適當(dāng)?shù)夭⑶椰F(xiàn)實(shí)地設(shè)定沒(méi)有過(guò)度不足的特定設(shè)計(jì)余量。
而且，依據(jù)第二LSI設(shè)計(jì)余量的設(shè)定方法，在第四工序中，可以算出在LSI邏輯電路中傳輸?shù)男盘?hào)延遲規(guī)定時(shí)間的概率針對(duì)信號(hào)傳輸時(shí)間進(jìn)行累計(jì)后的延遲合格率、以及表示信號(hào)傳輸延遲時(shí)間與其標(biāo)準(zhǔn)值的比率的下降系數(shù)，并且，在第五工序中，可以確定這些延遲合格率與下降系數(shù)的關(guān)系。即，可以通過(guò)將LSI滿足的比例(延遲合格率)作為特定設(shè)計(jì)余量而設(shè)定的下降系數(shù)來(lái)預(yù)測(cè)制造的LSI所要求的信號(hào)傳送延遲時(shí)間。
而且，依據(jù)第二LSI設(shè)計(jì)余量的設(shè)定方法，在第六工序中，根據(jù)在第五工序中確定的延遲合格率與下降系數(shù)的關(guān)系，將滿足規(guī)定的延遲合格率的特定下降系數(shù)作為針對(duì)LSI的制造離散偏差的特定設(shè)計(jì)余量而進(jìn)行設(shè)定。即，可以針對(duì)LSI的制造離散偏差設(shè)定對(duì)應(yīng)要制造的LSI所要求的延遲合格率的設(shè)計(jì)余量(特定設(shè)計(jì)余量)。所以，在設(shè)計(jì)LSI之際，可以避免針對(duì)LSI的制造離散偏差設(shè)定過(guò)度的設(shè)計(jì)余量的情況。
在第二LSI設(shè)計(jì)余量的設(shè)定方法中，作為優(yōu)選在第三工序中抽出的仿真信息中，至少包含起因于制造離散偏差的晶體管特性的離散偏差成分。
這樣，在第三工序中，可以從在第一工序中測(cè)定的電路特性中，至少還抽出起因于LSI的制造離散偏差的晶體管特性的離散偏差成分。因此，在第四工序中，可以根據(jù)成為在構(gòu)成LSI的邏輯電路中傳輸?shù)男盘?hào)的延遲變動(dòng)原因的晶體管特性的離散偏差成分，算出延遲合格率以及下降系數(shù)。即，在用于確定LSI的延遲合格率和針對(duì)LSI的制造離散偏差而設(shè)定的設(shè)計(jì)余量的關(guān)系的電路仿真中，可以反映LSI的現(xiàn)實(shí)的電路特性。所以，在第六工序中，可以適當(dāng)?shù)夭⑶椰F(xiàn)實(shí)地設(shè)定針對(duì)LSI的制造離散偏差的沒(méi)有過(guò)度不足的特定設(shè)計(jì)余量。
當(dāng)在仿真信息中包含晶體管特性的制造離散偏差的情況下，作為優(yōu)選在第四工序的電路仿真中，變化參數(shù)，使得構(gòu)成電路模型的N溝道MIS晶體管以及P溝道MIS晶體管的漏極電流一起增加或者一起減少。
這樣，由于只處理NMIS晶體管以及PMIS晶體管的漏極電流一起增加或一起減少的情況，因此在第六工序中，可以高效地并且容易地進(jìn)行設(shè)定特定下降系數(shù)為止的處理。另外，之所以可以只考慮這樣的情況，是由于考慮到NMIS晶體管與PMIS晶體管的類(lèi)似性的緣故。
在第二LSI設(shè)計(jì)余量的設(shè)定方法中，作為優(yōu)選在第三工序中抽出的仿真信息中，至少包含起因于制造離散偏差的晶體管特性的離散偏差成分以及布線特性的離散偏差成分。
這樣，在第三工序中，可以從在第一工序中測(cè)定的電路特性中，至少抽出起因于LSI的制造離散偏差的晶體管特性以及布線特性的離散偏差。因此，在第四工序中，可以根據(jù)成為在構(gòu)成LSI的邏輯電路中傳輸?shù)男盘?hào)的延遲變動(dòng)原因的晶體管特性以及布線特性的離散偏差成分，算出延遲合格率以及下降系數(shù)。即，在用于確定LSI的延遲合格率和針對(duì)LSI的制造離散偏差而設(shè)定的設(shè)計(jì)余量的關(guān)系的電路仿真中，可以反映LSI的現(xiàn)實(shí)的電路特性。所以，在第六工序中，可以適當(dāng)?shù)夭⑶椰F(xiàn)實(shí)地設(shè)定針對(duì)LSI的制造離散偏差的沒(méi)有過(guò)度不足的特定設(shè)計(jì)余量。
在第二LSI設(shè)計(jì)余量的設(shè)定方法中，作為優(yōu)選在第三工序中抽出的仿真信息中，至少包含起因于制造離散偏差的隨機(jī)離散偏差。
這樣，在第三工序中，可以從在第一工序中測(cè)定的電路特性中，至少抽出起因于LSI的制造離散偏差并隨機(jī)地發(fā)生的離散偏差(隨機(jī)離散偏差)。因此，在第四工序中，可以根據(jù)成為在構(gòu)成LSI的邏輯電路中傳輸?shù)男盘?hào)的延遲變動(dòng)原因的隨機(jī)離散偏差，算出延遲合格率以及下降系數(shù)。即，在用于確定LSI的延遲合格率和針對(duì)LSI的制造離散偏差而設(shè)定的設(shè)計(jì)余量的關(guān)系的電路仿真中，可以反映LSI的現(xiàn)實(shí)的電路特性。所以，在第六工序中，可以適當(dāng)?shù)夭⑶椰F(xiàn)實(shí)地設(shè)定針對(duì)LSI的制造離散偏差的沒(méi)有過(guò)度不足的特定設(shè)計(jì)余量。
在第二LSI設(shè)計(jì)余量的設(shè)定方法中，作為優(yōu)選在第三工序中抽出的仿真信息中，至少包含起因于制造離散偏差的隨機(jī)離散偏差以及系統(tǒng)性離散偏差。
這樣，在第三工序中，可以從在第一工序中測(cè)定的電路特性中，至少抽出起因于LSI的制造離散偏差并系統(tǒng)性發(fā)生的離散偏差成分。因此，在第四工序中，可以根據(jù)成為在構(gòu)成LSI的邏輯電路中傳輸?shù)男盘?hào)的延遲變動(dòng)原因的隨機(jī)離散偏差以及系統(tǒng)性離散偏差，算出延遲合格率以及下降系數(shù)。即，在用于確定LSI的延遲合格率和針對(duì)LSI的制造離散偏差而設(shè)定的設(shè)計(jì)余量的關(guān)系的電路仿真中，可以反映LSI的現(xiàn)實(shí)的電路特性。所以，在第六工序中，可以適當(dāng)?shù)夭⑶椰F(xiàn)實(shí)地設(shè)定針對(duì)LSI的制造離散偏差的沒(méi)有過(guò)度不足的特定設(shè)計(jì)余量。
當(dāng)在仿真信息中包含關(guān)于系統(tǒng)性離散偏差的情況下，作為優(yōu)選系統(tǒng)性離散偏差根據(jù)對(duì)流過(guò)電流的掩膜布局的依賴(lài)性將構(gòu)成電路模型的晶體管類(lèi)型化成多種類(lèi)型。
這樣，根據(jù)基于對(duì)流過(guò)電流的掩膜布局的依賴(lài)性將構(gòu)成電路模型的晶體管類(lèi)型化成多種類(lèi)型的系統(tǒng)性離散偏差，可以算出延遲合格率以及下降系數(shù)。所以，可以確實(shí)得到上述效果。
當(dāng)在仿真信息中包含關(guān)于系統(tǒng)性離散偏差的情況下，作為優(yōu)選在第四工序的電路仿真中，將系統(tǒng)性離散偏差成分作為與構(gòu)成電路模型的晶體管并聯(lián)連接的虛構(gòu)電流源來(lái)處理。
這樣，作為與構(gòu)成第四工序中的電路模型的晶體管并聯(lián)連接的虛構(gòu)電流源，即，可以將系統(tǒng)性離散偏差作為只在網(wǎng)表的格式中記述的校正用的電流源來(lái)表示。因此，可以適當(dāng)?shù)貙⒁鹆鬟^(guò)晶體管的電流值的‘錯(cuò)位’的系統(tǒng)性離散偏差的特征反映到由電路仿真算出的延遲合格率以及下降系數(shù)中。所以，可以確實(shí)得到上述效果。
在第一或者第二LSI設(shè)計(jì)余量的設(shè)定方法中，作為優(yōu)選根據(jù)基于特定設(shè)計(jì)余量而設(shè)計(jì)和制造的LSI的實(shí)際延遲合格率與規(guī)定的延遲合格率之差，來(lái)校正關(guān)系。
這樣，可以將基于設(shè)定的特定設(shè)計(jì)余量而現(xiàn)實(shí)制造的LSI的實(shí)際的延遲合格率與制造前預(yù)測(cè)的延遲合格率的差，反映到針對(duì)以后制造的LSI的制造離散偏差的設(shè)計(jì)余量以及延遲合格率中。于是，可以在以后開(kāi)發(fā)的LSI中更加高精度地、現(xiàn)實(shí)地設(shè)定設(shè)計(jì)余量。所以，可以抑制在設(shè)定設(shè)計(jì)余量中存在的多度不足。


圖1是表示有關(guān)本發(fā)明第一實(shí)施方式的LSI設(shè)計(jì)余量的設(shè)定方法的各工序的圖。
圖2是表示在圖1所示的測(cè)試芯片評(píng)價(jià)工序S103中測(cè)定的NMOS晶體管以及PMOS晶體管的漏極電流的分布曲線。
圖3是表示在圖1所示的SPICE仿真工序S105中，使作為SPICE參數(shù)的NMPS晶體管以及PMOS晶體管的漏極電流變化的條件圖。
圖4是構(gòu)成測(cè)定各自對(duì)應(yīng)圖3所示A點(diǎn)～D點(diǎn)的漏極電流的測(cè)試芯片的MOS晶體管的電流電壓特性的映像圖。
圖5是為了滿足圖3所示條件，表示使SPICE參數(shù)之中的若干變量化的例子的表。
圖6是表示輸入到圖1所示的SPICE仿真工序S105的電路仿真器的過(guò)程變量的分布、由依照輸入的過(guò)程變量的分布的隨機(jī)數(shù)組(SPICE參數(shù)組)而分析的MOS晶體管的漏極電流的分布、以及從電路仿真器輸出的信號(hào)傳輸延遲時(shí)間的分布(延遲分布)的圖。
圖7是表示根據(jù)圖3所示的A點(diǎn)～D點(diǎn)的各自的漏極電流以及圖6所示的信號(hào)傳輸延遲時(shí)間的分布算出的下降系數(shù)以及延遲合格率的表。
圖8是表示在圖1所示的預(yù)測(cè)函數(shù)特定工序S108中求出的下降系數(shù)與延遲合格率的關(guān)系的圖。
圖9是表示與圖3所示的條件不同條件例子的圖。
圖10是表示在有關(guān)本發(fā)明第二實(shí)施方式的LSI的設(shè)計(jì)余量的設(shè)定方法中，將布線特性造成的制造離散偏差作為延遲變動(dòng)原因的情況下成為條件的各過(guò)程變量的變動(dòng)幅度的圖。
圖11是表示在有關(guān)本發(fā)明第二實(shí)施方式的LSI的設(shè)計(jì)余量的設(shè)定方法的SPICE仿真工序S105中，輸入到電路仿真器的過(guò)程變量的分布、由依照輸入的過(guò)程變量的分布的隨機(jī)數(shù)組(SPICE參數(shù)組以及網(wǎng)絡(luò)表中的參數(shù)組)而分析的MOS晶體管的漏極電流及布線電容的分布、以及從電路仿真器輸出的信號(hào)延遲分布的圖。
圖12是表示在有關(guān)本發(fā)明第二實(shí)施方式的LSI的設(shè)計(jì)余量的設(shè)定方法中的預(yù)測(cè)函數(shù)特定工序S108中求出的下降系數(shù)與延遲合格率的關(guān)系的圖。
圖13是表示有關(guān)本發(fā)明第三實(shí)施方式的LSI的設(shè)計(jì)余量的設(shè)定方法的各工序的圖。
圖14是表示在圖13所示的預(yù)測(cè)函數(shù)特定工序S108中確定的下降系數(shù)與延遲合格率的關(guān)系(由實(shí)線所示)以及根據(jù)延遲合格率驗(yàn)證工序S302的評(píng)價(jià)結(jié)果對(duì)這個(gè)關(guān)系進(jìn)行校正后的關(guān)系(由虛線所示)的圖。
圖15是表示有關(guān)本發(fā)明第四實(shí)施方式的LSI的設(shè)計(jì)余量的設(shè)定方法的各工序的圖。
圖16是表示在圖15所示的LSI設(shè)計(jì)特性抽出工序S401中，對(duì)包含于構(gòu)成LSI的邏輯電路的臨界通路中的晶體管進(jìn)行分類(lèi)的例圖。
圖17是表示向在圖15所示的SPICE仿真工序S105中使用的電路模型的網(wǎng)絡(luò)表中插入的虛構(gòu)的電流源的圖。
圖18是表示圖15所示的SPICE仿真工序S105的電路仿真器中輸入的過(guò)程變量的分布、由依照輸入的過(guò)程變量的分布的隨機(jī)數(shù)組(SPICE參數(shù)組)而分析的MOS晶體管的漏極電流及布線電容的分布、以及從電路仿真器輸出的信號(hào)延遲分布的圖。
圖19是將包含于ASIC或系統(tǒng)LSI等中的邏輯電路1分解成多個(gè)信號(hào)通路4的電路圖。
圖20是表示由以往的LSI的設(shè)計(jì)余量的設(shè)定方法求出的下降系數(shù)P、V、以及T的各自的最佳值(best)、標(biāo)準(zhǔn)值(typ)、以及最差值(worst)的圖。
圖21是表示以往的LSI的設(shè)計(jì)余量的設(shè)定方法的各工序的圖。
圖22是表示在圖21所示的拐點(diǎn)條件設(shè)定工序S14中確定的過(guò)程變量的變動(dòng)幅度的圖。
圖23是詳細(xì)地說(shuō)明圖21所示的電路仿真工序S15以及其后進(jìn)行的LSI延遲離散偏差預(yù)測(cè)工序S16的圖。
圖中120-電路模型，121-希望合格率，130-直線，130n-NMOS分布，130P-PMOS分布，131-直線，132-直線，420-電路模型，421-希望合格率，430-MOS晶體管，431-虛構(gòu)電流源。
具體實(shí)施例方式
第一實(shí)施方式以下參照附圖，對(duì)有關(guān)本發(fā)明第一實(shí)施方式的LSI的設(shè)計(jì)余量的設(shè)定方法進(jìn)行說(shuō)明。
圖1是表示有關(guān)本發(fā)明第一實(shí)施方式的LSI的設(shè)計(jì)余量的設(shè)定方法的各工序的圖。另外，在本實(shí)施方式中，在以作為CMIS晶體管的一種的CMOS晶體管的制造離散偏差作為延遲變動(dòng)原因的情況下對(duì)該制造離散偏差的設(shè)計(jì)余量的設(shè)定方法進(jìn)行說(shuō)明。
如圖1所示，首先，在測(cè)試芯片設(shè)計(jì)工序S101中，設(shè)計(jì)搭載構(gòu)成將要制造的LSI的各種晶體管的測(cè)試芯片。
接著，在測(cè)試芯片試作工序S102中，比如試作多個(gè)在測(cè)試芯片設(shè)計(jì)工序S101中設(shè)計(jì)的測(cè)試芯片。
接著，在測(cè)試芯片評(píng)價(jià)工序S103中，對(duì)在測(cè)試芯片試作序工序S102中試作的測(cè)試芯片上搭載的各種晶體管之中的NMOS晶體管以及PMOS晶體管的各自的晶體管特性，比如至少對(duì)電流—電壓特性進(jìn)行測(cè)定。
圖2是表示采用在芯片試作工序S102中試作的測(cè)試芯片而測(cè)定的MOS晶體管的電流特性分布圖。這里，橫軸表示NMOS晶體管的飽和漏極電流，而縱軸表示PMOS晶體管的飽和漏極電流。
如圖2所示，在測(cè)試芯片評(píng)價(jià)工序S103中測(cè)定的MOS晶體管的電流特性，以表示NMOS晶體管的飽和漏極電流與PMOS晶體管的飽和漏極電流的一個(gè)點(diǎn)的方式進(jìn)行表示。而且，在測(cè)試芯片評(píng)價(jià)工序S103中，采用在測(cè)試芯片試作工序S102中試作的多個(gè)測(cè)試芯片，測(cè)定搭載于各測(cè)試芯片上的多個(gè)MOS晶體管的電流—電壓特性，因此，在圖2所示的圖形上繪制了多個(gè)點(diǎn)。于是繪制的NMOS晶體管的飽和漏極電流的分布成為圖2所示的NMOS分布130n。與之對(duì)應(yīng)，PMOS晶體管的飽和漏極電流的分布，成為圖2所示的PMOS分布130p。這里，由于圖2所示的比如NMOS分布130n的測(cè)定次數(shù)(縱軸)是簡(jiǎn)單的，因此，不與縱軸的PMOS晶體管的飽和漏極電流對(duì)應(yīng)。
這里，用一維正態(tài)分布函數(shù)去近似上述NMOS分布130n以及PMOS分布130p，同時(shí)算出各自的標(biāo)準(zhǔn)值(希望值)μ以及標(biāo)準(zhǔn)偏差σ。根據(jù)這些值考慮通過(guò)A點(diǎn)(μn、μp)、B點(diǎn)(μn-σn、μp-σp)、C點(diǎn)(μn-2σn、μp-2σp)、以及D點(diǎn)(μn-3σn、μp-3σp)的直線。該直線表示在圖3中。這里μn、σn依次表示根據(jù)NMOS分布130n的正態(tài)分布函數(shù)算出的標(biāo)準(zhǔn)值(希望值)、標(biāo)準(zhǔn)偏差，而μp、σp則依次表示根據(jù)PMOS分布130p的正態(tài)分布函數(shù)算出的標(biāo)準(zhǔn)值、標(biāo)準(zhǔn)偏差。
圖3是表示上述A點(diǎn)～D點(diǎn)，以及通過(guò)這些點(diǎn)的直線130的圖。
如圖3所示，A點(diǎn)～D點(diǎn)，表示各自相互不同的飽和漏極電流的值。測(cè)定相當(dāng)于這些點(diǎn)的飽和漏極電流比如NMOS晶體管的電流—電壓特性，成為圖4的映像圖。另外，PMOS晶體管的電流—電壓特性也成為同樣的映像圖。
如圖4所示，相當(dāng)于A點(diǎn)～D點(diǎn)的NMOS晶體管的電流—電壓特性，起因于制造離散偏差，作為各自相互不同的電流—電壓特性而表現(xiàn)。另外，圖4所示的四個(gè)電流電壓特性，從各自的NMOS晶體管的漏極電流大的一方依次分別對(duì)應(yīng)A點(diǎn)、B點(diǎn)、C點(diǎn)、D點(diǎn)。
而且，如圖3所示，用線段將A點(diǎn)～D點(diǎn)連接起來(lái)形成一條線段，而將這段線段延長(zhǎng)后形成一條直線130。這樣形成的直線130包含以下的意思。
如圖19已經(jīng)說(shuō)明的那樣，將構(gòu)成LSI的邏輯電路分解后，可以分解成多個(gè)電路單元，和連接這些電路單元之間的多個(gè)信號(hào)通路。特別是，在連接圖19所示的靜態(tài)的電路單元的信號(hào)通路上傳輸?shù)男盘?hào)的速度，當(dāng)構(gòu)成電路單元的NMOS晶體管以及PMOS晶體管的漏極電流值都為最小值時(shí)，成為最慢，相反，當(dāng)NMOS晶體管以及PMOS晶體管的漏極電流值都為最大值時(shí)，成為最快。因此，可以近似地考慮將在設(shè)計(jì)邏輯電路時(shí)的時(shí)序驗(yàn)證中所必需的拐點(diǎn)條件(電路仿真的參數(shù)的上限以及下限)設(shè)定在圖3所示的直線130上。即，圖2所示的與NMOS分布130n和PMOS分布130p的二維分布近似的二維正態(tài)分布函數(shù)，成為圖2所示的橢圓。應(yīng)該設(shè)定在由靜態(tài)電路單元構(gòu)成的邏輯電路的NMOS晶體管以及PMOS晶體管的漏極電流的拐點(diǎn)條件，將其邏輯電路的特征考慮進(jìn)去后，估計(jì)可以設(shè)定在圖3所示的直線130上。而且，圖3所示的直線130，也可以說(shuō)近似地表現(xiàn)了NMOS晶體管的漏極電流和PMOS晶體管的漏極電流的關(guān)系。
接著，在SPICE參數(shù)抽出工序S104中，根據(jù)圖2所示的測(cè)定結(jié)果，抽出后述的SPICE仿真工序S105中采用的SPICE參數(shù)。此時(shí)，NMOS晶體管的漏極電流與PMOS晶體管的漏極電流的關(guān)系，為了滿足相當(dāng)于前述的圖3所示的直線130的關(guān)系，將SPICE參數(shù)中的若干參數(shù)變量化。這樣的變量化的條件，比如成為圖5那樣。
圖5是為了讓NMOS晶體管的漏極電流與PMOS晶體管的漏極電流之間的關(guān)系滿足相當(dāng)于圖3所示的直線130的關(guān)系，而表示的變量化的SPICE參數(shù)的條件的表。
如圖5所示，比如為了簡(jiǎn)單，作為變量化的SPICE參數(shù)，考慮為MOS晶體管的柵極長(zhǎng)度、閾值電壓、以及柵氧化膜厚的三個(gè)過(guò)程變量。此時(shí)，圖3所示的A點(diǎn)～D點(diǎn)的各自變化幅度，比如通過(guò)在測(cè)試芯片評(píng)價(jià)工序S103中測(cè)定的電流—電壓特性的配合，成為圖5所示的比率。這個(gè)比率，是用％表示的對(duì)各SPICE參數(shù)的標(biāo)準(zhǔn)值的比率。即，所謂圖5所示的SPICE參數(shù)的變化幅，就是通過(guò)將NMOS晶體管以及PMOS晶體管的上述三個(gè)SPICE參數(shù)的變量化，以A點(diǎn)、B點(diǎn)、C點(diǎn)、D點(diǎn)的順序，在圖3所示的直線130上，找出漏極電流減少的條件。另外，作為SPICE參數(shù)，比如在美國(guó)Avant！Corporation公司發(fā)行的[Star Hspice Manual(Release 2000.2，May 2000)]中有具體記載。
接著，在SPICES仿真工序105中，采用上述條件下變量化的SPICE參數(shù)、以及LSI電路模型120，由電路仿真器進(jìn)行蒙特卡羅分析。所謂蒙特卡羅開(kāi)分析，就是對(duì)應(yīng)特定的概率分布將發(fā)生的隨機(jī)數(shù)作為輸入變量，對(duì)這每個(gè)隨機(jī)數(shù)反復(fù)進(jìn)行通常的分析，并且，通過(guò)對(duì)分析結(jié)果進(jìn)行綜合，得到作為輸出的概率分布的統(tǒng)計(jì)分析方法。而且，作為電路仿真器，比如可以采用美國(guó)Synopsys公司生產(chǎn)的HSPICE。而且變量化的SPICE參數(shù)比如可以取圖5所示的柵極長(zhǎng)度、閾值電壓、以及柵氧化膜厚的三個(gè)變量。而且，在測(cè)試評(píng)價(jià)工序S103中，也可以測(cè)定上述三個(gè)SPICE參數(shù)(柵極長(zhǎng)度等)以外的過(guò)程變量的分布。
以下，具體地說(shuō)明在SPICE仿真工序105中進(jìn)行的SPICE仿真。
圖6是表示輸入到電路仿真器的三個(gè)過(guò)程變量、由依照輸入的過(guò)程變量的分布的隨機(jī)數(shù)組(SPICE參數(shù)組)而分析的MOS晶體管的漏極電流的分布、以及從電路仿真器輸出的信號(hào)傳輸延遲時(shí)間的分布(以下稱(chēng)延遲分布)的圖。
如圖6所示，首先，將在SPICE參數(shù)抽出工序S104中抽出的圖6所示的三個(gè)過(guò)程變量(柵極長(zhǎng)度等)輸入到電路仿真器，并且由電路仿真器產(chǎn)生伴隨這些分布的隨機(jī)數(shù)并使之變化。此時(shí)，由于伴隨三個(gè)過(guò)程變量的分布的三個(gè)正態(tài)隨機(jī)數(shù)分別相關(guān)，因此在電路仿真器內(nèi)最初產(chǎn)生一個(gè)正態(tài)隨機(jī)數(shù)以后，就可以產(chǎn)生相關(guān)的三個(gè)正態(tài)隨機(jī)數(shù)。產(chǎn)生三個(gè)正態(tài)隨機(jī)數(shù)后，在電路仿真器的內(nèi)部，在每個(gè)隨機(jī)數(shù)組上生成柵極長(zhǎng)度等一組SPICE參數(shù)。但是，由此時(shí)生成的一組SPICE參數(shù)生成的NMOS以及PMOS晶體管的電流—電壓特性的對(duì)，如前所述，依照?qǐng)D3的直線130所示的關(guān)系來(lái)設(shè)定。然后，生成SPICE參數(shù)后，對(duì)每個(gè)隨機(jī)數(shù)組計(jì)算延遲時(shí)間，并且輸出作為基于各SPICE參數(shù)組的延遲時(shí)間的全體分布的延遲分布。另外，作為輸入的過(guò)程變量，如果在柵極長(zhǎng)度那樣地在網(wǎng)絡(luò)表的格式中，也可以變量化的話，也可以使網(wǎng)絡(luò)表中的該當(dāng)?shù)淖兞孔兓?br> 在此，給出一個(gè)具有表示在柵極長(zhǎng)度等各個(gè)變量中存在的總離散偏差的標(biāo)準(zhǔn)偏差的正態(tài)分布。該離散偏差的分布，也可以認(rèn)為是芯片內(nèi)離散偏差和芯片外離散偏差等各種各樣的離散偏差成份重合后的結(jié)果。再有，也可以按各離散偏差成份假定具有各離散偏差成份的標(biāo)準(zhǔn)偏差的正態(tài)分布，并且對(duì)各離散偏差成份產(chǎn)生正態(tài)隨機(jī)數(shù)，該正態(tài)隨機(jī)數(shù)按給定方法給予電路，進(jìn)行蒙特卡羅分析。而且，在SPICE仿真中使用的電路模型120中，在構(gòu)成LSI邏輯電路的信號(hào)通路中，抽出信號(hào)傳輸最慢的臨界通路的網(wǎng)絡(luò)表并使用。作為這種網(wǎng)絡(luò)表的格式，比如在美國(guó)Avant！Corporation公司發(fā)行的Star Hspice Manual(Release 2000.2，May 2000中有記載。另外，在圖6中，也一并表示了以往的延遲時(shí)間拐點(diǎn)條件(上限以及下限)。
接著，在下降系數(shù)計(jì)算工序S106中，根據(jù)在SPICE仿真工序105中算出的延遲分布而算出最差延遲時(shí)間以及標(biāo)準(zhǔn)延遲時(shí)間，同時(shí)在式(5)(參照‘以往技術(shù)’)中代入最差延遲時(shí)間以及標(biāo)準(zhǔn)延遲時(shí)間并算出關(guān)于制造離散偏差的下降系數(shù)。具體地，標(biāo)準(zhǔn)延遲時(shí)間，成為當(dāng)MOS晶體管的漏極電流相當(dāng)于圖3所示的A點(diǎn)(μn、μp)時(shí)的延遲時(shí)間。另一方面，假設(shè)MOS晶體管的漏極電流相當(dāng)于圖3所示的B點(diǎn)(μn-σn、μp-σp)、C點(diǎn)(μn-2σn、μp-2σp)、以及D點(diǎn)(μn-3σn、μp-3σp)的任何一個(gè)延遲時(shí)間為最差延遲時(shí)間的話，則分別對(duì)應(yīng)的下降系數(shù)P1、P2、P3，分別依次根據(jù)下式(6)、式(7)、式(8)算出。
P1＝tpd(μn-σn、μp-σp)/tpd(μn、μp)……(6)P2＝tpd(μn-2σn、μp-2σp)/tpd(μn、μp) ……(7)P3＝tpd(μn-3σn、μp-3σp)/tpd(μn、μp) ……(8)這里，tpd(Idn、Idp)表示將NMOS晶體管的飽和漏極電流Idn、以及PMOS晶體管的飽和漏極電流Idp作為變量的臨界通路的延遲時(shí)間。
圖7是表示圖3所示的A點(diǎn)～D點(diǎn)的飽和漏極電流與有上式(6)～式(8)算出的下降系數(shù)的關(guān)系的表。
如圖7所示，可以看出MOS晶體管的飽和漏極電流與下降系數(shù)的關(guān)系為非線性的(以下對(duì)圖7中的延遲合格率進(jìn)行說(shuō)明)。
接著，在延遲合格率計(jì)算工程S107中，對(duì)作為在SPICE仿真工序105中算出的延遲分布的累計(jì)概率分布的延遲合格率Y(tpd)進(jìn)行計(jì)算。具體地，是根據(jù)公式(9)對(duì)作為具有希望值(標(biāo)準(zhǔn)值)μ以及標(biāo)準(zhǔn)偏差μ的正態(tài)分布的N(μ、σ2)進(jìn)行積分而計(jì)算延遲合格率Y(tpd)。
Y(tpd)=∫-∞tpdN(μ,σ2)dt······(9)]]>根據(jù)上式(9)算出的延遲合格率Y(tpd)如圖7所示。
如圖7所示，伴隨下降系數(shù)P的值的增大，延遲合格率的值也增加。也就是說(shuō)，下降系數(shù)P的值越大，LSI所要求的延遲時(shí)間越緩和，因此被當(dāng)作不合格品的LSI就越少。另外，如圖7所示，當(dāng)延遲時(shí)間為標(biāo)準(zhǔn)值的情況下，延遲合格率為0.5(50％)，同時(shí)延遲合格率的上限成為1.0(100％)。
接著，在預(yù)測(cè)函數(shù)特定工序S108，如圖8所示確定表示在下降系數(shù)計(jì)算工序S106中計(jì)算的下降系數(shù)P(tpd)與在延遲合格率計(jì)算工序S107中計(jì)算的延遲合格率Y(tpd)的關(guān)系的預(yù)測(cè)函數(shù)。
圖8是表示下降系數(shù)P(tpd)與延遲合格率Y(tpd)的關(guān)系的圖形。
如圖8所示，在下降系數(shù)設(shè)定工序S109中，根據(jù)在預(yù)測(cè)函數(shù)特定工序S108中確定的下降系數(shù)P與延遲合格率Y的關(guān)系，設(shè)定作為L(zhǎng)SI的延遲合格率所要求的希望合格率121。比如，如果想得到90％的延遲合格率的話，則作為設(shè)定余量將下降系數(shù)設(shè)定為1.15。這樣，由于可以從圖8所示的關(guān)系算出對(duì)應(yīng)設(shè)定的希望合格率121的下降系數(shù)，因此可以將算出的下降系數(shù)作為對(duì)制造離散偏差的設(shè)計(jì)余量而進(jìn)行設(shè)定。另外，根據(jù)關(guān)于滿足希望合格率121的制造離散偏差的下降系數(shù)P(下式(10)中的Pworst)、關(guān)于電源電壓幅度的下降系數(shù)V、以及關(guān)于溫度幅度的下降系數(shù)T的各自的最差值，根據(jù)下式(10)可以計(jì)算作為全體的最差延遲時(shí)間tworst。
tworst＝ttyp×Pworst×Vwors×Tworst……(10)如以上說(shuō)明，根據(jù)第一實(shí)施方式，在測(cè)試芯片評(píng)價(jià)工序S103中，使用測(cè)試芯片對(duì)晶體管(比如MOS晶體管的電流—電壓特性)進(jìn)行測(cè)定，并可以根據(jù)由此測(cè)定的晶體管特性進(jìn)行SPICE仿真。因此，可以算出考慮了起因于制造離散偏差的晶體管特性的離散偏差成分的延遲分布。于是，可以對(duì)LSI的制造離散偏差設(shè)定抑制過(guò)度不足的現(xiàn)實(shí)的設(shè)計(jì)余量。
而且，根據(jù)第一實(shí)施方式，在預(yù)測(cè)函數(shù)特定工序S108中，可以確定下降系數(shù)與延遲合格率的關(guān)系。因此，只要確定了產(chǎn)品化的LSI所要求的希望合格率121，就可以容易地算出滿足該希望合格率121的適當(dāng)?shù)南陆迪禂?shù)(也就是設(shè)計(jì)余量)。而且，如圖6所示，可以比由以往的方法設(shè)定的拐點(diǎn)條件設(shè)定更適當(dāng)且更現(xiàn)實(shí)的拐點(diǎn)條件。
而且，通過(guò)第一實(shí)施方式，如圖3的直線130所示，由于可以只處理NMOS晶體管以及PMOS晶體管的漏極電流都增加或都減少的情況，因此，到設(shè)定下降系數(shù)為止可以容易地并且有效地進(jìn)行處理。
而且，根據(jù)第一實(shí)施方式，在SPICES仿真工序105中的電路模型120的網(wǎng)表的格式中，基數(shù)著在LSI邏輯電路的信號(hào)通路中作為最慢信號(hào)通路而抽出的臨界通路有關(guān)的信息。因此，通過(guò)使用記述著臨界通路的網(wǎng)表的SPICES仿真，可以更正確地預(yù)測(cè)LSI的延遲合格率。
另外，在第一實(shí)施方式中，將NMOS晶體管的漏極電流與PMOS晶體管的漏極電流的關(guān)系限制為相當(dāng)于圖3所示的直線130的關(guān)系。但是，當(dāng)難以施加相當(dāng)于直線130的關(guān)系的過(guò)程變量時(shí)，也可以使NMOS晶體管的漏極電流與PMOS晶體管的漏極電流的關(guān)系成為相當(dāng)于圖9所示的直線131與直線132之間的區(qū)域內(nèi)的關(guān)系。而且，當(dāng)考慮NMOS晶體管的漏極電流與PMOS晶體管的漏極電流的關(guān)系為非線性的情況下，也可以將直線130、131以及132作成曲線。
而且，在第一實(shí)施方式中，將NMOS分布130n以及PMOS分布130p分別假定為正態(tài)分布進(jìn)行所有的處理，但是也可以不是正態(tài)分布。
而且，在第一實(shí)施方式中，采用測(cè)試芯片對(duì)MOS晶體管的電流—電壓特性進(jìn)行測(cè)定，也可以測(cè)定其他特性。
而且，在第一實(shí)施方式中，對(duì)圖7所示的MOS晶體管的飽和漏極電流μ、(μ-σ)、(μ-2σ)、(μ-3σ)情況的延遲合格率以及下降系數(shù)進(jìn)行的說(shuō)明，但是，該飽和漏極電流的間隔是為了說(shuō)明的方便而設(shè)定的值，也可以是任意值。
而且，在第一實(shí)施方式的測(cè)試芯片試作工序S102中，試作多個(gè)測(cè)試芯片，但是，也可以試作一個(gè)測(cè)試芯片，并且只測(cè)定搭載該測(cè)試芯片的多個(gè)MOS晶體管的電流—電壓特性。
第二實(shí)施方式以下參照附圖，對(duì)有關(guān)本發(fā)明第二實(shí)施方式的LSI的設(shè)計(jì)余量的設(shè)定方法進(jìn)行說(shuō)明。
第二實(shí)施方式的特征在于作為構(gòu)成LSI邏輯電路的延遲變動(dòng)原因，在第一實(shí)施方式說(shuō)明的晶體管特性的離散偏差成分基礎(chǔ)上，還考慮了LSI的布線特性的離散偏差成分并對(duì)制造離散偏差設(shè)定設(shè)計(jì)余量。
那么，以下對(duì)本實(shí)施方式的特征部分進(jìn)行更詳細(xì)的說(shuō)明。
圖1是表示有關(guān)第二實(shí)施方式的LSI的設(shè)計(jì)余量的設(shè)定方法，特別是表示設(shè)定對(duì)以作為CMIS晶體管的一種的CMOS晶體管的特性、以及LSI的布線特性的離散偏差成分作為延遲變動(dòng)原因的情況的制造離散偏差的設(shè)計(jì)余量的方法的各工序的圖。
如圖1所示，如圖1所示，首先，在測(cè)試芯片設(shè)計(jì)工序S101中，設(shè)計(jì)形成構(gòu)成將要設(shè)定的設(shè)計(jì)余量的LSI的各種晶體管以及布線的測(cè)試芯片。
接著，在測(cè)試芯片試作工序S102中，比如試作多個(gè)在測(cè)試芯片設(shè)計(jì)工序S101中設(shè)計(jì)的測(cè)試芯片。
接著，在測(cè)試芯片評(píng)價(jià)工序S103中，對(duì)在測(cè)試芯片試作工序S102中試作的測(cè)試芯片上搭載的各種晶體管之中的NMOS晶體管以及PMOS晶體管的比如電流—電壓特性，以及作為布線特性，比如布線寬度、布線膜厚、以及層間膜厚分別進(jìn)行測(cè)定。同樣可以從此時(shí)測(cè)定的NMOS晶體管以及PMOS晶體管的電流—電壓特性得到在第一實(shí)施方式中說(shuō)明的圖2。
接著，將實(shí)測(cè)得到的布線寬度、布線膜厚以及層間膜厚作為參數(shù)，采用場(chǎng)解算裝置(電磁型仿真器的一種)的蒙特卡羅分析而算出布線電容的分布。在場(chǎng)解算裝置中，比如可以采用美國(guó)Synopsys公司的軟件Raphael等。
首先，將實(shí)測(cè)得到的布線寬度、布線膜厚、以及層間膜厚的分布作為輸入，一邊產(chǎn)生根據(jù)這些分布的隨機(jī)數(shù)以便在場(chǎng)解算裝置中進(jìn)行分析。此時(shí)，由于認(rèn)為晶體管特性的離散偏差成分與布線成分是互相獨(dú)立的，而且，由于依據(jù)這些布線相關(guān)的三個(gè)過(guò)程變量的分布的三個(gè)隨機(jī)數(shù)是各自相關(guān)的，首先產(chǎn)生一個(gè)布線用的正態(tài)隨機(jī)數(shù)后，在產(chǎn)生相關(guān)的三個(gè)正態(tài)隨機(jī)數(shù)。這樣產(chǎn)生的三個(gè)正態(tài)隨機(jī)數(shù)后，在計(jì)算對(duì)應(yīng)一組各隨機(jī)數(shù)的布線電容的同時(shí)，可以得到作為基于各隨機(jī)數(shù)組的整體的布線電容的布線電容的分布。而且，算出被輸出的布線電容分布的標(biāo)準(zhǔn)值(比如希望值)μc以及標(biāo)準(zhǔn)偏差σc。
但是，信號(hào)在連接構(gòu)成LSI邏輯電路的多個(gè)電路單元的信號(hào)通路上的傳輸?shù)乃俣?，隨著NMOS晶體管以及PMOS晶體管的漏極電流的減少而變得緩慢，相反隨著漏極電流的增加而變快這樣在第一實(shí)施方式中說(shuō)明的特征的基礎(chǔ)上，還具有隨著布線電容的增加而變慢，相反隨著布線電容的減少而加快的特征。這里，作為連接電路單元的布線，比如可以假定單一布線存在于基板上的單純的布線結(jié)構(gòu)。因此，比如將信號(hào)傳輸速度變慢的條件，即NMOS晶體管以及PMOS晶體管的漏極電流都減少，并且布線電容增加的條件設(shè)定為與第一實(shí)施方式一樣。圖10所示的是表現(xiàn)該條件之中布線電容相關(guān)的條件。
圖10是表示將布線特性成分作為延遲變動(dòng)原因的情況下成為條件的各過(guò)程變量的變動(dòng)幅度的圖。另外，圖10的E、F、G、H，表示依次算出的布線電容的值為μc、(μc-σc)、(μc-2σc)、(μc-3σc)的情況。而且，對(duì)于晶體管特性相關(guān)的三個(gè)過(guò)程變量(柵極長(zhǎng)度等)，與第一實(shí)施方式一樣。
接著，在SPICE參數(shù)抽出工序S104中，與第一實(shí)施方式一樣，抽出在SPICE仿真工序105中采用的SPICE參數(shù)。
接著，在SPICE仿真工序105中，與第一實(shí)施方式一樣，產(chǎn)生依照輸入的過(guò)程變量的分布的晶體管特性以及布線特性相關(guān)的隨機(jī)數(shù)后，進(jìn)行采用這些隨機(jī)數(shù)組的SPICE仿真。但是，此時(shí)，在本實(shí)施方式中，將基于測(cè)試芯片評(píng)價(jià)工序S103中算出的標(biāo)準(zhǔn)值μc，以及標(biāo)準(zhǔn)偏差的布線電容的正態(tài)隨機(jī)數(shù)反映到電路仿真中。具體地，將在電路模型120的網(wǎng)表中記述的布線電容(Coriginal)，置換為由場(chǎng)解算裝置算出的標(biāo)準(zhǔn)μc以及標(biāo)準(zhǔn)偏差σc的布線電容分布(Cmontecarlo)以及采用該標(biāo)準(zhǔn)并由下式(11)定標(biāo)的布線電容C。由此，作成新的網(wǎng)表。
C＝Coriginal×Cmontecarlo/μc……(11)即，如第一實(shí)施方式，為了考慮晶體管特性的制造離散偏差成分而生成必要的隨機(jī)數(shù)，并在將生成的隨機(jī)數(shù)反映到SPICE參數(shù)的基礎(chǔ)上，在本實(shí)施方式中，為了考慮布線特性的離散偏差成分獨(dú)立地生成必要的隨機(jī)數(shù)，并將生成的隨機(jī)數(shù)反映到網(wǎng)表中。然后，為了由電路仿真器算出對(duì)應(yīng)生成的各個(gè)隨機(jī)數(shù)組(在本實(shí)施方式中由晶體管特性用的隨機(jī)數(shù)和布線特性用的隨機(jī)數(shù)合計(jì)6個(gè)隨機(jī)數(shù)構(gòu)成)的延遲時(shí)間，而輸出作為全體的信號(hào)傳輸延遲時(shí)間的分布(延遲分布)。這個(gè)概念圖表示在圖11中。
圖11是表示在輸入到電路仿真器的過(guò)程變量的分布、由依照輸入的過(guò)程變量的分布的隨機(jī)數(shù)組(SPICE參數(shù)組以及網(wǎng)絡(luò)表中的參數(shù)組)而分析的MOS晶體管的漏極電流及布線電容的分布、以及從電路仿真器輸出的信號(hào)延遲分布的圖。
如圖11所示，在本實(shí)施方式中，在圖6所示的第一實(shí)施方式的三個(gè)過(guò)程變量的基礎(chǔ)上，還生成依照布線寬度、布線膜厚以及層間膜厚的分布的隨機(jī)數(shù)，并將生成的隨機(jī)數(shù)組作為電路模型120的網(wǎng)表中的參數(shù)。根據(jù)這些網(wǎng)表中的參數(shù)在電路仿真器中算出的布線電容，根據(jù)前述的圖10所示的條件進(jìn)行設(shè)定。而且，在最終由電路仿真器輸出的延遲分布中，不單反映第一實(shí)施方式中的晶體管制造的離散偏差，也反映布線制造的離散偏差。
這以后的下降系數(shù)計(jì)算工序S106～下降系數(shù)設(shè)定工序S109，由于與第一實(shí)施方式一樣，因此省略其說(shuō)明。另外，在預(yù)測(cè)函數(shù)特定工序S108中確定的延遲合格率和下降系數(shù)的關(guān)系如圖12所示。
以上，根據(jù)第二實(shí)施方式，在第一實(shí)施方式得到的效果的基礎(chǔ)上，得到以下效果。
根據(jù)第二實(shí)施方式，在測(cè)試芯片評(píng)價(jià)工序S103中進(jìn)行測(cè)試芯片的布線特性的離散偏差成分的測(cè)定的同時(shí)，還可以基于測(cè)定的布線特性而進(jìn)行SPICE仿真。因此，不止是晶體管特性的離散偏差成分，還可以是算出基于布線特性的離散偏差成分的延遲分布。因此，可以對(duì)制造離散偏差設(shè)定抑制過(guò)度不足的現(xiàn)實(shí)的設(shè)計(jì)余量。
而且，通過(guò)第二實(shí)施方式，在由SPICE仿真在電路仿真器內(nèi)部使用的布線電容當(dāng)NMOS晶體管以及PMOS晶體管的漏極電流都增加時(shí)變小，都減少時(shí)變大的條件下，算出進(jìn)行SPICE仿真。因此，可以有效地并且容易地進(jìn)行包括設(shè)定下降系數(shù)的處理。
另外，在第二實(shí)施方式的SPICE仿真工序105中，將LSI的布線結(jié)構(gòu)假定為單純的1結(jié)構(gòu)，并且將基于該假定的結(jié)構(gòu)算出的布線尺寸吻合到在電路模型120的網(wǎng)表中記述的全部布線中(布線電容元件)。但是，也可以將LSI的布線結(jié)構(gòu)分類(lèi)成多種，并且通過(guò)場(chǎng)解算裝置算出基于分類(lèi)的各自多種布線結(jié)構(gòu)的布線電容的分布。具體地，在SPICE仿真工序105中，分開(kāi)使用對(duì)應(yīng)布線電容元件的布線電容分布，從而在電路模型120的網(wǎng)表的格式中記述的第一布線電容元件C1中吻合第一布線電容分布D1、或者在第二布線電容元件C2中吻合第二布線電容分布D2。
而且，在第二實(shí)施方式的SPICE仿真工序105中，將晶體管特性的離散偏差成分與布線特性的離散偏差成分作為相互獨(dú)立的成分處理，但是也可以作為相互相關(guān)的成分處理。此時(shí)，在SPICE仿真工序105中，也可以先產(chǎn)生一個(gè)正態(tài)隨機(jī)數(shù)，然后在生成相互相關(guān)的晶體管特性以及布線特性的六個(gè)正態(tài)隨機(jī)數(shù)。
而且，在第二實(shí)施方式中，根據(jù)布線電容的離散偏差成分而設(shè)定設(shè)計(jì)余量，但是，也可以根據(jù)布線電阻的離散偏差成分設(shè)定設(shè)計(jì)余量。此時(shí)，最好將在SPICE仿真工序105中的電路模型120的網(wǎng)表中記述的電阻Roriginal，置換成采用由蒙特卡羅分析計(jì)算的布線電阻Rmontecarlo以及該標(biāo)準(zhǔn)值μ并由以下公式(12)標(biāo)定的布線電容R。
R＝Roriginal×Rmontecarlo/μ ……(12)而且，在第二實(shí)施方式中，將實(shí)測(cè)的布線尺寸等假定為正態(tài)分布并進(jìn)行所有的處理，但是，也可以不是正態(tài)分布。
而且，在第二實(shí)施方式中，作為布線，是對(duì)測(cè)定布線寬度、布線膜厚以及層間膜厚的情況進(jìn)行的說(shuō)明，但是本實(shí)施方式的工序也可以同樣處理測(cè)定這些以外的過(guò)程變量的情況。
第三實(shí)施方式以下，參照附圖，對(duì)本發(fā)明的第三實(shí)施方式的LSI設(shè)計(jì)余量的設(shè)定方法進(jìn)行說(shuō)明。
圖13是表示第三實(shí)施方式的LSI的設(shè)計(jì)余量的設(shè)定方法的各工序的圖。在圖13所示的第三實(shí)施方式中，對(duì)與圖1所示的第一實(shí)施方式的LSI設(shè)計(jì)余量的設(shè)定方法相同的工序等采用相同標(biāo)號(hào)。
如圖13所示，本實(shí)施方式的特征，在第一實(shí)施方式說(shuō)明的直到設(shè)定設(shè)計(jì)余量為止的工序基礎(chǔ)上，還具備基于設(shè)定的設(shè)計(jì)余量進(jìn)行產(chǎn)品開(kāi)發(fā)以及批量生產(chǎn)的產(chǎn)品開(kāi)發(fā)批量生產(chǎn)工序S301；基于實(shí)際產(chǎn)品化的LSI校正設(shè)計(jì)余量的延遲合格率驗(yàn)證工序S302。
具體地，在產(chǎn)品開(kāi)發(fā)批量生產(chǎn)工序S301中，在下降系數(shù)設(shè)定工序S109中開(kāi)發(fā)設(shè)定設(shè)計(jì)余量的LSI的同時(shí)進(jìn)行批量生產(chǎn)。
接著，在延遲合格率驗(yàn)證工序S302中，對(duì)在產(chǎn)品開(kāi)發(fā)批量生產(chǎn)工序S301中批量生產(chǎn)的LSI的實(shí)際延遲合格率進(jìn)行評(píng)價(jià)。即，算出LSI實(shí)際延遲合格率(實(shí)測(cè)合格率)與下降系數(shù)設(shè)定工序S109中設(shè)定的希望合格率121(預(yù)測(cè)合格率)的差。另外，LSI的實(shí)測(cè)合格率與在下降系數(shù)設(shè)定工序S109中設(shè)定的預(yù)測(cè)合格率的差，由在SPICE參數(shù)抽出工序S104中抽出的SPICE參數(shù)的精度、SPICE仿真工序105中采用的電路模型的精度、以及SPICE仿真自身的精度產(chǎn)生。
接著，在下降系數(shù)設(shè)定工序S109中，根據(jù)在延遲合格率驗(yàn)證工序S302中算出的LSI實(shí)測(cè)合格率和在對(duì)LSI進(jìn)行開(kāi)發(fā)批量生產(chǎn)前的下降系數(shù)設(shè)定工序S109中設(shè)定的預(yù)測(cè)合格率的差，對(duì)在預(yù)測(cè)函數(shù)特定工序S108中確定的下降系數(shù)與延遲合格率的關(guān)系進(jìn)行校正。該校正前與校正后的各自的下降系數(shù)與延遲合格率的關(guān)系在圖14中表示。
圖14是表示在圖13所示的預(yù)測(cè)函數(shù)特定工序S108中確定的下降系數(shù)與延遲合格率的關(guān)系(由實(shí)線所示)以及根據(jù)延遲合格率驗(yàn)證工序S302的評(píng)價(jià)結(jié)果對(duì)該關(guān)系進(jìn)行校正后的關(guān)系(由虛線所示)的圖。
如圖14所示，在最初的下降系數(shù)設(shè)定工序S109中設(shè)定了預(yù)測(cè)合格率后，根據(jù)圖14所示的校正前的延遲合格率與下降系數(shù)的預(yù)測(cè)函數(shù)(由實(shí)線表示)，得到下降系數(shù)Pr。但是，如果用實(shí)際的下降系數(shù)Pr在批量生產(chǎn)后評(píng)價(jià)開(kāi)發(fā)的LSI，則該LSI的延遲合格率成為圖14中的實(shí)測(cè)合格率值。此時(shí)，由實(shí)線所示的延遲合格率和下降系數(shù)的預(yù)測(cè)函數(shù)被校正為虛線所示的函數(shù)。然后，將如此校正得到的新的延遲合格率和下降系數(shù)的關(guān)系應(yīng)用于以后的LSI的產(chǎn)品開(kāi)發(fā)中。
如以上所說(shuō)明，根據(jù)第三實(shí)施方式，可以在LSI批量生產(chǎn)后的延遲合格率驗(yàn)證工序S302中評(píng)價(jià)基于在下降系數(shù)設(shè)定工序S109中設(shè)定的下降系數(shù)所開(kāi)發(fā)的LSI的實(shí)際的延遲合格率(實(shí)測(cè)合格率)。因此，通過(guò)將LSI開(kāi)發(fā)前預(yù)測(cè)的預(yù)測(cè)合格率與LSI開(kāi)發(fā)及批量生產(chǎn)后實(shí)際評(píng)價(jià)的實(shí)測(cè)合格率的差反饋到預(yù)測(cè)函數(shù)特定工序S108中，就可以適當(dāng)?shù)匦Ｕ舆t合格率和下降系數(shù)的關(guān)系。于是，就可以使這以后開(kāi)發(fā)的LSI所設(shè)定的設(shè)計(jì)余量作為更現(xiàn)實(shí)的設(shè)計(jì)余量并實(shí)現(xiàn)高精度化。所以，就可以抑制在設(shè)定設(shè)計(jì)余量上存在的過(guò)度不足。
另外，在第三實(shí)施方式的產(chǎn)品開(kāi)發(fā)批量生產(chǎn)工序S301中，開(kāi)發(fā)以及批量生產(chǎn)的產(chǎn)品的種類(lèi)或數(shù)量可以是任意的。
第四實(shí)施方式以下，參照附圖，對(duì)本發(fā)明的第四實(shí)施方式的LSI設(shè)計(jì)余量的設(shè)定方法進(jìn)行說(shuō)明。
圖15是表示第四實(shí)施方式的LSI的設(shè)計(jì)余量的設(shè)定方法的各工序的圖。在圖15中，與圖1所示的第一實(shí)施方式的LSI設(shè)計(jì)余量的設(shè)定方法相同的工序采用相同標(biāo)號(hào)。
如圖15所示，第四實(shí)施方式的特征在于在進(jìn)行測(cè)試芯片設(shè)計(jì)工序S101之前，作為L(zhǎng)SI設(shè)計(jì)特征抽出工序S401，將產(chǎn)品化的LSI的特征部分分類(lèi)成多種類(lèi)型并予以抽出。具體地，將起因于制造離散偏差隨機(jī)發(fā)生的離散偏差(隨機(jī)離散偏差)以及系統(tǒng)性產(chǎn)生的離散偏差(系統(tǒng)性離散偏差)一起考慮的基礎(chǔ)上設(shè)定設(shè)計(jì)余量。所謂隨機(jī)離散偏差，是指比如將由延遲時(shí)間標(biāo)準(zhǔn)值的變動(dòng)作為正態(tài)分布近似地吻合的離散偏差。另一方面，所謂系統(tǒng)性離散偏差，比如是指與信號(hào)傳輸延遲時(shí)間的標(biāo)準(zhǔn)值的規(guī)則的‘錯(cuò)位’近似地吻合的離散偏差。而且，系統(tǒng)性離散偏差，依存于掩膜布局，產(chǎn)生于半導(dǎo)體制造工序的光刻工序中。
以下對(duì)第四實(shí)施方式的特征部分進(jìn)行更詳細(xì)的說(shuō)明。
首先，在LSI設(shè)計(jì)特征抽出工序S401中，通過(guò)對(duì)產(chǎn)品化的LSI進(jìn)行分析，從連接構(gòu)成LSI的邏輯電路的電路通路的信號(hào)通路中抽出臨界通路。然后，對(duì)包含于抽出的臨界通路中的晶體管的掩膜布局進(jìn)行分類(lèi)。
接著，在測(cè)試芯片設(shè)計(jì)工序、試作工序以及評(píng)價(jià)工序S101～S103中，采用試作的測(cè)試芯片，比如將MOS晶體管的飽和漏極電流的標(biāo)準(zhǔn)值的移位量(錯(cuò)位)按照下式(13a)或式(13b)那樣進(jìn)行分類(lèi)化的同時(shí)，將各類(lèi)型作為布局變量的依賴(lài)性來(lái)表示。
ΔIA＝fA(L、W、S1、S2、…)…(13a)ΔIB＝fB(L、W、S1、S2、…)…(13b)這里，IA是類(lèi)型A的漏極電流移位量，IB是類(lèi)型B的漏極電流移位量，L是MOS晶體管的柵極長(zhǎng)度，W是柵極寬度，S1以及S2分別表示晶體管布局各部的尺寸。
再有，上述的類(lèi)型(類(lèi)型A、類(lèi)型B等)是指作為布局依賴(lài)性的一個(gè)單位可以適用的布局的基本形狀。圖16中表示類(lèi)型化后的MOS晶體管的柵極長(zhǎng)度等的布局變量的例子。
圖16是表示對(duì)包含于構(gòu)成LSI的邏輯電路的臨界通路中的晶體管進(jìn)行分類(lèi)時(shí)的布局變量的例圖。
如圖16所示，可以以表示布局的各部尺寸的布局變量(柵極長(zhǎng)度等)、以A或B等的類(lèi)型對(duì)包含于臨界通路中的MOS晶體管進(jìn)行分類(lèi)。即，通過(guò)將類(lèi)型化的MOS晶體管(Tr1等)中的一個(gè)確定為標(biāo)準(zhǔn)晶體管，將以該標(biāo)準(zhǔn)晶體管的電流分布為基準(zhǔn)的電流分布的移位量ΔI、式(13a)或者公式(13b)那樣地將各種布局變量作為參數(shù)而算出。具體地，根據(jù)各布局的尺寸分類(lèi)包含于臨界通路中的MOS晶體管的同時(shí)，如式(13a)或式(13b)所示，再根據(jù)由各自的尺寸分類(lèi)的MOS晶體管的布局依賴(lài)性計(jì)算移位量。
接著，在SPICE參數(shù)抽出工序S104中，對(duì)作為標(biāo)準(zhǔn)晶體管而設(shè)定的晶體管的SPICE參數(shù)進(jìn)行與第一實(shí)施方式同樣的變量化。
接著，在SPICE仿真工序105中，采用SPICE參數(shù)抽出工序S104中抽出的SPICE參數(shù)、在LSI設(shè)計(jì)特征抽出工序S401中抽出的各晶體管類(lèi)型所反映的電路模型420、以及電路仿真器進(jìn)行蒙特卡洛分析。
具體地，首先，通過(guò)參照?qǐng)D16所示的電流的移位量，將具有相當(dāng)于圖16所示的電流移位量的電流值的虛構(gòu)的電流源并列地插入到記述在電路模型420的網(wǎng)表的格式中的各MOS晶體管的源極與漏極之間。這個(gè)例子表示在圖17中。
圖17是表示在記述于電路模型420的網(wǎng)表中的晶體管中，插入相當(dāng)于以標(biāo)準(zhǔn)晶體管的電流分布為基準(zhǔn)的電流移位量的虛構(gòu)的電流源的網(wǎng)表中的電路圖的圖。
如圖17所示，在記述于電路模型420的網(wǎng)表中的晶體管430中，并列地插入相當(dāng)于電流移位量的虛構(gòu)的電流源431。于是，在采用電路模型420的電路仿真中分別考慮類(lèi)型化的各晶體管中固有的系統(tǒng)性離散偏差。比如，在圖16所示的NMOS晶體管Tr1的漏極電流的情況下，如果只考慮隨機(jī)離散偏差，在正態(tài)分布上近似的Tr1的電流分布為(μn、σn2)，如果也考慮系統(tǒng)性離散偏差，則如圖18所示，為N(μn×1.05，σn2)。即，漏極電流的標(biāo)準(zhǔn)值移位。另外，在電路模型420的網(wǎng)表的記述上插入虛構(gòu)電源以外的蒙特卡洛分析方法，與第一實(shí)施方式一樣。因此，作為蒙特卡洛分析的輸入的過(guò)程變量的分布和基于這些分析的漏極電流以及延遲時(shí)間的分布如圖18所示。
圖18是表示SPICE仿真工序S105的電路仿真器中輸入的過(guò)程變量的分布、由依照輸入的過(guò)程變量的分布的隨機(jī)數(shù)組(SPICE參數(shù)組)而分析的MOS晶體管的漏極電流及布線電容的分布、以及從電路仿真器輸出的信號(hào)延遲分布的圖。
如圖18所示，與第一實(shí)施方式一樣，產(chǎn)生依照柵極長(zhǎng)度、閾值電壓、以及柵氧化膜厚的分布的隨機(jī)數(shù)并使之變化。于是在本實(shí)施方式中，在輸入到電路仿真器的電路模型420的網(wǎng)表中寫(xiě)入相當(dāng)于電流移位量的虛構(gòu)的電流源，因此在電路仿真器內(nèi)部算出的漏極電流的分布進(jìn)行移位。即，雖然與第一實(shí)施方式一樣的方法分析隨機(jī)離散偏差，但是在本實(shí)施方式中，通過(guò)將供給依賴(lài)于布局的電流分布的移位量的虛構(gòu)的電流源追加到網(wǎng)表，而考慮系統(tǒng)性離散偏差的同時(shí)，又根據(jù)這個(gè)系統(tǒng)性離散偏差算出延遲分布。另外，這以后的工序S106～S109與第一實(shí)施方式相同，因此省略其說(shuō)明。
以上，通過(guò)第四實(shí)施方式，在第一實(shí)施方式得到的效果的基礎(chǔ)上可得到以下的效果。
即，根據(jù)第四實(shí)施方式，通過(guò)在LSI設(shè)計(jì)特征抽出工序S401中，將包含于構(gòu)成LSI的邏輯電路的臨界通路的晶體管的掩膜布局分類(lèi)化，可以考慮起因于LSI的制造離散偏差的隨機(jī)離散偏差以及系統(tǒng)性離散偏差的兩個(gè)離散偏差成分。而且，通過(guò)將這樣分類(lèi)的系統(tǒng)性離散偏差作為虛構(gòu)的電流源而插入到在SPICE仿真中采用的電路模型420的網(wǎng)表中，可以算出反映該系統(tǒng)性離散偏差的特征的延遲時(shí)間(也就是延遲合格率)。于是，可以針對(duì)制造LSI的現(xiàn)實(shí)的制造離散偏差設(shè)定適當(dāng)?shù)脑O(shè)計(jì)余量。
另外，在第四實(shí)施方式的SPICE仿真工序S105中，插入電路模型420的網(wǎng)表中的虛構(gòu)電流源也可以是電壓控制型的電流源。
再有，在第四實(shí)施方式中的下降系數(shù)計(jì)算工序S106中，采用式(5)也可以與式(6)、(7)、(8)同樣的計(jì)算。但是，對(duì)于第四實(shí)施方式，作為式(5)的分母的標(biāo)準(zhǔn)延遲時(shí)間，可以采用沒(méi)有考慮系統(tǒng)性離散偏差時(shí)的標(biāo)準(zhǔn)延遲時(shí)間，或者也可以采用考慮了系統(tǒng)性離散偏差時(shí)的標(biāo)準(zhǔn)延遲時(shí)間。另一方面，作為式(5)的分子的最差延遲時(shí)間，無(wú)論采用那一種標(biāo)準(zhǔn)延遲時(shí)間，也必須采用考慮系統(tǒng)性離散偏差時(shí)的最差延遲時(shí)間根據(jù)第一LSI設(shè)計(jì)余量的設(shè)定方法，可以針對(duì)LSI的制造離散偏差設(shè)定對(duì)應(yīng)與在要制造的LSI所要求的合格率的特定設(shè)計(jì)余量。于是，在設(shè)計(jì)LSI之際，就可以避免對(duì)制造離散偏差設(shè)定過(guò)度的設(shè)計(jì)余量。所以，在第六工序，就可以適當(dāng)?shù)夭⑶椰F(xiàn)實(shí)地設(shè)定沒(méi)有過(guò)度不足的特定設(shè)計(jì)余量。而且，可以針對(duì)LSI的制造離散偏差設(shè)定對(duì)應(yīng)與在要制造的LSI所要求的合格率的特定設(shè)計(jì)余量。所以，在設(shè)計(jì)LSI之際，就可以避免針對(duì)LSI的制造離散偏差設(shè)定過(guò)度的設(shè)計(jì)余量。而且，可以通過(guò)將LSI滿足的比率(延遲合格率)作為特定設(shè)計(jì)余量而設(shè)定的下降系數(shù)簡(jiǎn)潔地預(yù)測(cè)要制造的LSI所要求的信號(hào)傳輸延遲時(shí)間。
權(quán)利要求
1.一種LSI設(shè)計(jì)余量的設(shè)定方法，其特征在于，具備在設(shè)計(jì)LSI之際，對(duì)制造離散偏差而設(shè)定的設(shè)計(jì)余量與合格率之間的關(guān)系進(jìn)行預(yù)測(cè)的工序；和基于所預(yù)測(cè)的所述關(guān)系，算出滿足規(guī)定的合格率的特定設(shè)計(jì)余量的工序。
2.根據(jù)權(quán)利要求1所述的LSI設(shè)計(jì)余量的設(shè)定方法，其特征在于，所述合格率，是在所述LSI邏輯電路中傳輸?shù)男盘?hào)延遲規(guī)定時(shí)間的概率針對(duì)信號(hào)傳輸時(shí)間進(jìn)行累計(jì)后的延遲合格率；所述設(shè)計(jì)余量是表示所述信號(hào)傳輸延遲時(shí)間與其標(biāo)準(zhǔn)值的比率的下降系數(shù)。
3.根據(jù)權(quán)利要求1所述的LSI設(shè)計(jì)余量的設(shè)定方法，其特征在于，預(yù)測(cè)所述關(guān)系的工序，通過(guò)根據(jù)反映所述LSI的設(shè)計(jì)上的特征的電路模型而進(jìn)行將從反映所述LSI的設(shè)計(jì)上的特征的測(cè)試芯片的電路特性中所抽出的仿真信息作為參數(shù)的電路仿真，包含預(yù)測(cè)所述關(guān)系的工序。
4.根據(jù)權(quán)利要求3所述的LSI設(shè)計(jì)余量的設(shè)定方法，其特征在于，在所述電路模型所反映的所述LSI的設(shè)計(jì)上的所述特征中，至少還包含關(guān)于所述LSI的臨界通路的信息。
5.一種LSI設(shè)計(jì)余量的設(shè)定方法，針對(duì)制造離散偏差設(shè)定在設(shè)計(jì)LSI之際所采用的設(shè)計(jì)余量，其特征在于，具備第一工序，采用反映所述LSI的設(shè)計(jì)上的特征的測(cè)試芯片，測(cè)定該LSI的電路特性；第二工序，構(gòu)筑反映所述LSI的設(shè)計(jì)上的特性的電路模型；第三工序，從所述第一工序中測(cè)定的所述電路特性中至少抽出采用在所述第二工序中構(gòu)筑的所述電路模型而進(jìn)行的電路仿真中所必要的仿真信息；第四工序，通過(guò)采用在所述第二工序中構(gòu)筑的所述電路模型而進(jìn)行將在所述第三工序中抽出的所述仿真信息作為參數(shù)的所述電路仿真，算出在所述LSI邏輯電路中傳輸?shù)男盘?hào)延遲規(guī)定時(shí)間的概率針對(duì)信號(hào)傳輸時(shí)間進(jìn)行累計(jì)后的延遲合格率、以及表示所述信號(hào)傳輸延遲時(shí)間與其標(biāo)準(zhǔn)值的比率的下降系數(shù)；第五工序，確定在所述第四工序中算出的所述延遲合格率與所述下降系數(shù)之間的關(guān)系；和第六工序，根據(jù)在所述第五工序中確定的所述關(guān)系，算出滿足規(guī)定的延遲合格率的特定下降系數(shù)，并且針對(duì)所述制造離散偏差將算出的該特定下降系數(shù)作為特定設(shè)計(jì)余量進(jìn)行設(shè)定。
6.根據(jù)權(quán)利要求5所述的LSI設(shè)計(jì)余量的設(shè)定方法，其特征在于，在所述第三工序中抽出的所述仿真信息中，至少包含起因于所述制造離散偏差的晶體管特性的離散偏差成分。
7.根據(jù)權(quán)利要求6所述的LSI設(shè)計(jì)余量的設(shè)定方法，其特征在于，在所述第四工序的所述電路仿真中，變化所述參數(shù)，使得構(gòu)成所述電路模型的N溝道MIS晶體管以及P溝道MIS晶體管的漏極電流一起增加或者一起減少。
8.根據(jù)權(quán)利要求5所述的LSI設(shè)計(jì)余量的設(shè)定方法，其特征在于，在所述第三工序中抽出的所述仿真信息中，至少包含起因于制造離散偏差的晶體管特性的離散偏差成分以及布線特性的離散偏差成分。
9.根據(jù)權(quán)利要求5所述的LSI設(shè)計(jì)余量的設(shè)定方法，其特征在于，在所述第三工序中抽出的所述仿真信息中，至少包含起因于制造離散偏差的隨機(jī)離散偏差。
10.根據(jù)權(quán)利要求5所述的LSI設(shè)計(jì)余量的設(shè)定方法，其特征在于，在所述第三工序中抽出的所述仿真信息中，至少包含起因于制造離散偏差的隨機(jī)離散偏差以及系統(tǒng)性離散偏差。
11.根據(jù)權(quán)利要求10所述的LSI設(shè)計(jì)余量的設(shè)定方法，其特征在于，所述系統(tǒng)性離散偏差根據(jù)對(duì)流過(guò)電流的掩膜布局的依賴(lài)性將構(gòu)成所述電路模型的晶體管類(lèi)型化成多種類(lèi)型。
12.根據(jù)權(quán)利要求10所述的LSI設(shè)計(jì)余量的設(shè)定方法，其特征在于，在所述第四工序的所述電路仿真中，將所述系統(tǒng)性離散偏差成分作為與構(gòu)成所述電路模型的晶體管并聯(lián)連接的虛構(gòu)電流源來(lái)表現(xiàn)。
13.根據(jù)權(quán)利要求2或5所述的LSI設(shè)計(jì)余量的設(shè)定方法，其特征在于，根據(jù)基于所述特定設(shè)計(jì)余量而設(shè)計(jì)和制造的所述LSI的實(shí)際延遲合格率與所述規(guī)定的延遲合格率之差，來(lái)校正所述關(guān)系。
全文摘要
本發(fā)明提供一種在設(shè)計(jì)LSI之際既可以避免設(shè)定過(guò)度的設(shè)計(jì)余量，又可以在設(shè)定的設(shè)計(jì)余量中反映實(shí)際的LSI特征的LSI設(shè)計(jì)余量的設(shè)定方法。將從反映LSI設(shè)計(jì)上的特征的測(cè)試芯片的電路特性中抽出來(lái)的仿真信息作為參數(shù)，通過(guò)進(jìn)行基于電路模型(120)的電路仿真(S105)，預(yù)測(cè)LSI的延遲合格率與針對(duì)制造離散偏差而設(shè)定的下降系數(shù)(設(shè)計(jì)余量)的關(guān)系。然后，根據(jù)預(yù)測(cè)的上述關(guān)系，算出滿足LSI所要求的希望合格率(121)的特定下降系數(shù)(S109)。
文檔編號(hào)H01L29/00GK1573760SQ20041004913
公開(kāi)日2005年2月2日 申請(qǐng)日期2004年6月17日 優(yōu)先權(quán)日2003年6月17日
發(fā)明者米澤浩和 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社